KR101504300B1 - 600V Super Junction MOSFET and fabricating the same - Google Patents

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KR101504300B1
KR101504300B1 KR20130131775A KR20130131775A KR101504300B1 KR 101504300 B1 KR101504300 B1 KR 101504300B1 KR 20130131775 A KR20130131775 A KR 20130131775A KR 20130131775 A KR20130131775 A KR 20130131775A KR 101504300 B1 KR101504300 B1 KR 101504300B1
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gate
effect transistor
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정은식
강이구
박용포
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메이플세미컨덕터(주)
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Abstract

Provided is a method for manufacturing a 600V super junction oxide semiconductor field effect transistor, including the steps of: opening a trench in a substrate to surround multiple power transistor cells and filling the trench with a gate material; applying time etch to etch back the gate material from a selected part of the trench and then forming a shielding structure of covering a bottom part of the gate material in the selected part of the trench with shielding insulation to form a bottom shielding electrode while preserving the gate material in the other parts of the trench to maintain direct electric connection to the trench bottom; filling the selected part of the trench with the gate material to form trench gates; and forming an insulation layer to open multiple source contact trenches which cover the top surface of a semiconductor device and are expanded to a body area between the trench gates and depositing a conductive material on the bottom surface of the source contact trenches to act as short-key barrier diodes integrated in the semiconductor element, thereby obtaining trench field effect transistor structures having reduced cell intervals using simple production processes.

Description

600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 및 이의 제조방법{600V Super Junction MOSFET and fabricating the same}600V super junction oxide semiconductor field effect transistor and fabrication method thereof [0002]

본 발명은 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터에 관한 것으로, PN 초접합 구조와 산화물 반도체 전계 효과 트랜지스터 아키텍쳐(architecture)를 결합시킨 반도체 및 이러한 반도체를 제조하는 방법에 관한 것이다.
Field of the Invention [0002] The present invention relates to a 600 V class super junction oxide semiconductor field effect transistor, a semiconductor that combines a PN super junction structure with an oxide semiconductor field effect transistor architecture, and a method of manufacturing such a semiconductor.

집적 회로들(ICs) 또는 개별 소자들을 포함하는 반도체 장치들은 다양한 분야의 전자 기기에 이용된다. IC 장치들 또는 칩들 또는 개별 소자들은 반도체 물질의 기판의 표면에 제작된 소형화된 전자 회로를 포함한다. 상기 회로들은 상기 기판으로 확산될 수 있는 도펀트(dopants)를 함유하는 층들(확산층이라 불림) 또는 상기 기판에 주입된 이온들을 포함하는 층들(이온주입층)을 포함하는, 많은 오버래핑(overlapping) 층들로 구성된다. 다른 층들은 도체들(폴리실리콘층 또는 금속층들)이거나, (콘택층을 매개로 하는) 도전층들 사이의 연결부이다. IC 장치들 또는 개별 소자들은 층의 성장(growing), 이미징(imaging), 증착(deposition), 식각(etching), 도핑(doping)과 세정(cleaning)을 포함한 많은 단계들의 조합을 이용하는 층대층(layer-by-layer)의 과정에서 제조될 수 있다. 전형적으로 실리콘 웨이퍼들(wafers)이 기판으로서 이용되고, 포토리소그래피법(photolithography)이 도핑될 기판의 여러 영역들을 마킹(mark)하거나, 폴리실리콘, 절연체 또는 금속층을 증착하고 한정(define)하기 위하여 이용된다.Semiconductor devices including integrated circuits (ICs) or discrete components are used in various fields of electronic equipment. IC devices or chips or discrete devices include miniaturized electronic circuits fabricated on the surface of a substrate of semiconductor material. The circuits include a number of overlapping layers, including layers containing dopants that can be diffused into the substrate (called diffusion layers) or layers comprising ions implanted into the substrate (ion implantation layer) . The other layers are conductors (polysilicon layer or metal layers) or connections between the conductive layers (via the contact layer). IC devices or discrete devices may be fabricated using a combination of many steps including layer growth, imaging, deposition, etching, doping and cleaning, -by-layer. < / RTI > Typically, silicon wafers are used as a substrate and photolithography is used to mark various areas of the substrate to be doped or to define and deposit polysilicon, insulator or metal layers do.

반도체 장치의 한 유형인 모스펫(MOSFET, Metal Oxide Silicon Field Effect Transistor) 장치는 자동차용 전자기기, 디스크 구동장치와 전원 공급장치를 포함한 수많은 전자 기기에 널리 이용될 수 있다. 일반적으로, 이러한 장치들은 스위치로서 기능하고, 부하에 전원 공급장치를 연결하기 위하여 이용된다. 몇몇 모스펫 장치들은 기판에 생성된 트렌치(trench)에 형성될 수 있다. 이 트렌치 구성이 이점을 갖도록 하는 하나의 특징은 전류가 상기 모스펫의 채널을 통하여 수직으로 흐른다는 것이다. 이것은 상기 전류가 상기 채널을 통하여 수평으로 흐르고, 드레인을 통하여 수직으로 흐르는 다른 모스펫들보다 더 높은 셀 및/또는 전류 채널 밀도를 허용한다. 더 큰 셀 및/또는 전류 채널 밀도는, 일반적으로 더 큰 모스펫 및/또는 전류 채널이 상기 기판의 유닛 영역별로 제작될 수 있음을 의미하며, 이에 따라 트렌치 모스펫을 포함하는 반도체 장치의 전류 밀도가 증가 된다. A MOSFET (Metal Oxide Silicon Field Effect Transistor) device, which is a type of semiconductor device, can be widely used in many electronic devices including automotive electronic devices, disk drive devices, and power supply devices. Generally, these devices function as switches and are used to connect the power supply to the load. Some MOSFET devices may be formed in trenches created in the substrate. One feature that makes this trench construction advantageous is that current flows vertically through the channel of the MOSFET. This allows the current to flow horizontally through the channel and allow for higher cell and / or current channel densities than other MOSFETs flowing vertically through the drain. Larger cell and / or current channel densities generally mean that larger MOSFETs and / or current channels can be fabricated for each unit area of the substrate, thereby increasing the current density of the semiconductor device including the trench MOSFET. do.

트렌치 전계 효과 트랜지스터들의 트랜지스터 패킹(packing) 밀도를 증가시키기 위해, 메사(mesa) 폭(즉, 인접 트렌치들 사이의 간격)뿐만 아니라 트렌치 폭을 최소화하는 것이 바람직하다. 그러나, 이들 2개의 크기들은 모두, 생산 설비, 구조적 요건들, 정렬 공차들(alignment tolerance), 및 트랜지스터 동작 요건들에 의해 부여된 제약들에 의해 제한된다. 예를 들어, 인접 트렌치들 사이의 상기 메사 영역의 최소 폭은, 소스(source) 및 고농도 바디(heavy body) 영역들을 형성하기 위한 공간에 의해 제한된다. 상기 트렌치들과 상기 소스 및 고농도 바디 영역들을 형성하는 것과 연관된 정렬 공차들은 셀 간격 감소를 더욱 제한시킨다
In order to increase the transistor packing density of the trench field effect transistors, it is desirable to minimize the mesa width (i.e., the spacing between adjacent trenches) as well as the trench width. However, both of these two sizes are limited by the constraints imposed by production equipment, structural requirements, alignment tolerance, and transistor operating requirements. For example, the minimum width of the mesa region between adjacent trenches is limited by the space for forming the source and heavy body regions. Alignment tolerances associated with forming the trenches and the source and high concentration body regions further limit cell spacing reduction

대한민국 공개특허 : 제1020090042598호Korean Patent Publication No. 1020090042598

본 발명에 따른 일 실시예가 해결하고자 하는 과제는 단순한 생산 공정들을 사용하여 감소된 셀 간격들을 가지는 트렌치 전계 효과 트랜지스터 구조들이 얻을 수 있는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터를 제공하는 데 있다.One embodiment of the present invention is to provide a 600 V class super junction oxide field effect transistor in which trench field effect transistor structures having reduced cell spacings can be obtained using simple manufacturing processes.

본 발명에 따른 다른 실시예가 해결하고자 하는 과제는 600V의 Breakdown Voltage를 기준으로 Trench 각도를 높이면 더 큰 Breakdown Voltage와 50V에 가까운 높은 Latch-up Voltage를 얻을 수 있는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터를 제공하는 데 있다.
Another object of the present invention is to provide a 600 V class super junction oxide semiconductor field effect transistor capable of obtaining a breakdown voltage and a high latch-up voltage close to 50 V by increasing the trench angle based on a breakdown voltage of 600 V .

본 발명에 따른 일 실시예는 제 1 전도성의 도펀트(dopant)로 고농도로 도프된 반도체 기판, 제 2 전도성의 도펀트로 저농도로 도프되고, 상기 기판 상에 있는 에피택셜층(epitaxial layer), 상기 에피택셜층 내에 형성되는 트렌치로서, 차폐전극(shield electrode)이 없는 모스펫(MOSFET) 구조를 포함하고, 상기 트렌치의 하부에서 도펀트의 확산이 상기 트렌치의 상부에서 도펀트의 확산보다 크도록 제1 전도성 타입의 도펀트로 저농도로 도프되며 90도에서 87도의 각도 범위를 갖는 측벽을 포함하고, 측벽 도펀트 영역이 비교적 두껍지 않은 상기 기판 내의 고농도로 도프된 영역을 생성하는 트렌치, 상기 에피택셜층의 윗면과 상기 모스펫 구조의 윗면에 접하는 소스층 및 상기 기판의 하부에 접하는 드레인을 포함하는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터를 제공할 수 있다.One embodiment according to the present invention is a semiconductor substrate doped with a first conductivity dopant, an epitaxial layer doped with a second conductivity dopant at a low concentration and on the substrate, A trench formed in a trench layer, said trench comprising a MOSFET structure without a shield electrode, wherein the diffusion of the dopant at the bottom of the trench is greater than the diffusion of the dopant at the top of the trench. A trench that is densely doped with a dopant and that includes sidewalls having an angular range of 90 degrees to 87 degrees and creates a heavily doped region in the substrate that is not relatively thick in the sidewall dopant region; a top surface of the epitaxial layer, A 600 V class super junction oxide semiconductor field effect transistor including a source layer in contact with the upper surface of the substrate and a drain in contact with a lower portion of the substrate Emitter can provide.

일 실시예에 있어서, 상기 에피택셜층은 윗면에서 높은 농도를 가지고, 상기 기판 근처에서 낮은 농도를 가지는 농도 기울기를 포함할 수 있다.In one embodiment, the epitaxial layer may have a high concentration at the top surface and a concentration gradient at a low concentration near the substrate.

다른 실시예에 있어서, 상기 트렌치 측벽 도펀트는 상기 기판의 표면에 87도 내지 90도의 각도 범위에서 주입 되어질 수 있다.In another embodiment, the trench sidewall dopant may be implanted into the surface of the substrate at an angle ranging from 87 degrees to 90 degrees.

또 다른 실시예에 있어서, 상기 제1 전도성의 도펀트는 n-타입 도펀트이고, 상기 제2 전도성의 도펀트는 p-타입 도펀트일 수 있다.In yet another embodiment, the first conductive dopant is an n-type dopant and the second conductive dopant is a p-type dopant.

또 다른 실시예에 있어서, 상기 제1 전도성의 도펀트는 상기 제2 전도성의 도펀트 보다 농도가 높을 수 있다.In yet another embodiment, the first conductive dopant may have a higher concentration than the second conductive dopant.

본 발명에 따른 일 실시예는 복수의 전력 트랜지스터 셀들을 둘러싸기 위해 기판 내의 트렌치를 개방하고 상기 트렌치를 게이트 물질로 채우는 단계, 상기 트렌치의 선택된 부분으로부터 상기 게이트 물질을 에치백하기 위해 타임 에치(time etch)를 적용한 후, 상기 차폐 트렌치 바닥으로의 직접적인 전기 접속을 유지하기 위해 상기 트렌치의 잔여 부분 내부에 상기 게이트 물질을 보존하면서, 상기 트렌치의 상기 선택된 부분내의 게이트 물질의 바닥 부분을 바닥 차폐 전극을 형성하기 위해 차폐 절연(shielding insulation)으로 커버링하는 단계, 트렌치 게이트를 형성하기 위해 상기 트렌치의 선택된 부분을 상기 게이트 물질로 채우는 단계 및 상기의 반도체 소자의 최상 표면을 덮고 트렌치 게이트 사이의 바디 영역 아래까지 확장하는 복수의 소스 접촉 트렌치들을 개방하기 위해 절연층을 형성하고 상기 반도체 소자 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위해 상기 소스 접촉 트렌치의 바닥 표면 위로 전도성 물질을 침전시키는 단계를 포함하는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 제조 방법을 제공할 수 있다.One embodiment in accordance with the present invention includes opening a trench in a substrate to enclose a plurality of power transistor cells and filling the trench with a gate material to etch back the gate material from a selected portion of the trench, etch) to the bottom of the trench, while keeping the gate material inside the remainder of the trench to maintain a direct electrical connection to the bottom of the shield trench, Filling the selected portion of the trench with the gate material to cover the top surface of the semiconductor device and below the body region between the trench gates to form a trench gate; Multiple source references to expand Forming a dielectric layer to open the teeth and depositing a conductive material over the bottom surface of the source contact trench to serve as a Schottky barrier diode integrated in the semiconductor device. ≪ RTI ID = 0.0 > A transistor manufacturing method can be provided.

일 실시예에 있어서, 상기 바닥 차폐 전극은 플로우팅할 수 있고, 상기 차폐 구조는 상기 트렌치 게이트 아래의 바닥 부분에 배치되는 두꺼운 산화물 층 및 트렌치 게이트들 밑에서 트렌치 내부의 바닥부를 채우면서 상기 두꺼운 산화물 층 주위의 측벽들의 바닥과 하부를 둘러싸고 있는 바디 도펀트 영역으로 이루어질 수 있다.In one embodiment, the bottom shielding electrode is capable of floating, and the shielding structure is formed by a thick oxide layer disposed at the bottom portion below the trench gate and a bottom oxide layer below the trench gates, And a body dopant region surrounding the bottom and the bottom of the surrounding sidewalls.

다른 실시예에 있어서,상기 바디 접촉 영역은 상기 바디 영역의 상기 남은 부분의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨로 연장할 수 있다.In another embodiment, the body contact region may extend deeper under the surface of the die than the bottom of the remaining portion of the body region.

또 다른 실시예에 있어서, 상기 트렌치의 깊이는 상기 게이트 트렌치의 깊이와 실질적으로 동일할 수 있다.
In yet another embodiment, the depth of the trench may be substantially the same as the depth of the gate trench.

본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터는 단순한 생산 공정들을 사용하여 감소된 셀 간격들을 가지는 트렌치 전계 효과 트랜지스터 구조들이 얻을 수 있다.A 600 V class super junction oxide field effect transistor according to an embodiment of the present invention can obtain trench field effect transistor structures with reduced cell spacings using simple production processes.

본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터는 Breakdown Voltage를 기준으로 Trench 각도를 높이면 더 큰 Breakdown Voltage와 50V에 가까운 높은 Latch-up Voltage를 얻을 수 있다.
The 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention can obtain a breakdown voltage higher than the breakdown voltage and a high latch-up voltage close to 50 V by increasing the trench angle based on the breakdown voltage.

도 1은 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터를 나타낸 모식도이다.
도 2는 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 열 흐름을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 내부에서 Tj에서 Ta로의 온도 변화를 나타낸 것이다.
도 4는 칩 전체 면적에 소자 하나의 전류(current)를 구하는 과정을 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 필러 각도에 따른 트렌치 각도의 변화를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 래치-업 등가 회로를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 트렌치 각도 변화에 따른 필러의 면적 변화를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 Body Current 의 결과를 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 트렌치 각도와 각 파라미터 사이의 상관관계를 나타낸 것니다.1 is a schematic diagram illustrating a 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.
FIG. 2 shows a heat flow of a 600 V-class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.
FIG. 3 illustrates a temperature change from T j to T a within a 600 V class super junction oxide field effect transistor according to an embodiment of the present invention.
FIG. 4 shows a process of calculating a current of one element in the entire chip area.
FIG. 5 illustrates a trench angle change according to a filler angle of a 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.
6 shows a latch-up equivalent circuit according to an embodiment of the present invention.
FIG. 7 is a view illustrating an area change of a filler according to a trench angle change according to an embodiment of the present invention.
FIG. 8 shows a result of Body Current according to an embodiment of the present invention.
Figure 9 shows the correlation between the trench angle and each parameter according to an embodiment of the present invention.

본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like.

그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art to which the present invention pertains. Only. Therefore, the definition should be based on the contents throughout this specification.

이하에서 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터를 나타낸 모식도이다.1 is a schematic diagram illustrating a 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터는 제 1 전도성의 도펀트(dopant)로 고농도로 도프된 반도체 기판, 제 2 전도성의 도펀트로 저농도로 도프되고, 상기 기판 상에 있는 에피택셜층(epitaxial layer), 상기 에피택셜층 내에 형성되는 트렌치로서, 차폐전극(shield electrode)이 없는 모스펫(MOSFET) 구조를 포함하고, 상기 트렌치의 하부에서 도펀트의 확산이 상기 트렌치의 상부에서 도펀트의 확산보다 크도록 제1 전도성 타입의 도펀트로 저농도로 도프되며 90도에서 87도의 각도 범위를 갖는 측벽을 포함하고, 측벽 도펀트 영역이 비교적 두껍지 않은 상기 기판 내의 고농도로 도프된 영역을 생성하는 트렌치, 상기 에피택셜층의 윗면과 상기 모스펫 구조의 윗면에 접하는 소스층 및 상기 기판의 하부에 접하는 드레인을 포함할 수 있다.Referring to FIG. 1, a 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention includes a semiconductor substrate doped with a high concentration of a first conductive dopant, a low concentration doped with a second conductive dopant A substrate, a substrate, an epitaxial layer on the substrate, and a trench formed in the epitaxial layer, wherein the substrate has a MOSFET structure without a shield electrode, wherein diffusion of the dopant at the bottom of the trench Doped with a dopant of a first conductivity type so as to be greater than the diffusion of the dopant at the top of the trench, and having an angular range of 90 degrees to 87 degrees, wherein the sidewall dopant region is doped to a heavily doped A source layer in contact with the upper surface of the epitaxial layer and the upper surface of the MOSFET structure; It may include a drain.

전력반도체는 스위칭 소자로서 동작 시에 스위치를 통해 흐르는 전류로 인해 필연적으로 줄열(JouleHeat)이 발생하게 된다. 일반적인 MOSFET 스위치 소자의 경우 전류량이 미비하여 발생하는 줄열의 양이 크지 않지만 전력반도체의 경우 수 [A] 단위의 전류가 흐르게 되어 발생하는 줄열의 양이 상당하다. 이렇게 발생하는 줄열은 그림 2와 같이 열 자체로서 금속접합부의 크랙이나, 번트(burnt) 현상 등을 유발하여 전력반도체 소자에 치명적인 손상을 가하게 된다. Joule heat is inevitably generated in the power semiconductor due to the current flowing through the switch when the power semiconductor operates as a switching device. In the case of a general MOSFET switch device, the amount of the joule generated due to an insufficient amount of current is not large, but in the case of the power semiconductor, the amount of the joule generated due to the current of a few [A] As shown in Fig. 2, the generated strings generate cracks, burnt phenomena, and the like of the metal joints as heat itself, thereby damaging the power semiconductor devices.

따라서 소자의 신뢰성을 이야기할 때 열 방출의 정도는 결코 빠질 수 없다. 소자에서의 열 방출에 대한 모델링은 소자에서 발생한 열이 PKG까지 빠지는 것과 다시 히트 싱크(Heat Sink)를 통해 외부로 방출되는 것까지 등으로 구분하여 열이 각각의 저항을 지나 방출된다고 정하여 구한다. Therefore, the degree of heat release can never be excluded when discussing device reliability. Modeling of heat dissipation in a device is determined by determining that the heat generated by the device is divided into PKG and then released to the outside through a heat sink.

도 2는 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 열 흐름을 나타낸 것이다.FIG. 2 shows a heat flow of a 600 V-class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.

도 2를 참조하면, 열 특성을 비교하기 위해서는 단순한 T보다 구체적인 기준을 설정하여 비교한다. 그 기준이 되는 것은 열 저항(Thermal Resistance)이다. 열 저항은 소자의 온도특성의 하나로, 온도 상승률이라고도 한다. 일반적으로 소자의 온도 상승은 온도 상승 한 곳의 접합부의 온도를 Tj[℃], 소자의 바닥 전극에서의 온도를 Ta[℃]이라 하면, 소자의 줄열에 의한 온도 상승분은 다음 [수학식 1]과 같이 나타낼 수 있다.Referring to FIG. 2, in order to compare the thermal characteristics, a specific criterion is set rather than a simple T, and the comparison is made. The standard is the thermal resistance. Thermal resistance is one of the temperature characteristics of a device and is also referred to as a temperature rise rate. In general, if the temperature rise of the device temperature as the junction temperatures of the rising where T j [℃], the temperature at the bottom electrode of the element T a [℃], the temperature rise due to Joule heat of the device is the following formula 1].

Figure 112013099352321-pat00001
Figure 112013099352321-pat00001

[수학식 1]에서 Rth는 열 저항으로 단위는 [℃/W]로 나타내고, Pt는 소자의 동작전류와 동작전압에 의해 소모되는 전체 전력(Total Electric Power)[W]을 나타낸다. [수학식 1]을 풀이하면 전체 전력 소모분에 의해 R소 만큼 비례하여 접합에서 발생한 온도가 밖으로 방출된다고 할 수 있다. In Equation (1), R th is the thermal resistance, and the unit is expressed in [° C / W], and P t is the total electric power [W] consumed by the operating current and the operating voltage of the device. When Equation (1) is solved, it can be said that the temperature generated at the junction is released to the outside in proportion to R by the total power consumption.

도 3은 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 내부에서 Tj에서 Ta로의 온도 변화를 나타낸 것이다.FIG. 3 illustrates a temperature change from T j to T a within a 600 V class super junction oxide field effect transistor according to an embodiment of the present invention.

도 3을 참조하면, Pt를 구해주기 위해서는 전체 칩 면적당의 기준을 생각해주어야 한다. 그림 4에서 보는 바와 같이 칩 면적 일반적으로 전체 칩(Chip) 면적이 1

Figure 112013099352321-pat00002
에 100A가 흐를 때 Rds(on)을 기준으로 하여 칩의 성능을 표현한다. 따라서 열저항에서도 이때의 기준을 사용하여 100A/
Figure 112013099352321-pat00003
에 대한 비례식을 이용하여 소자 하나(Cell Pitch x 1㎛)에서 흐르는 전류(current)를 계산하여 그때의 전류 값에 따른 셀 피치(Cell Pitch) 소모 전력을 계산해야 한다.Referring to FIG. 3, in order to obtain P t , a standard per chip area should be considered. As shown in Fig. 4, the chip area generally has a total chip area of 1
Figure 112013099352321-pat00002
The performance of the chip is expressed on the basis of Rds (on) when 100A flows. Therefore, even in the case of thermal resistance,
Figure 112013099352321-pat00003
(Cell Pitch x 1 탆), and calculate the cell pitch consumption power according to the current value at that time.

도 4는 칩 전체 면적에 소자 하나의 전류(current)를 구하는 과정을 나타낸 것이다.FIG. 4 shows a process of calculating a current of one element in the entire chip area.

도 4를 참조하면, 시뮬레이션에서 설계한 소자의 셀 피치는 너비 6.5㎛이고 안쪽 방향으로는 1㎛이므로 소자 하나의 셀 피치 면적은 6.5

Figure 112013099352321-pat00004
가 되므로 [수학식 2]와 같이 나타낼 수 있다.Referring to FIG. 4, since the cell pitch of the device designed in the simulation is 6.5 μm in width and 1 μm in the inner direction, the cell pitch area of one device is 6.5
Figure 112013099352321-pat00004
And can be expressed by the following equation (2).

Figure 112013099352321-pat00005
Figure 112013099352321-pat00005

[수학식 2]에서 구한

Figure 112013099352321-pat00006
를 바탕으로 기준이 되는 드레인 전류를 선정하여 이 전류값이 흐를 때 발생하는 소모 전압인 Drain전압을 구하면 그때 아래 [수학식 3]과 같이 전체 전력을 구할 수 있다.&Quot; (2) "
Figure 112013099352321-pat00006
And the drain voltage, which is a consumed voltage generated when the current value flows, is calculated. Then, the total power can be obtained as shown in Equation (3) below.

Figure 112013099352321-pat00007
Figure 112013099352321-pat00007

도 5는 본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터의 필러 각도에 따른 트렌치 각도의 변화를 나타낸다.FIG. 5 illustrates a trench angle change according to a filler angle of a 600 V class super junction oxide semiconductor field effect transistor according to an embodiment of the present invention.

도 5를 참조하면, Super Junction MOSFET 제작을 위한 공정 방법은 트렌치 필링(Trench Filling) 공정을 사용한다. 슈퍼 정션(Super Junction) 공정 설계를 위한 트렌치 필러(Trench Pillar)의 트렌치(Trench) 각도에 따른 BV 특성과 Rds(on) 특성 평가 진행 및 셀 피치(Cell Pitch) 선정 및 레이아웃(Layout) 까지 설계 진행 후 제작을 진행하였다. 트렌치(Trench) 각도에 따른 설계 결과 평가 후 소자의 신뢰성 측면의 특성 평가 및 개선을 위하여 신뢰성 설계를 위한 열특성 평가와 래치 업(Latch-up) 평가를 진행하기 위하여 Super Junction MOSFET 소자의 중요 파라미터인 트렌치 각도를 실험 변수로 설정하여 트렌치(Trench) 각도의 변화에 따른 열 특성과 래치 업(Latch-up) 현상을 분석하였다.Referring to FIG. 5, a process for manufacturing a super junction MOSFET uses a trench filling process. Design of BV and Rds (on) characteristics according to trench angle of trench pillar for Super Junction process design and cell pitch selection and layout After that, production was continued. In order to evaluate the characteristics of the reliability of the device after the evaluation of the design result according to the trench angle and to evaluate the thermal characteristics and the latch-up for the reliability design, an important parameter of the Super Junction MOSFET device The thermal characteristics and latch-up phenomenon according to the variation of the trench angle were analyzed by setting the trench angle as an experimental variable.

시뮬레이션에 사용한 설계 구조의 제원은 표 1과 같다. [표 1]에서 보는 바와 같은 설계 파라미터를 가지는 Super Junction MOSFET 구조에서 트렌치(Trench) 각도를 90에서 89.3까지 감소시키면서 시뮬레이션 실험을 진행하였다.Table 1 shows the specifications of the design structure used in the simulation. In the super junction MOSFET structure with the design parameters as shown in [Table 1], the simulation experiment was conducted while reducing the trench angle from 90 to 89.3.

DesignDesign ParameterParameter ValueValue StructureStructure Trench AngleTrench Angle 9090

Figure 112013099352321-pat00008
Figure 112013099352321-pat00008
89.989.9 89.689.6 89.589.5 89.389.3 Cell PitchCell Pitch 6.5m6.5m Gate
LengthGate
Length 4m4m P-pillar
WidthP-pillar
Width 3.25m3.25m P-pillar
depthP-pillar
depth 46m46m N-Epi
WidthN-Epi
Width 3.25m3.25m N-Epi
depthN-Epi
depth 63m63m N+ Sub
depthN + Sub
depth 287m287m GOX thicknessGOX thickness 600600 Gate ThicknessGate Thickness 60006000 N-Epi Doping
(cm-3)N-Epi Doping
(cm -3 ) 4.731015 4.7310 15 P base Doping
(cm-3)P base Doping
(cm -3 ) 5.331016 5.3310 16

1 Cell의 동작 전류인 6.5[㎂]에서의 열 특성 시뮬레이션을 실행하기 위한 사전 실험으로 외부 온도인 히트 싱크(Heat Sink)의 온도를 300K(27, 상온)-375K(100, 가혹 조건)로 변경하면서 특성을 평가하였다. 히트 싱크(Heat Sink) 300K 일 경우에는 바닥 쪽의 온도가 303K이고 접합에서의 온도가 315K 정도로 약 12도의 열이 방출됨을 확인할 수 있었고, 히트 싱크(Heat Sink) 375K 일 경우는 바닥 쪽의 온도가 381K이고 접합 쪽의 온도가 406K로 접합부의 온도가 140에 도달하여 상용화된 동작 온도 범위를 넘어가는 것을 확인하였다. As a preliminary experiment to simulate the thermal characteristics at 6.5 [㎂], which is the operating current of 1 cell, the temperature of the external heat sink was changed from 300K (27, room temperature) to -375K (100, severe condition) And the characteristics were evaluated. In the case of the heat sink 300K, it was confirmed that the temperature at the bottom side was 303K, the temperature at the junction was about 315K, and the heat of about 12 degrees was emitted. In the case of the heat sink 375K, 381K and the junction temperature was 406K, the temperature of the junction reached 140 and it exceeded the commercialized operating temperature range.

동작 온도에 따른 Rth 값은 상온을 기준으로 평가하므로 이후의 열 특성 평가시는 히트 싱크(Heat Sink) 온도를 300K로 설정한 후 시뮬레이션을 진행하였다. [수학식 2]와 [표 1]의 시뮬레이션 제원에서 셀 피치(Cell Pitch) 6.5를 사용하여 1개의 세 피치(Cell Pitch)에 흐르는 전류 6.5[㎂]와 6.5[㎂]에서의 소모 전압들을 사용하여 각각의 트렌치(Trench) 각도 조건에서의 소모된 전체 전력 Pt를 구하였다. 이 식에서 m x , m y 은 각 변수의 평균이 되고 s x , s y 은 각 변수의 표준편차이다. The R th value according to the operating temperature was evaluated based on the room temperature. Therefore, the simulation was performed after the heat sink temperature was set to 300 K for the evaluation of the subsequent thermal characteristics. Using the cell pitch 6.5 in the simulations of equations (2) and (1), the consumed voltages at 6.5 [㎂] and 6.5 [㎂] are applied at one cell pitch And the total power P t consumed at each trench angle condition was obtained. In this equation, m x , m y are the mean of each variable, and s x , s y are the standard deviations of each variable.

아래 [수학식 4]를 사용하여 Trench 각도에 따른 Rth 값의 평균과 표준편차를 적용하여 계산 시 상관계수 r=0.0152로 확인할 수 있었으며, 통계적 기준인 0.05 이하로 확인되어 0에 가까운 상관계수를 얻었으므로 경향성이 없음을 수치화로 확인할 수 있다.The correlation coefficient r = 0.0152 was obtained by applying the mean and standard deviation of the R th values according to the trench angle using the following equation (4) And it can be confirmed by numerical analysis that there is no tendency.

Figure 112013099352321-pat00009
Figure 112013099352321-pat00009

도 6은 본 발명의 일 실시예에 따른 래치 업 등가 회로를 나타낸다.6 shows a latch-up equivalent circuit according to an embodiment of the present invention.

도 6을 참조하면, 래치 업(Latch-up)은 과대한 입력 전압 등에 의해 기생 사이리스터나 기생 트랜지스터가 도통하여 전원 단자 간에 대 전류(current)가 흘러서 회로가 오작동하거나 혹은 파괴되는 현상을 말한다. 보통 CMOS의 경우에는 PNPN 구조인 기생 사이리스터가 턴 온(turn-on)되서 발생하며 CMOS회로에서 흔하게 발생할 수 있는 가장 큰 문제 중의 하나이다. 어떤 특정한 조건에 의해 전원단과 그라운드단의 경로(path)가 형성되어 높은 전류(current)가 흘러 실제 전원을 차단하기 전에 계속적으로 전류(current)가 증가하게 되어 전체 구조를 파괴하는 현상이다.Referring to FIG. 6, latch-up refers to a phenomenon in which a parasitic thyristor or a parasitic transistor conducts due to an excessive input voltage or the like and a large current flows between the power terminals to cause a circuit to malfunction or break down. In the case of CMOS, the parasitic thyristor, which is a PNPN structure, is turned on and is one of the biggest problems commonly encountered in CMOS circuits. A certain path is formed between the power supply terminal and the ground terminal due to a certain condition and the current is continuously increased before a high current flows and the power supply is cut off, thereby destroying the entire structure.

전형적인 래치 업(Latch-up) 현상이 일어날 때의 기본적인 I-V그래프를 보여준다. 일정한 전압 VB을 넘어갔을 때 전류가 급격히 증가하면서 VH 전압으로 떨어지고 난 이후 IH 전류 값을 넘어서 통제할 수 없는 수준으로 전류가 흐르게 됨을 볼 수 있다. 따라서 래치 업(Latch-up)이 일어날 때까지의 최대 전압을 확보하는 것이 중요하다.It shows the basic I-V graph when a typical latch-up phenomenon occurs. When the voltage exceeds the constant voltage VB, the current suddenly increases and the voltage drops to the VH voltage, and then the current flows beyond the IH current value to an uncontrollable level. Therefore, it is important to secure the maximum voltage until latch-up occurs.

Super Junction MOSFET의 경우에는 MOSFET 에서의 n-drift, p-pillar, n+로 이루어진 NPN 바이폴라 트랜지스터가 턴 온되는 현상이 일어나게 된다. Source와 Body사이에 저항으로 표시된 Rbody 부분에 일정 이상의 전류가 흐르게 되면 Rbody와 흐르는 전류에 따른 전압이 가해지게 되어 NPN 바이폴라 트랜지스터가 턴 온(turn-on)하게 된다. 이때 턴 온되는 바이폴라 트랜지스터는 게이트에 의해 통제되는 스위치가 아니므로 통제하지 못하고 계속해서 전류가 흐르게 되는 현상이 발생한다.In the case of a super junction MOSFET, the NPN bipolar transistor consisting of n-drift, p-pillar, and n + in the MOSFET is turned on. If more than a certain amount of current flows in the R body part between the source and the body, the voltage according to the R body and the flowing current is applied, and the NPN bipolar transistor turns on. Since the bipolar transistor turned on at this time is not a gate-controlled switch, it can not be controlled and current continues to flow.

래치 업(Latch-up)이 일어나게 하는 전압은 Body 영역을 지나가는 전류인 IBody에 의해 발생하는 전압으로서 이 전압을 결정하는 요소인 Body 전류와 Body 저항의 두 가지 요소로 나타낼 수 있다. 이를 모델링하면 [수학식 5]와 같이 나타낼 수 있다.The voltage that causes the latch-up to occur is the voltage generated by I Body , which is the current passing through the Body region. It can be represented by two factors, Body Current and Body Resistance, which determine this voltage. This can be expressed as Equation (5).

Figure 112013099352321-pat00010
Figure 112013099352321-pat00010

[수학식 5]에서 보듯이 래치 업(Latch-up) 현상을 감소시키기 위해서는 IBody가 많이 흐르지 못하게 하거나 RBody를 감소시켜야 한다. 그러나 많은 경우 IB는 드레인 전류에 의해 발생하는 것으로 감소시키기 어려운 파라미터이다. 따라서 래치 업(Latch-up)을 감소시키기 위해서는 Rbody를 감소시키는 방향으로 설계를 진행한다.As shown in Equation (5), in order to reduce the latch-up phenomenon, it is necessary to prevent the I- body from flowing much or decrease the R- body . In many cases, however, I B is a parameter that is generated by the drain current and is difficult to reduce. Therefore, in order to reduce the latch-up, the design proceeds in the direction of decreasing the R body .

Trench 각도와 Latch-up 현상의 상관관계를 관찰하기 위해서 온도 변화 측정 때와 마찬가지로 89도부터 0.1도 간격으로 측정하였다. 결론적으로 Trench 각도가 90에 가까워질수록 Latch-up 이 발생하는 전압이 점점 커지는 현상을 확인할 수 있다.

Figure 112013099352321-pat00011
(BJT On저항에 걸리는 전압)은 SJ MOSFET의 Body 영역에 걸리는 전압으로 이 전압을 결정하는 요소인 Body 전류와 Body 저항의 두 가지 요소로 나타낼 수 있다. In order to observe the correlation between the trench angle and the latch-up phenomenon, the temperature was measured from 89 ° to 0.1 ° intervals as in the temperature change measurement. As a result, it can be seen that as the trench angle approaches 90, the voltage at which the latch-up occurs increases gradually.
Figure 112013099352321-pat00011
(The voltage across the BJT On resistor) is the voltage across the Body area of the SJ MOSFET, which can be represented by two components: the Body current, which determines this voltage, and the Body resistance.

도 7은 본 발명의 일 실시예에 따른 트렌치 각도 변화에 따른 필러의 면적 변화를 나타낸 것이다.FIG. 7 is a view illustrating an area change of a filler according to a trench angle change according to an embodiment of the present invention.

도 7을 참조하면,

Figure 112013099352321-pat00012
는 다음 [수학식 7]과 같이 일반적인 저항으로 모델링할 수 있다. Referring to Figure 7,
Figure 112013099352321-pat00012
Can be modeled as a general resistance as shown in Equation (7).

Figure 112013099352321-pat00013
Figure 112013099352321-pat00013

Figure 112013099352321-pat00014
를 변화시키는 각 요소 중 먼저
Figure 112013099352321-pat00015
의
Figure 112013099352321-pat00016
(길이)와
Figure 112013099352321-pat00017
(면적)의 변화를 관찰해보면, 트렌치(Trench) 각도의 변화에 따라 P pillar의 아래 부분은 변화가 있으나
Figure 112013099352321-pat00018
의
Figure 112013099352321-pat00019
과
Figure 112013099352321-pat00020
에 영향을 주는 P-BASE 부분에서는 거의 변화가 없다고 볼 수 있다.
Figure 112013099352321-pat00014
Of the elements that change
Figure 112013099352321-pat00015
of
Figure 112013099352321-pat00016
(Length) and
Figure 112013099352321-pat00017
(Area), the lower part of the P pillar changes with the change of the trench angle
Figure 112013099352321-pat00018
of
Figure 112013099352321-pat00019
and
Figure 112013099352321-pat00020
And the P-BASE portion that affects the P-BASE portion.

Figure 112013099352321-pat00021
Figure 112013099352321-pat00021

트렌치(Trench) 각도 감소할수록 래치 업(Latch-up) 전압이 감소하는 원인 분석을 위해서

Figure 112013099352321-pat00022
(BJT On저항에 걸리는 전압(Voltage))에 영향을 주는 두 가지 요소, 즉
Figure 112013099352321-pat00023
(Base Current)와
Figure 112013099352321-pat00024
(Base Resistance) 성분을 차례로 각각 분석하였다. 전압이 38.12V일 때 래치 업(Latch-up) 현상이 발생했고, 90도일 경우에는 50.53V로 가장 큰 전압에서 래치 업(Latch-up)이 발생함을 확인할 수 있다. 래치 업(Latch-up) 현상의 각(Angle)에 따른 원인을 분석하기 위해 BJT On저항에 걸리는 Voltage, 즉 BJT를 작동하게 하는 전압(Voltage)를 조사하였다. To analyze the reason why the latch-up voltage decreases as the trench angle decreases
Figure 112013099352321-pat00022
(The voltage across the BJT On resistor), that is,
Figure 112013099352321-pat00023
(Base Current) and
Figure 112013099352321-pat00024
(Base Resistance) components were analyzed in order. Latch-up occurs when the voltage is 38.12 V, and latch-up occurs when the voltage is 90 degrees and 50.53 V at the highest voltage. To analyze the causes of the latch-up phenomenon, we investigated the voltage applied to the BJT On resistance, that is, the voltage that caused the BJT to operate.

결론적으로 각 트렌치(Trench) 각도에 따라 농도의 변화가 없다. 따라서 0.1도씩 트렌치 각(Trench Angle)이 늘어남에 따라 P-piller의 아래 면적은 늘어나지만

Figure 112013099352321-pat00025
의 영향을 주는 P-BASE의 농도부분에는 변화가 없으므로 베이스 전류(Base Current), 즉
Figure 112013099352321-pat00026
을 주목해야한다.As a result, there is no change in concentration depending on the angle of each trench. Therefore, as the trench angle increases by 0.1 degree, the area under the P-piller increases
Figure 112013099352321-pat00025
There is no change in the concentration portion of the P-BASE that affects the base current
Figure 112013099352321-pat00026
.

도 8은 본 발명의 일 실시예에 따른 바디 전류(Body Current)의 결과를 나타낸 것이다.FIG. 8 shows a result of a body current according to an embodiment of the present invention.

도 8을 참조하면, 트렌치(Trench) 각도가 더 작은 구조일수록 같은 드레인 전압 조건에서 더 큰 바디 전류(Body Current)를 가짐을 확인할 수 있었다. 위 시뮬레이션 결과에 나오듯이 같은 드레인 전압(Drain voltage)일 때 트렌치 각(Trench Angle)이 커질수록 더 작은 바디 전류(Body current)를 가지는 것을 볼 수 있다. 트렌치 각(Trench Angle)이 작으면 그만큼 BJT를 On시키는 저항에 Voltage를 더 많이 가지게 되는 것이므로 BJT가 더 빨리 On되는 것을 알 수 있다. 결과적으로 트렌치 각(Trench Angle)이 90도에 가까울수록 같은 드레인 전압(Drain Voltage)를 가질 때 바디 전류(Body Current)를 적게 가지므로 BJT가 켜지는 드레인 전압(Drain Voltage), 즉 더 큰 드레인 전압(Drain Voltage)까지 래치 업(Latch-up) 현상을 연장할 수 있다.Referring to FIG. 8, it can be seen that the smaller the trench angle, the larger the body current at the same drain voltage condition. As shown in the above simulation results, it can be seen that the larger the trench angle, the smaller the body current at the same drain voltage. If the trench angle is small, the BJT turns on more quickly because it has more voltage on the resistor that turns on the BJT. As a result, the closer the trench angle is to 90 degrees, the smaller the body current when having the same drain voltage, so the drain voltage at which the BJT is turned on, that is, the larger drain voltage It is possible to extend the latch-up phenomenon to the drain voltage.

도 9는 본 발명의 일 실시예에 따른 트렌치 각도와 각 파라미터 사이의 상관관계를 나타낸 것이다.Figure 9 shows the correlation between the trench angle and each parameter according to an embodiment of the present invention.

도 9를 참조하면, 트렌치(Trench) 각도에 따른 4가지의 요소(Breakdown Voltage, On-resistance, Temperature, Latch-up Voltage)에 대해 위 그림과 같이 정리할 수 있다. 먼저 Breakdown Voltage는 트렌치 각(Trench Angle)이 커짐에 따라 P-pillar 면적이 커지게 되어 견딜 수 있는 Breakdown Voltage가 커지게 된다. 하지만 트렌치 각(Trench Angle)이 커짐에 따라 온 저항(On-resistance) 또한 커지게 되므로 최적화된 점을 찾아야 한다. 온도는 Trench Angle에 시뮬레이션 결과에 따라 경향성이 없음을 볼 수 있었으며, Latch-up Voltage는 Trench Angle이 커짐에 따라 커지게 되므로 소자를 디자인할 때 고려해야할 또 다른 요소가 된다. Referring to FIG. 9, four elements (breakdown voltage, on-resistance, temperature, and latch-up voltage) according to the trench angle can be summarized as shown in the above figure. First, as the trench angle increases, the Breakdown Voltage increases, and the breakdown voltage that can withstand the P-pillar area increases. However, as the trench angle increases, the on-resistance also increases, so it is necessary to find an optimized point. The temperature can be seen in the trench angle according to the simulation results, and the latch-up voltage becomes larger as the trench angle increases, which is another factor to consider when designing the device.

트렌치 각도에 따른 Breakdown Voltage, On-resistance와 Latch-up의 결과 값을 정리하였다. 600V의 Breakdown Voltage를 기준으로 트렌치 각도를 높이면 더 큰 Breakdown Voltage와 50V에 가까운 높은 Latch-up Voltage를 얻을 수 있지만, Ron이 2.6cm가까이 증가하는 것을 볼 수 있다. 반대로 600V보다 낮은 Breakdown Voltage에서는 Ron값이 2.4cm보다 작은 장점이 있지만 43V정도의 50V보다 낮은 Latch-up Voltage를 가지게 된다. The breakdown voltage, on-resistance and latch-up of the trench angle are summarized. If you increase the trench angle based on the breakdown voltage of 600V, you can get a larger breakdown voltage and a high latch-up voltage close to 50V, but you can see that the Ron increases by 2.6cm. On the contrary, in the breakdown voltage lower than 600V, Ron value is smaller than 2.4cm, but it has a latch-up voltage lower than 50V of 43V.

따라서 설계를 위한 전형적인 Trade-off를 확인할 수 있다. 지금까지는 N-drift와 P-pillar 농도는 같은 값으로 고정시켜 놓고, 트렌치 각도 만을 하나의 변수로서 변화시키며 여러 요소들의 최적점을 찾았다. 하지만 N-pillar 영역과 P-pillar영역의 농도를 변화시켜 두 영역간의 Charge Balance를 조절시키면 지금까지 결과와는 다른 이상적인 최적점을 찾을 수 있다.Thus, a typical trade-off for design can be seen. Until now, the N-drift and P-pillar concentrations have been fixed to the same values, and only the trench angle has been changed as a single variable to find the optimum point of various elements. However, by adjusting the charge balance between the two regions by varying the concentrations of the N-pillars and P-pillars, an ideal optimal point can be found.

본 발명의 일 실시예에 따른 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 제조 방법은 복수의 전력 트랜지스터 셀들을 둘러싸기 위해 기판 내의 트렌치를 개방하고 상기 트렌치를 게이트 물질로 채우는 단계, 상기 트렌치의 선택된 부분으로부터 상기 게이트 물질을 에치백하기 위해 타임 에치(time etch)를 적용한 후, 상기 차폐 트렌치 바닥으로의 직접적인 전기 접속을 유지하기 위해 상기 트렌치의 잔여 부분 내부에 상기 게이트 물질을 보존하면서, 상기 트렌치의 상기 선택된 부분내의 게이트 물질의 바닥 부분을 바닥 차폐 전극을 형성하기 위해 차폐 절연(shielding insulation)으로 커버링하는 단계, 트렌치 게이트를 형성하기 위해 상기 트렌치의 선택된 부분을 상기 게이트 물질로 채우는 단계 및 상기의 반도체 소자의 최상 표면을 덮고 트렌치 게이트 사이의 바디 영역 아래까지 확장하는 복수의 소스 접촉 트렌치들을 개방하기 위해 절연층을 형성하고 상기 반도체 소자 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위해 상기 소스 접촉 트렌치의 바닥 표면 위로 전도성 물질을 침전시키는 단계를 포함할 수 있다.A method of fabricating a 600 V class super junction oxide semiconductor field effect transistor in accordance with an embodiment of the present invention includes opening a trench in a substrate to surround a plurality of power transistor cells and filling the trench with a gate material, Applying a time etch to etch back the gate material and then maintaining the gate material inside the remainder of the trench to maintain a direct electrical connection to the shield trench bottom, Covering a bottom portion of the gate material within the portion with shielding insulation to form a bottom shielding electrode; filling a selected portion of the trench with the gate material to form a trench gate; Trench covering the top surface Forming an insulating layer to open a plurality of source contact trenches extending to below the body region between the gates and depositing a conductive material over the bottom surface of the source contact trench to function as an integrated Schottky barrier diode in the semiconductor device . ≪ / RTI >

이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
The embodiments of the present invention have been described above. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 복수의 전력 트랜지스터 셀들을 둘러싸기 위해 기판 내의 트렌치를 개방하고 상기 트렌치를 게이트 물질로 채우는 단계;
상기 트렌치의 선택된 부분으로부터 상기 게이트 물질을 에치백하기 위해 타임 에치(time etch)를 적용한 후, 상기 트렌치 바닥으로의 직접적인 전기 접속을 유지하기 위해 상기 트렌치의 잔여 부분 내부에 상기 게이트 물질을 보존하면서, 상기 트렌치의 상기 선택된 부분내의 게이트 물질의 바닥 부분을 바닥 차폐 전극을 형성하기 위해 차폐 절연(shielding insulation)으로 커버링하는 차폐구조를 형성하는 단계;
트렌치 게이트를 형성하기 위해 상기 트렌치의 선택된 부분을 상기 게이트 물질로 채우는 단계; 및
상기의 반도체 소자의 최상 표면을 덮고 트렌치 게이트 사이의 바디 영역 아래까지 확장하는 복수의 소스 접촉 트렌치들을 개방하기 위해 절연층을 형성하고 상기 반도체 소자 내에서 집적된 쇼트키 배리어 다이오드로서 기능하기 위해 상기 소스 접촉 트렌치의 바닥 표면 위로 전도성 물질을 침전시키는 단계;
를 포함하는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 제조 방법.
Opening a trench in the substrate to surround a plurality of power transistor cells and filling the trench with a gate material;
Applying a time etch to etch back the gate material from a selected portion of the trench and then retaining the gate material within the remainder of the trench to maintain a direct electrical connection to the trench bottom, Forming a shielding structure that covers a bottom portion of the gate material within the selected portion of the trench with shielding insulation to form a bottom shielding electrode;
Filling a selected portion of the trench with the gate material to form a trench gate; And
Forming an insulating layer to open a plurality of source contact trenches that cover the top surface of the semiconductor device and extend below a body region between the trench gates, Depositing a conductive material over the bottom surface of the contact trench;
Lt; RTI ID = 0.0 > 100V < / RTI > super junction oxide semiconductor field effect transistor.
제 6 항에 있어서,
상기 바닥 차폐 전극은 플로우팅하는 것을 특징으로 하는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 제조 방법.
The method according to claim 6,
Lt; RTI ID = 0.0 > 1, < / RTI > wherein the bottom shielding electrode floats.
제 6 항에 있어서,
상기 차폐 구조는 상기 트렌치 게이트 아래의 바닥 부분에 배치되는 산화물 층에서 상기 트렌치 게이트의 트렌치 내부의 바닥부를 채우면서 상기 산화물층 주위의 측벽들의 바닥과 하부를 둘러싸고 있는 바디 도펀트 영역으로 이루어진 것을 특징으로 하는 600V급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 제조 방법.

The method according to claim 6,
Wherein the shield structure comprises a body dopant region surrounding the bottom and sidewalls of the sidewalls around the oxide layer while filling a bottom portion of the trench interior of the trench gate in an oxide layer disposed at a bottom portion below the trench gate A method for fabricating a 600 V class super junction oxide semiconductor field effect transistor.

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119611A (en) * 2002-09-25 2004-04-15 Toshiba Corp Power semiconductor device
US20120295410A1 (en) 2011-05-19 2012-11-22 Yung-Fa Lin Method for fabricating super-junction power device with reduced miller capacitance
KR20130047539A (en) * 2011-10-28 2013-05-08 메이플세미컨덕터(주) Method for manufacturing super junction mosfet
JP2013093560A (en) * 2011-10-06 2013-05-16 Denso Corp Semiconductor device including vertical semiconductor element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119611A (en) * 2002-09-25 2004-04-15 Toshiba Corp Power semiconductor device
US20120295410A1 (en) 2011-05-19 2012-11-22 Yung-Fa Lin Method for fabricating super-junction power device with reduced miller capacitance
JP2013093560A (en) * 2011-10-06 2013-05-16 Denso Corp Semiconductor device including vertical semiconductor element
KR20130047539A (en) * 2011-10-28 2013-05-08 메이플세미컨덕터(주) Method for manufacturing super junction mosfet

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