KR101503310B1 - Method of fabricating thin film transistor - Google Patents

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Abstract

본 발명의 유기전계발광소자(Organic Light Emitting Device; OLED)용 박막 트랜지스터의 제조방법은 반도체층을 결정화할 때 산소 가스에 노출시켜 상기 반도체층 위에 열적 산화막(thermal oxide)을 형성하고, 이를 박막 트랜지스터의 에치 스타퍼(etch stopper)로 사용함으로써 마스크공정의 추가 없이 액티브층의 손상을 방지하는 것을 특징으로 한다.A method of manufacturing a thin film transistor for an organic light emitting diode (OLED) according to the present invention includes forming a thermal oxide on the semiconductor layer by exposing the semiconductor layer to oxygen gas when the semiconductor layer is crystallized, As an etch stopper, thereby preventing damage to the active layer without adding a mask process.

유기전계발광소자, 열적 산화막, 에치 스타퍼, 액티브층 An organic electroluminescent device, a thermal oxide film, an etch stopper, an active layer

Description

박막 트랜지스터의 제조방법{METHOD OF FABRICATING THIN FILM TRANSISTOR}[0001] METHOD OF FABRICATING THIN FILM TRANSISTOR [0002]

본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 마스크공정의 추가 없이 열적 산화막을 이용하여 에치 스타퍼를 형성한 유기전계발광소자용 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor for an organic electroluminescent device in which an etch stopper is formed using a thermal oxide film without adding a mask process.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.In recent years, there has been a growing interest in information display and a demand for a portable information medium has increased, and a lightweight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out.

이러한 평판표시장치 분야에서, 지금까지는 가볍고 전력소모가 적은 액정표시장치(Liquid Crystal Display Device; LCD)가 가장 주목받는 디스플레이 소자였지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.In the field of flat panel display devices, a liquid crystal display device (LCD), which is light and consumes less power, has attracted the greatest attention, but the liquid crystal display device is not a light emitting device but a light receiving device, ratio and viewing angle. Therefore, a new display device capable of overcoming such drawbacks is actively developed.

새로운 평판표시장치 중 하나인 유기전계발광소자는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요 하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.Since the organic electroluminescent device, which is one of the new flat panel display devices, is self-emitting type, it has a better viewing angle and contrast ratio than a liquid crystal display device and does not require a backlight, . In addition, it has the advantage of being able to drive a DC low voltage and has a high response speed, and is particularly advantageous in terms of manufacturing cost.

이와 같은 상기 유기전계발광소자의 제조공정에는 액정표시장치나 플라즈마 표시패널(Plasma Display Panel; PDP)과는 달리 증착 및 봉지(encapsulation) 공정이 공정의 전부라고 할 수 있기 때문에 제조공정이 매우 단순하다. 또한, 각 화소마다 스위칭 소자인 박막 트랜지스터(Thin Film Transistor; TFT)를 가지는 액티브 매트릭스(active matrix)방식으로 유기전계발광소자를 구동하게 되면, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비 전력, 고정세 및 대형화가 가능한 장점을 가진다.Unlike a liquid crystal display device or a plasma display panel (PDP), the manufacturing process of the organic electroluminescent device is very simple because the deposition and encapsulation processes are all processes . Further, if the organic electroluminescent device is driven by an active matrix method including a thin film transistor (TFT) as a switching element for each pixel, even if a low current is applied, the same luminance is exhibited, And has advantages of being large and large.

이하, 상기 유기전계발광소자의 기본적인 구조 및 동작 특성에 대해서 도면을 참조하여 상세히 설명한다.Hereinafter, the basic structure and operating characteristics of the organic electroluminescent device will be described in detail with reference to the drawings.

도 1은 일반적인 유기전계발광소자의 기본 구조를 나타내는 회로도이다.1 is a circuit diagram showing a basic structure of a general organic electroluminescent device.

도면에 도시된 바와 같이, 일반적인 유기전계발광소자는 제 1 방향으로 배열된 게이트라인(2) 및 상기 제 1 방향과 교차되는 제 2 방향으로 서로 이격되도록 배열된 데이터라인(3)과 전원라인(4)을 포함하며, 상기 게이트라인(2)과 데이터라인(3)이 교차되어 하나의 화소 영역을 정의하게 된다.As shown in the figure, a conventional organic electroluminescent device includes a gate line 2 arranged in a first direction, a data line 3 arranged to be spaced apart from each other in a second direction intersecting the first direction, 4, and the gate line 2 and the data line 3 intersect to define one pixel region.

이때, 상기 게이트라인(2)과 데이터라인(3)의 교차영역에는 어드레싱 구성요소(addressing element)인 스위칭 박막 트랜지스터(5)가 형성되어 있고, 상기 스위칭 박막 트랜지스터(5)의 드레인전극(D)과 전원라인(4) 사이에는 스토리지 커패시 터(6)가 형성되어 있으며, 상기 전원라인(4)과 유기전계발광 다이오드(8)의 양극 사이에는 전류원 구성요소(current source element)인 구동 박막 트랜지스터(7)가 형성되어 있다.At this time, a switching thin film transistor 5, which is an addressing element, is formed in an intersecting region of the gate line 2 and the data line 3, and the drain electrode D of the switching thin film transistor 5, A storage capacitor 6 is formed between the power source line 4 and the power source line 4. A driving thin film transistor 6 as a current source element is connected between the power source line 4 and the anode of the organic light emitting diode 8, (7) are formed.

상기 유기전계발광 다이오드(8)는 유기발광물질에 순방향으로 전류를 공급해 주면 정공을 제공하는 양극(anode electrode)과 전자를 제공하는 음극(cathode electrode) 사이의 p-n 접합(junction)부분을 통해 전자와 정공이 이동하면서 서로 재결합하게 되는데, 이 경우에는 상기 전자와 정공이 떨어져 있을 때보다 작은 에너지를 가지게 되어 이때 발생하는 에너지 차이에 해당하는 빛을 방출하게 된다.The organic light emitting diode 8 supplies electrons to the organic light emitting diode through a pn junction part between an anode electrode for providing holes and a cathode electrode for providing electrons if a current is supplied in a forward direction to the organic light emitting material. The holes recombine with each other as the holes move. In this case, the electrons and holes are less energized than when they are apart from each other, thereby emitting light corresponding to the energy difference generated at this time.

즉, 상기 유기전계발광소자의 화소는 기본적으로 게이트 구동전압인 화소 전압을 어드레싱(addressing)하기 위한 스위칭 박막 트랜지스터(5)와 상기 유기전계발광소자의 구동전류를 제어하기 위한 구동 박막 트랜지스터(7)로 구성되어 있으며, 이때 상기 화소 전압을 안정적으로 유지하기 위한 스토리지 커패시터(6)가 추가적으로 요구된다.That is, the pixel of the organic electroluminescent element basically includes a switching thin film transistor 5 for addressing a pixel voltage which is a gate driving voltage, a driving thin film transistor 7 for controlling a driving current of the organic electroluminescent element, And a storage capacitor 6 for stably maintaining the pixel voltage is additionally required.

이때, 상기 유기전계발광소자는 유기전계발광 다이오드에서 발광된 빛의 진행방향에 따라 상부 발광방식(top emission type)과 하부 발광방식(bottom emission type)으로 나뉜다. 또한, 상기 유기전계발광소자에 사용되는 박막 트랜지스터는 전도 채널(conductive channel)로서의 역할을 수행하는 반도체층의 상태에 따라 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터로 구분될 수 있다.At this time, the organic electroluminescent device is divided into a top emission type and a bottom emission type according to the direction of light emitted from the organic light emitting diode. The thin film transistor used in the organic electroluminescent device may be classified into an amorphous silicon thin film transistor and a polycrystalline silicon thin film transistor depending on the state of a semiconductor layer serving as a conductive channel.

상기 유기전계발광소자용 박막 트랜지스터는 n+층을 패터닝하는 과정에서 하 부 액티브층의 손상을 방지하기 위해 상기 액티브층 상부에 절연막으로 이루어진 에치 스타퍼를 추가로 형성하게 되며, 그 결과 포토리소그래피공정(마스크공정)이 하나 추가되게 된다.In order to prevent damage to the lower active layer in the process of patterning the n + layer, the thin film transistor for an organic electroluminescent device may further include an etch stopper made of an insulating film on the active layer, Mask process) is added.

상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리게 한다.The photolithography process is a series of processes for transferring a pattern drawn on a mask onto a substrate on which a thin film is deposited to form a desired pattern. The photolithography process includes a plurality of processes such as a photoresist application, an exposure, and a development process. .

특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 유기전계발광소자의 제조비용이 이에 비례하여 상승하게 된다.In particular, a mask designed to form a pattern is very expensive, so that the manufacturing cost of the organic electroluminescent device increases in proportion to the number of masks applied to the process.

본 발명은 상기한 문제를 해결하기 위한 것으로, 에치 스타퍼를 형성함으로써 액티브층의 손상을 방지하도록 한 박막 트랜지스터의 제조방법을 제공하는데 목적이 있다.It is an object of the present invention to provide a method of manufacturing a thin film transistor in which damage to an active layer is prevented by forming an etch stopper.

본 발명의 다른 목적은 5번의 마스크공정으로 에치 스타퍼가 포함된 박막 트랜지스터를 제작하도록 한 박막 트랜지스터의 제조방법을 제공하는데 있다.It is another object of the present invention to provide a method of manufacturing a thin film transistor in which a thin film transistor including an etch stopper is manufactured by a mask process five times.

기타, 본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and the claims.

상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터의 제조방법은 기판 위에 비정질 실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편, 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 기판 위에 액티브층과 에치 스타퍼를 형성하는 단계; 상기 액티브층과 에치 스타퍼가 형성된 기판 위에 n+ 비정질 실리콘 박막과 도전막을 형성하는 단계; 상기 n+ 비정질 실리콘 박막과 도전막을 선택적으로 패터닝하여 상기 액티브층 위에 상기 n+ 비정질 실리콘 박막으로 이루어진 n+층을 형성하는 한편, 상기 도전막으로 이루어지며 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor including: forming an amorphous silicon thin film on a substrate; Crystallizing the amorphous silicon thin film to form a crystallized silicon thin film, and exposing the crystallized silicon thin film to oxygen gas to form a thermal oxide film on the crystallized silicon thin film; Selectively patterning the crystallized silicon thin film and the thermal oxide film to form an active layer and an etch stopper on the substrate; Forming an n + amorphous silicon thin film and a conductive film on the substrate on which the active layer and the etch stopper are formed; The n + amorphous silicon thin film and the conductive film are selectively patterned to form an n + layer made of the n + amorphous silicon thin film on the active layer, and a source region electrically connected to the source / / Drain electrode; Forming a first insulating layer on the entire surface of the substrate on which the source / drain electrodes are formed; Forming a gate electrode on the first insulating film; Forming a second insulating layer on the entire surface of the substrate on which the gate electrode is formed; Removing a portion of the first insulating film and the second insulating film to form a contact hole exposing a part of the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the contact hole.

또한, 본 발명의 박막 트랜지스터의 다른 제조방법은 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 비정질 실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편, 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 제 1 절연막 위에 액티브층과 에치 스타퍼를 형성하는 단계; 상기 액티브층과 에치 스타퍼가 형성된 기판 위에 n+ 비정질 실리콘 박막과 도전막을 형성하는 단계; 상기 n+ 비정질 실리콘 박막과 도전막을 선택적으로 패터닝하여 상기 액티브층 위에 상기 n+ 비정질 실리콘 박막으로 이루어진 n+층을 형성하는 한편, 상기 도전막으로 이루어지며 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, including: forming a gate electrode on a substrate; Forming a first insulating layer on the substrate on which the gate electrode is formed; Forming an amorphous silicon thin film on the first insulating film; Crystallizing the amorphous silicon thin film to form a crystallized silicon thin film, and exposing the crystallized silicon thin film to oxygen gas to form a thermal oxide film on the crystallized silicon thin film; Selectively patterning the crystallized silicon thin film and the thermal oxide film to form an active layer and an etch stopper on the first insulating film; Forming an n + amorphous silicon thin film and a conductive film on the substrate on which the active layer and the etch stopper are formed; The n + amorphous silicon thin film and the conductive film are selectively patterned to form an n + layer made of the n + amorphous silicon thin film on the active layer, and a source region electrically connected to the source / / Drain electrode; Forming a second insulating layer on the entire surface of the substrate on which the source / drain electrodes are formed; Forming a contact hole exposing a part of the drain electrode by removing a part of the second insulating film; And forming a pixel electrode electrically connected to the drain electrode through the contact hole.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터의 제조방법은 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.As described above, the method of manufacturing a thin film transistor according to the present invention reduces the number of masks used in manufacturing a thin film transistor, thereby reducing manufacturing process and cost.

또한, 본 발명에 따른 박막 트랜지스터의 제조방법은 액티브층 상부에 에치 스타퍼를 형성하여 상기 액티브층을 보호하도록 함으로써 박막 트랜지스터의 신뢰성을 향상시키는 효과를 제공한다.In addition, the method of manufacturing a thin film transistor according to the present invention provides an effect of improving the reliability of a thin film transistor by forming an etch stopper on the active layer to protect the active layer.

이하, 첨부한 도면을 참조하여 본 발명에 따른 박막 트랜지스터의 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a method of manufacturing a thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.2 is a cross-sectional view schematically showing the structure of a thin film transistor according to a first embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소정의 기판(110) 위에 형성된 버퍼층(111), 상기 버퍼층(111) 위에 형성된 액티브층(124)과 에치 스타퍼(145), n+층(125)을 사이에 두고 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123), 상기 소오스/드레인전극(122, 123) 위에 형성된 제 1 절연막(115a), 상기 제 1 절연막(115a)을 사이에 두고 상기 소오스/드레인전극(122, 123)과 전기적으로 절연되는 게이트전극(121), 상기 게이트전극(121) 위에 형성되며 그 일부와 상기 제 1 절연막(115a)의 일부가 제거되어 상기 드레인전극(123)의 일부영역을 노출시키는 제 2 절연막(115b) 및 상기 노출된 드레인전극(123)과 전기적으로 접속하는 화소전극(118)으로 이루어져 있다.The thin film transistor according to the first embodiment of the present invention includes a buffer layer 111 formed on a substrate 110, an active layer 124 formed on the buffer layer 111, and an etch stopper 145 source / drain electrodes 122 and 123 electrically connected to the source / drain regions of the active layer 124 with the n + layer 125 interposed therebetween; source / drain electrodes 122 and 123 formed on the source / drain electrodes 122 and 123; A gate electrode 121 electrically insulated from the source / drain electrodes 122 and 123 with the first insulating film 115a interposed therebetween; a gate electrode 121 formed on the gate electrode 121, A portion of the first insulating layer 115a is removed to expose a portion of the drain electrode 123 and a second insulating layer 115b and a pixel electrode 118 electrically connected to the exposed drain electrode 123 consist of.

여기서, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트전극(121)이 소오스/드레인전극(122, 123)보다 상층에 위치하는 탑 게이트(top gate) 구조를 가지며, 박막 트랜지스터의 액티브층(124)이 결정화된 실리콘 박막으로 이루어진 것을 특징으로 한다.The thin film transistor according to the first embodiment of the present invention has a top gate structure in which the gate electrode 121 is positioned above the source / drain electrodes 122 and 123, (124) is made of a crystallized silicon thin film.

이와 같이 구성된 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 반도체층을 결정화할 때 산소 가스에 노출시켜 상기 반도체층 위에 열적 산화막을 형성하고, 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 액티브층을 패터닝할 때 상기 열적 산화막도 함께 패터닝하여 에치 스타퍼를 형성함으로써 총 5번의 마스크공정으로 제조할 수 있게 되는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.In the thin film transistor according to the first embodiment of the present invention, when the semiconductor layer is crystallized, the thin film transistor is exposed to oxygen gas to form a thermal oxide film on the semiconductor layer, and a half-tone mask or a diffraction mask When the active layer is patterned by using a diffraction mask, the thermal oxide film is also patterned to form an etch stopper. Thus, a total of five mask processes can be performed. The manufacturing method of the thin film transistor will be described in detail.

도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.FIGS. 3A to 3E are cross-sectional views sequentially illustrating the manufacturing process of the thin film transistor according to the first embodiment of the present invention shown in FIG.

도 3a에 도시된 바와 같이, 소정의 기판(110) 위에 버퍼층(111)과 비정질 실리콘 박막을 형성한다.As shown in FIG. 3A, a buffer layer 111 and an amorphous silicon thin film are formed on a predetermined substrate 110.

그리고, 상기 비정질 실리콘 박막을 결정화하여 소정의 결정화된 실리콘 박막을 형성한다.Then, the amorphous silicon thin film is crystallized to form a predetermined crystallized silicon thin film.

이때, 상기 비정질 실리콘 박막을 결정화하는 과정에서 상기 결정화된 실리콘 박막을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막 위에 소정의 열적 산화막을 형성하게 된다.At this time, in the process of crystallizing the amorphous silicon thin film, the crystallized silicon thin film is exposed to oxygen gas to form a predetermined thermal oxide film on the crystallized silicon thin film.

이후, 상기 결정화된 실리콘 박막과 열적 산화막을 포토리소그래피공정(제 1 마스크공정)을 이용하여 패터닝함으로써 상기 버퍼층(111) 위에 각각 상기 결정화 된 실리콘 박막과 열적 산화막으로 이루어진 액티브층(124)과 에치 스타퍼(145)를 형성한다.Thereafter, the crystallized silicon thin film and the thermal oxide film are patterned by using a photolithography process (first mask process) to form an active layer 124 and an etch stop layer, which are composed of the crystallized silicon thin film and the thermal oxide film, on the buffer layer 111, To form the fur 145.

여기서, 본 발명의 제 1 실시예에 따른 상기 액티브층(124)과 에치 스타퍼(145)는 하프-톤 마스크를 이용하여 한번의 마스크공정(제 1 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 1 마스크공정을 상세히 설명한다.Here, the active layer 124 and the etch stopper 145 according to the first embodiment of the present invention are simultaneously formed by a single mask process (first mask process) using a half-tone mask, The first mask process will be described in detail.

도 4a 내지 도 4g는 상기 도 3a에 도시된 본 발명의 제 1 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도이다.4A to 4G are cross-sectional views illustrating a first mask process according to the first embodiment of the present invention shown in FIG. 3A.

도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 전면에 버퍼층(111)과 비정질 실리콘 박막(120)을 형성한다.As shown in FIG. 4A, a buffer layer 111 and an amorphous silicon thin film 120 are formed on the entire surface of a substrate 110 made of a transparent insulating material such as glass.

이때, 상기 버퍼층(111)은 상기 기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.At this time, the buffer layer 111 serves to prevent impurities such as sodium (Na) present in the substrate 110 from penetrating into the upper layer during the process.

그리고, 도 4b에 도시된 바와 같이, 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막(120')을 형성하는 한편 상기 결정화된 실리콘 박막(120')을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막(120') 위에 소정의 열적 산화막(140)을 형성한다.4B, the amorphous silicon thin film is crystallized to form a crystallized silicon thin film 120 ', and the crystallized silicon thin film 120' is exposed to oxygen gas to form the crystallized silicon thin film 120 ' A predetermined thermal oxide film 140 is formed on the gate insulating film 120 '.

이때, 상기 비정질 실리콘 박막을 결정화하는 방법으로는 고온의 퍼니스(furnace)에서 장시간 비정질 실리콘 박막을 가열하고 냉각시켜 결정화하는 고상 결정화(Solid Phase Crystallization; SPC) 방법과 고 강도의 레이저 에너지를 순간적으로 조사하여 가열하고 냉각시켜 결정화하는 레이저 어닐링 방법 등이 사용될 수 있다.As a method of crystallizing the amorphous silicon thin film, there are a solid phase crystallization (SPC) method in which a thin amorphous silicon thin film is heated and cooled in a high temperature furnace for crystallization, and a solid phase crystallization A laser annealing method in which the film is heated and cooled to crystallize can be used.

상기 레이저를 이용한 결정화 방법에는 엑시머 레이저를 이용하는 엑시머 레이저 결정화(Eximer Laser Annealing; ELA) 방법과 수평으로 순차적으로 결정화가 이루어지는 순차적 수평 결정화 방법(Sequential Lateral Solidification; SLS) 방법이 있으며, 금속을 결정화의 촉매로 사용하는 금속유도 결정화(Metal Induced Crystallization; MIC) 방법을 사용할 수도 있다.The laser crystallization method includes an Eximer Laser Annealing (ELA) method using an excimer laser and a Sequential Lateral Solidification (SLS) method in which crystallization is performed sequentially in a horizontal direction. A metal induced crystallization (MIC) method may be used.

상기 금속유도 결정화 방법은 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘 박막과 접촉시키거나 이들 금속을 비정질 실리콘 박막에 주입시키고 상기 금속 입자를 결정화의 촉매로 사용하는 결정화 방법이다.The metal induced crystallization method is a crystallization method in which a metal such as nickel, gold or aluminum is contacted with an amorphous silicon thin film, or the metal is injected into an amorphous silicon thin film and the metal particles are used as a catalyst for crystallization.

또한, 상기 금속유도결정화 방법을 기본으로 하면서 결정화되는 온도를 더욱 낮출 수 있는 방법으로 전기장을 인가하여 금속유도 결정화를 촉진시키는 FEMIC(field enhanced metal induced crystallization) 방법과 교번자기장 결정화(Alternating Magnetic Field Crystallization; AMFC) 방법이 있다.In addition, a method of increasing the crystallization temperature based on the metal induced crystallization method may further include an FEMIC (Field Enhanced Metal Induced Crystallization) method and an Alternating Magnetic Field Crystallization (FEMIC) method for promoting metal induced crystallization by applying an electric field. AMFC) method.

상기 교번자기장 결정화 방법은 비정질 실리콘 박막에 교번자기장을 인가하여 비정질 실리콘 박막 내에 유도기전력을 형성하여 결정화를 촉진시키는 방법으로 본 발명의 제 1 실시예는 상기 교번자기장 결정화 방법을 이용하여 비정질 실리콘 박막을 결정화한 경우를 예를 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 본 발명은 결정화하는 과정에서 결정화된 실리콘 박막이 산소 가스에 노출될 수 있기만 하면 전술한 어떠한 결정화 방법이라도 사용할 수 있다.In the alternate magnetic field crystallization method, an alternating magnetic field is applied to an amorphous silicon thin film to induce an induction electromotive force in the amorphous silicon thin film to promote crystallization. In the first embodiment of the present invention, the amorphous silicon thin film is grown using the alternating magnetic field crystallization method. And crystallization is exemplified. However, the present invention is not limited thereto, and any crystallization method described above can be used as long as the silicon thin film crystallized in the crystallization process can be exposed to oxygen gas.

도 5는 반도체층의 결정화에 사용되는 교번자기장 결정화 방법을 개략적으로 나타내는 예시도이다.5 is an exemplary view schematically showing an alternate magnetic field crystallization method used for crystallizing a semiconductor layer.

도면에 도시된 바와 같이, 비정질 실리콘 박막(120) 주변에 자기장 발생부(192)를 설치하고 기판(110) 또는 상기 자기장발생부(192)를 이동시키며 상기 비정질 실리콘 박막(120)을 결정화한다.As shown in the figure, a magnetic field generating portion 192 is provided around the amorphous silicon thin film 120 and the amorphous silicon thin film 120 is crystallized by moving the substrate 110 or the magnetic field generating portion 192.

여기서, 도면은 권선형의 유도코일로 이루어진 자기장발생부(192) 속에서 결정화되는 비정질 실리콘 박막(120)을 예를 들어 도시하고 있으며, 이때 도면에는 자세히 도시하지 않았지만 상기 기판(110)은 소정의 지지대 위에 형성된 가열플레이트 위에 안착되게 된다.Here, the drawing illustrates an amorphous silicon thin film 120 crystallized in a magnetic field generating portion 192 formed of a winding-type induction coil, for example, although the substrate 110 is not shown in detail in the drawing And is seated on the heating plate formed on the support.

이때, 상기 기판(110)의 주위에는 구리관 등의 유도코일이 다수 형성되어 있으며, 상기 유도코일에 교류전압(191)이 인가됨으로써 비정질 실리콘 박막(120)에 교번자기장(190)이 인가되게 된다.At this time, a large number of induction coils such as copper tubes are formed around the substrate 110. Alternating magnetic field 190 is applied to the amorphous silicon thin film 120 by applying the AC voltage 191 to the induction coil .

참고로, 상기 교번자기장 결정화는 약 300~500℃의 가열챔버나 가열플레이트 상에서 시편을 가열하면서 이루어질 수 있는데, 가열되는 시편에 교번자기장을 인가하면, 시편에 와전류(eddy current)가 발생하고, 상기 와전류에 의해 시편 내에서 국부적인 소용돌이형상의 전류가 유도되어 시편내의 온도를 상승시킴으로 결정화를 촉진하는 것으로 알려져 있다.The alternating magnetic field crystallization can be performed while heating the specimen on a heating chamber or a heating plate at about 300 to 500 ° C. When an alternating magnetic field is applied to the specimen to be heated, eddy current is generated in the specimen, It is known that the eddy current induces a local vortex-shaped current in the specimen to increase the temperature in the specimen, thereby promoting crystallization.

한편, 본 발명의 제 1 실시예의 경우에는 상기 교번자기장 결정화를 진공챔버 내부가 아닌 대기 중에서 진행함으로써 냉각과정에 있는 결정화된 실리콘 박막이 대기 중에 포함된 산소 가스에 노출되게 된다.In the case of the first embodiment of the present invention, the alternating magnetic field crystallization is performed not in the vacuum chamber but in the atmosphere, so that the crystallized silicon thin film in the cooling process is exposed to oxygen gas contained in the atmosphere.

따라서, 상기 결정화된 실리콘 박막 표면에 산소 원자들이 실리콘 원자와 결 합을 하면서 형성된 열적 산화막이 성장하게 된다. 이와 같이 500Å정도의 두께로 산화막이 성장한 후에는 산소 원자들이 더 이상 실리콘 표면과 직접적인 접촉을 하기 않게 되며, 이때 반응하지 않고 남아있던 산소 원자들이 이미 형성된 산화막으로 다시 들어가서 실리콘에 도달할 때가지 움직이게 되며 결국 산화막은 느리지만 지속적인 성장을 하게 됩니다.Therefore, a thermal oxide film formed by combining oxygen atoms with silicon atoms on the surface of the crystallized silicon thin film is grown. After the oxide film is grown to a thickness of about 500 Å, the oxygen atoms no longer directly contact the silicon surface, and the remaining oxygen atoms move back into the already formed oxide film until they reach the silicon Eventually, the oxide will grow slowly but steadily.

이후, 도 4c에 도시된 바와 같이, 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 제 1 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.4C, a photoresist layer 170 made of a photosensitive material such as photoresist is formed on the entire surface of the substrate 110, and then a half-tone mask 180 according to the first embodiment of the present invention is formed. And selectively irradiates the photoresist layer 170 with light.

이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 감광막(170)에 조사되게 된다.At this time, the half-tone mask 180 is provided with a first transmission region I through which all the irradiated light is transmitted, a second transmission region II through which only a part of light is transmitted and a portion is blocked, And only the light transmitted through the half-tone mask 180 is irradiated to the photoresist layer 170.

이어서, 상기 하프-톤 마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 4d에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 열적 산화막(140) 표면이 노출되게 된다.After developing the exposed photoresist layer 170 through the half-tone mask 180, as shown in FIG. 4D, light is emitted through the blocking region III and the second transmissive region II, The first photoresist pattern 170a to the third photoresist pattern 170c are left in the area where the light is blocked or partially blocked and the photoresist layer is completely removed from the first light- The surface of the thermal oxide film 140 is exposed.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(170b)과 제 3 감광막패턴(170c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.The first photoresist pattern 170a formed in the blocking region III is thicker than the second photoresist pattern 170b and the third photoresist pattern 170c formed through the second transmissive region II. In addition, the photoresist layer is completely removed from the region through which the light is completely transmitted through the first transmissive region I because the positive type photoresist is used. The present invention is not limited to this, May be used.

다음으로, 도 4e에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)을 마스크로 하여, 그 하부에 형성된 결정화된 실리콘 박막과 열적 산화막의 일부 영역을 선택적으로 제거하게 되면, 상기 기판(110) 위에 상기 결정화된 실리콘 박막으로 이루어진 액티브층(124)이 형성되게 된다.Next, as shown in FIG. 4E, using the first photoresist pattern 170a to the third photoresist pattern 170c formed as described above as a mask, a portion of the crystallized silicon thin film and the thermal oxide film The active layer 124 made of the crystallized silicon thin film is formed on the substrate 110. In addition,

이때, 상기 액티브층(124) 상부에는 상기 열적 산화막으로 이루어지며 상기 액티브층(124)과 동일하게 패터닝된 열적 산화막패턴(140')이 형성되게 된다.At this time, a patterned thermal oxide film pattern 140 'formed of the thermal oxide film and patterned like the active layer 124 is formed on the active layer 124.

이후, 상기 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 4f에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.4F, an ashing process for removing a portion of the first photoresist pattern 170a to the third photoresist pattern 170c may be performed. As shown in FIG. 4F, The second photoresist pattern and the third photoresist pattern are completely removed.

이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(170a')으로 상기 차단영역(III)에 대응하는 소정 영역에만 남아있게 된다.At this time, the first photoresist pattern 170a ', which is removed by the thickness of the second photoresist pattern and the third photoresist pattern, remains only in a predetermined region corresponding to the blocking region III.

이후, 도 4g에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(170a')을 마스크로 하여 상기 열적 산화막패턴의 일부를 제거함으로써 상기 액티브층(124) 위에 상기 열적 산화막으로 이루어진 에치 스타퍼(145)를 형성하게 된다.4G, a portion of the thermal oxide film pattern is removed using the remaining fourth photoresist pattern 170a 'as a mask, thereby forming an etch stopper (not shown) on the active layer 124 145 are formed.

이때, 상기 에치 스타퍼(145)는 상기 액티브층(124)의 채널영역 위에만 형성됨에 따라 상기 액티브층(124)의 소오스영역과 드레인영역이 노출되게 된다.At this time, since the etch stopper 145 is formed only on the channel region of the active layer 124, the source region and the drain region of the active layer 124 are exposed.

이와 같이 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 하프-톤 마스크를 이용함으로써 액티브층(124)과 에치 스타퍼(145)를 동시에 형성할 수 있게 되며, 이때 상기 에치 스타퍼(145)는 후술할 n+ 비정질 실리콘 박막의 식각시 상기 액티브층(124)의 손상을 방지하는 역할을 하게 된다.As described above, the thin film transistor according to the first embodiment of the present invention can simultaneously form the active layer 124 and the etch stopper 145 by using the half-tone mask, And serves to prevent damage to the active layer 124 when the n + amorphous silicon thin film to be described later is etched.

다음으로, 도 3b에 도시된 바와 같이, 상기 기판(110) 전면에 n+ 비정질 실리콘 박막과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 n+ 비정질 실리콘 박막과 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(124) 위에 각각 상기 n+ 비정질 실리콘 박막과 제 1 도전막으로 이루어진 n+층(125)과 소오스/드레인전극(122, 123)이 형성된다.Next, as shown in FIG. 3B, an n + amorphous silicon thin film and a first conductive film are formed on the entire surface of the substrate 110, and then the n + amorphous silicon thin film and the n + amorphous silicon thin film are formed using a photolithography process The n + layer 125 and the source / drain electrodes 122 and 123 are formed on the active layer 124 by selectively patterning the n + amorphous silicon thin film and the first conductive film.

여기서, 상기 n+층(125)과 소오스/드레인전극(122, 123)은 상기 에치 스타퍼(145)의 일부와 중첩되게 형성되며, 상기 액티브층(124) 위에는 에치 스타퍼(145)가 형성됨에 따라 상기 n+ 비정질 실리콘 박막 식각시 하부의 액티브층(124)이 식각 플라즈마로부터 보호받게 된다.The n + layer 125 and the source / drain electrodes 122 and 123 are overlapped with a portion of the etch stopper 145. An etch stopper 145 is formed on the active layer 124 Accordingly, the underlying active layer 124 is protected from the etching plasma when the n + amorphous silicon thin film is etched.

이때, 상기 제 1 도전막은 상기 소오스전극(122)과 드레인전극(123)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용 할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The first conductive layer may be formed of aluminum (Al), aluminum alloy (Al), tungsten (W), copper (Cu), or the like to form the source electrode 122 and the drain electrode 123. [ (Ni), chromium (Cr), molybdenum (Mo), molybdenum alloy (Mo), titanium (Ti), platinum (Pt), tantalum The same low resistance opaque conductive material may be used and the conductive material may be formed into a multilayer structure in which two or more layers of the conductive material are stacked.

그리고, 도 3c에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123)이 형성된 기판(110) 전면에 게이트절연막인 제 1 절연막(115a)을 형성한다.3C, a first insulating layer 115a, which is a gate insulating layer, is formed on the entire surface of the substrate 110 on which the source electrode 122 and the drain electrode 123 are formed.

이후, 상기 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1 절연막(115a) 위에 상기 제 2 도전막으로 이루어진 게이트전극(121)을 형성한다.Thereafter, a second conductive layer is formed on the entire surface of the substrate 110, and then the second conductive layer is selectively patterned using a photolithography process (a third mask process) Thereby forming a gate electrode 121 made of a film.

이때, 상기 제 2 도전막은 상기 게이트전극(121)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The second conductive layer may be a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, molybdenum alloy, titanium, platinum, tantalum or the like to constitute the gate electrode 121 Layer structure in which two or more of the conductive materials are stacked.

다음으로, 도 3d에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.3D, a second insulating layer 115b is formed on the entire surface of the substrate 110 on which the gate electrode 121 is formed, and then the second insulating layer 115b is formed on the entire surface of the substrate 110 using the photolithography process (fourth mask process) The contact hole 140 exposing a part of the drain electrode 123 is formed by removing a part of the first insulating film 115a and the second insulating film 115b.

그리고, 도 3e에 도시된 바와 같이, 상기 제 2 절연막(115b)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.3E, a third conductive film is formed on the entire surface of the substrate 110 on which the second insulating film 115b is formed, and then the third conductive film is formed using a photolithography process (fifth mask process) A pixel electrode 118 electrically connected to the drain electrode 123 through the contact hole 140 is formed.

상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.The third conductive layer may be formed of a transparent conductive material having a high transmittance such as indium tin oxide (ITO) or indium zinc oxide (IZO) to form the pixel electrode 118 have.

이와 같이 제조되는 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트전극이 소오스/드레인전극보다 상층에 위치하는 탑 게이트 구조를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 게이트전극이 소오스/드레인전극보다 하층에 위치하는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터에도 적용되며, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.Although the thin film transistor according to the first embodiment of the present invention has the top gate structure in which the gate electrode is positioned above the source / drain electrode, the present invention is not limited thereto, The present invention is also applied to a thin film transistor having a bottom gate structure positioned below the source / drain electrode, which will be described in detail in the following second embodiment.

도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.6 is a cross-sectional view schematically showing a structure of a thin film transistor according to a second embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 소정의 기판(210) 위에 형성된 버퍼층(211), 상기 버퍼층(211) 위에 형성된 게이트전극(221), 상기 게이트전극(221) 위에 형성된 제 1 절연막(215a), 상기 제 1 절연막(215a) 위에 형성된 액티브층(224)과 에치 스타퍼(245), n+층(225)을 사이에 두고 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223), 상기 소오스/드레인전극(222, 223) 위에 형성되며 그 일부가 제거되어 상기 드레인전극(223)의 일부영역을 노출시키는 제 2 절연막(215b) 및 상기 노출된 드레인전극(223)과 전기적으로 접속하는 화소전극(218)으로 이루어져 있다.The thin film transistor according to the second embodiment of the present invention includes a buffer layer 211 formed on a substrate 210, a gate electrode 221 formed on the buffer layer 211, The active layer 224 formed on the first insulating film 215a and the etch stopper 245 and the n + layer 225 are interposed between the active layer 224 and the source / Drain electrodes 222 and 223 electrically connected to the source and drain electrodes 222 and 223 and a part of the source and drain electrodes 222 and 223 are removed to expose a part of the drain electrode 223, And a pixel electrode 218 electrically connected to the exposed drain electrode 223.

전술한 바와 같이 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 게이트 전극(221)이 소오스/드레인전극(222, 223)보다 하층에 위치하는 바텀 게이트 구조를 가지는 것을 제외하고는 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터와 동일한 구조로 이루어져 있으며, 이하 도면을 참조하여 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.As described above, the thin film transistor according to the second embodiment of the present invention has a bottom gate structure in which the gate electrode 221 is positioned below the source / drain electrodes 222 and 223, The method of fabricating the thin film transistor according to the second embodiment of the present invention will be described in detail with reference to the drawings.

도 7a 내지 도 7e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.FIGS. 7A to 7E are cross-sectional views sequentially illustrating the manufacturing process of the thin film transistor according to the second embodiment of the present invention shown in FIG.

도 7a에 도시된 바와 같이, 소정의 기판(210) 위에 버퍼층(211)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 버퍼층(211) 위에 상기 제 1 도전막으로 이루어진 게이트전극(221)을 형성한다.7A, a buffer layer 211 and a first conductive layer are formed on a predetermined substrate 210, and then the first conductive layer is selectively patterned using a photolithography process (first mask process) A gate electrode 221 made of the first conductive film is formed on the buffer layer 211.

이때, 상기 제 1 도전막은 상기 게이트전극(221)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The first conductive layer may be a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, molybdenum alloy, titanium, platinum, tantalum or the like to form the gate electrode 221 Layer structure in which two or more of the conductive materials are stacked.

그리고, 도 7b에 도시된 바와 같이, 상기 게이트전극(221)이 형성된 기판(210) 전면에 게이트절연막인 제 1 절연막(215a)과 비정질 실리콘 박막을 형성한다.7B, a first insulating layer 215a, which is a gate insulating layer, and an amorphous silicon thin layer are formed on the entire surface of the substrate 210 on which the gate electrode 221 is formed.

그리고, 상기 비정질 실리콘 박막을 결정화하여 소정의 결정화된 실리콘 박막을 형성한다.Then, the amorphous silicon thin film is crystallized to form a predetermined crystallized silicon thin film.

이때, 상기 비정질 실리콘 박막을 결정화하는 과정에서 상기 결정화된 실리 콘 박막을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막 위에 소정의 열적 산화막을 형성하게 된다.At this time, in the process of crystallizing the amorphous silicon thin film, the crystallized silicon thin film is exposed to oxygen gas to form a predetermined thermal oxide film on the crystallized silicon thin film.

이후, 상기 결정화된 실리콘 박막과 열적 산화막을 포토리소그래피공정(제 2 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 절연막(215a) 위에 각각 상기 결정화된 실리콘 박막과 열적 산화막으로 이루어진 액티브층(224)과 에치 스타퍼(245)를 형성한다.Thereafter, the crystallized silicon thin film and the thermal oxide film are patterned by using a photolithography process (second mask process), thereby forming an active layer 224 composed of the crystallized silicon thin film and the thermal oxide film on the first insulating film 215a, And an etch stopper 245 is formed.

여기서, 본 발명의 제 2 실시예에 따른 상기 액티브층(224)과 에치 스타퍼(245)는 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.Here, the active layer 224 and the etch stopper 245 according to the second embodiment of the present invention are simultaneously formed by a single mask process (second mask process) using a half-tone mask, The second mask process will be described in detail.

도 8a 내지 도 8g는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.8A to 8G are cross-sectional views illustrating a second mask process according to a second embodiment of the present invention shown in FIG. 7B.

도 8a에 도시된 바와 같이, 게이트전극(221)이 형성된 기판(110) 전면에 제 1 절연막(215a)과 비정질 실리콘 박막(220)을 형성한다.The first insulating layer 215a and the amorphous silicon thin film 220 are formed on the entire surface of the substrate 110 on which the gate electrode 221 is formed.

그리고, 도 8b에 도시된 바와 같이, 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막(220')을 형성하는 한편 상기 결정화된 실리콘 박막(220')을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막(220') 위에 소정의 열적 산화막(240)을 형성한다.8B, the amorphous silicon thin film is crystallized to form a crystallized silicon thin film 220 ', and the crystallized silicon thin film 220' is exposed to oxygen gas to form the crystallized silicon thin film 220 ' A predetermined thermal oxide film 240 is formed on the gate insulating film 220 '.

이후, 도 8c에 도시된 바와 같이, 기판(210) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(270)을 형성한 후, 본 발명의 제 2 실시예에 따른 하 프-톤 마스크(280)를 통해 상기 감광막(270)에 선택적으로 광을 조사한다.8C, a photoresist layer 270 made of a photosensitive material such as photoresist is formed on the entire surface of the substrate 210, and then a photoresist layer 270 is formed on the entire surface of the substrate 210, And selectively irradiates the photoresist layer 270 with light.

이때, 상기 하프-톤 마스크(280)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(280)를 투과한 광만이 감광막(270)에 조사되게 된다.At this time, the half-tone mask 280 is provided with a first transmission region I through which all the irradiated light is transmitted, a second transmission region II through which only a part of light is transmitted and a portion is blocked, And only the light transmitted through the half-tone mask 280 is irradiated to the photoresist layer 270.

이어서, 상기 하프-톤 마스크(280)를 통해 노광된 감광막(270)을 현상하고 나면, 도 8d에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 열적 산화막(240) 표면이 노출되게 된다.After developing the exposed photoresist layer 270 through the half-tone mask 280, as shown in FIG. 8D, light is emitted through the blocking region III and the second transmissive region II The first photoresist pattern 270a to the third photoresist pattern 270c having a predetermined thickness are left in the area where the light is blocked or partially blocked and the photoresist layer is completely removed from the first transmissive area I, The surface of the thermal oxide film 240 is exposed.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(270a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(270b)과 제 3 감광막패턴(270c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.At this time, the first photoresist pattern 270a formed in the blocking region III is thicker than the second photoresist pattern 270b and the third photoresist pattern 270c formed through the second transmissive region II. In addition, the photoresist layer is completely removed from the region through which the light is completely transmitted through the first transmissive region I because the positive type photoresist is used. The present invention is not limited to this, May be used.

다음으로, 도 8e에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)을 마스크로 하여, 그 하부에 형성된 결정화된 실리콘 박막과 열적 산화막의 일부 영역을 선택적으로 제거하게 되면, 상기 기 판(210) 위에 상기 결정화된 실리콘 박막으로 이루어진 액티브층(224)이 형성되게 된다.Next, as shown in FIG. 8E, using the first photoresist pattern 270a to the third photoresist pattern 270c formed as described above as a mask, a crystallized silicon thin film and a partial region of the thermal oxide film The active layer 224 made of the crystallized silicon thin film is formed on the substrate 210.

이때, 상기 액티브층(224) 상부에는 상기 열적 산화막으로 이루어지며 상기 액티브층(224)과 동일하게 패터닝된 열적 산화막패턴(240')이 형성되게 된다.At this time, a patterned thermal oxide film pattern 240 'formed of the thermal oxide film and patterned like the active layer 224 is formed on the active layer 224.

이후, 상기 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 8f에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.As shown in FIG. 8F, when the ashing process for removing a portion of the first to third photoresist patterns 270a to 270c is performed, the second photoresist pattern 270a of the second transmissive area II, The pattern and the third photoresist pattern are completely removed.

이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(270a')으로 상기 차단영역(III)에 대응하는 소정 영역에만 남아있게 된다.At this time, the first photoresist pattern 270a ', which is removed by the thickness of the second photoresist pattern and the third photoresist pattern, remains only in a predetermined region corresponding to the blocking region III.

이후, 도 8g에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(270a')을 마스크로 하여 상기 열적 산화막패턴의 일부를 제거함으로써 상기 액티브층(224) 위에 상기 열적 산화막으로 이루어진 에치 스타퍼(245)를 형성하게 된다.8G, a portion of the thermal oxide film pattern is removed using the remaining fourth photoresist pattern 270a 'as a mask to form an etch stopper (not shown) on the active layer 224, 245 are formed.

이와 같이 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 제 1 실시예와 동일하게 하프-톤 마스크를 이용함으로써 액티브층(224)과 에치 스타퍼(245)를 동시에 형성할 수 있게 되며, 이때 상기 에치 스타퍼(245)는 후술할 n+ 비정질 실리콘 박막의 식각시 상기 액티브층(224)의 손상을 방지하는 역할을 하게 된다.As described above, the thin film transistor according to the second embodiment of the present invention can simultaneously form the active layer 224 and the etch stopper 245 by using the half-tone mask as in the first embodiment described above, At this time, the etch stopper 245 serves to prevent the active layer 224 from being damaged when an n + amorphous silicon thin film to be described later is etched.

다음으로, 도 7c에 도시된 바와 같이, 상기 기판(110) 전면에 n+ 비정질 실리콘 박막과 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이 용하여 상기 n+ 비정질 실리콘 박막과 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층(224) 위에 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어진 n+층(225)과 소오스/드레인전극(222, 223)이 형성된다.Next, as shown in FIG. 7C, an n + amorphous silicon thin film and a second conductive film are formed on the entire surface of the substrate 110, and then a photolithography process (third mask process) The n + layer 225 and the source / drain electrodes 222 and 223 are formed on the active layer 224 by selectively patterning the n + amorphous silicon thin film and the second conductive film.

여기서, 상기 n+층(225)과 소오스/드레인전극(222, 223)은 상기 에치 스타퍼(245)의 일부와 중첩되게 형성되며, 상기 액티브층(224) 위에는 에치 스타퍼(245)가 형성됨에 따라 상기 n+ 비정질 실리콘 박막 식각시 하부의 액티브층(224)이 식각 플라즈마로부터 보호받게 된다.The n + layer 225 and the source / drain electrodes 222 and 223 overlap with a portion of the etch stopper 245 and an etch stopper 245 is formed on the active layer 224. Accordingly, the underlying active layer 224 is protected from the etching plasma when the n + amorphous silicon thin film is etched.

이때, 상기 제 2 도전막은 상기 소오스전극(222)과 드레인전극(223)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The second conductive layer may be formed of a material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, molybdenum alloy, titanium, platinum, tantalum or the like to form the source electrode 222 and the drain electrode 223. [ An opaque conductive material may be used, or a multi-layered structure in which two or more of the conductive materials are stacked.

그리고, 도 7d에 도시된 바와 같이, 상기 소오스전극(222)과 드레인전극(223)이 형성된 기판(210) 전면에 제 2 절연막(215b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 절연막(215b)의 일부 영역을 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.7D, a second insulating layer 215b is formed on the entire surface of the substrate 210 on which the source electrode 222 and the drain electrode 223 are formed, and then a photolithography process (a fourth mask process) A portion of the second insulating film 215b is removed to form a contact hole 240 exposing a part of the drain electrode 223. [

그리고, 도 7e에 도시된 바와 같이, 상기 제 2 절연막(215b)이 형성된 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(240)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.7E, a third conductive film is formed on the entire surface of the substrate 210 on which the second insulating film 215b is formed, and then the third conductive film is formed using a photolithography process (fifth mask process) A pixel electrode 218 electrically connected to the drain electrode 223 through the contact hole 240 is formed.

상기 제 3 도전막은 화소전극(218)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.The third conductive layer may be a transparent conductive material having a high transmittance such as indium-tin-oxide or indium-zinc-oxide for forming the pixel electrode 218.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

도 1은 일반적인 유기전계발광소자의 기본 구조를 나타내는 회로도.1 is a circuit diagram showing a basic structure of a general organic electroluminescent device.

도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.2 is a cross-sectional view schematically showing a structure of a thin film transistor according to a first embodiment of the present invention.

도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.FIGS. 3A to 3E are cross-sectional views sequentially illustrating a manufacturing process of the thin film transistor according to the first embodiment of the present invention shown in FIG. 2; FIG.

도 4a 내지 도 4g는 상기 도 3a에 도시된 본 발명의 제 1 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도.4A to 4G are cross-sectional views illustrating a first mask process according to a first embodiment of the present invention shown in FIG. 3A;

도 5는 반도체층의 결정화에 사용되는 교번자기장결정화 방법을 개략적으로 나타내는 예시도.5 is an exemplary view schematically showing an alternate magnetic field crystallization method used for crystallization of a semiconductor layer.

도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.6 is a cross-sectional view schematically showing a structure of a thin film transistor according to a second embodiment of the present invention.

도 7a 내지 도 7e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.FIGS. 7A to 7E are cross-sectional views sequentially illustrating a manufacturing process of a thin film transistor according to a second embodiment of the present invention shown in FIG. 6; FIG.

도 8a 내지 도 8g는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.8A to 8G are cross-sectional views illustrating a second mask process according to a second embodiment of the present invention shown in FIG. 7B.

** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS

110,210 : 기판 111,211 : 버퍼층110, 210: substrate 111, 211:

121,221 : 게이트전극 122,222 : 소오스전극121, 221: gate electrodes 122, 222: source electrode

123,223 : 드레인전극 124,224 : 액티브층123, 223: drain electrode 124, 224: active layer

125,225 : n+층 145,245 : 에치 스타퍼125,225: n + layer 145, 245: etch stopper

Claims (10)

기판 위에 비정질 실리콘 박막을 형성하는 단계;Forming an amorphous silicon thin film on a substrate; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편, 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계;Crystallizing the amorphous silicon thin film to form a crystallized silicon thin film, and exposing the crystallized silicon thin film to oxygen gas to form a thermal oxide film on the crystallized silicon thin film; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 기판 위에 액티브층과 에치 스타퍼를 형성하는 단계;Selectively patterning the crystallized silicon thin film and the thermal oxide film to form an active layer and an etch stopper on the substrate; 상기 액티브층과 에치 스타퍼가 형성된 기판 위에 n+ 비정질 실리콘 박막과 도전막을 형성하는 단계;Forming an n + amorphous silicon thin film and a conductive film on the substrate on which the active layer and the etch stopper are formed; 상기 n+ 비정질 실리콘 박막과 도전막을 선택적으로 패터닝하여 상기 액티브층 위에 상기 n+ 비정질 실리콘 박막으로 이루어진 n+층을 형성하는 한편, 상기 도전막으로 이루어지며 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;The n + amorphous silicon thin film and the conductive film are selectively patterned to form an n + layer made of the n + amorphous silicon thin film on the active layer, and a source region electrically connected to the source / / Drain electrode; 상기 소오스/드레인전극이 형성된 기판 전면에 제 1 절연막을 형성하는 단계;Forming a first insulating layer on the entire surface of the substrate on which the source / drain electrodes are formed; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계;Forming a gate electrode on the first insulating film; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;Forming a second insulating layer on the entire surface of the substrate on which the gate electrode is formed; 상기 제 1 절연막과 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및Removing a portion of the first insulating film and the second insulating film to form a contact hole exposing a part of the drain electrode; And 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.And forming a pixel electrode electrically connected to the drain electrode through the contact hole. 제 1 항에 있어서, 상기 에치 스타퍼는 상기 액티브층의 채널영역 위에만 형 성되어 상기 액티브층의 소오스영역과 드레인영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the etch stopper is formed only over a channel region of the active layer to expose a source region and a drain region of the active layer. 제 1 항에 있어서, 상기 비정질 실리콘 박막은 교번자기장 결정화를 통해 결정화되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the amorphous silicon thin film is crystallized through alternating magnetic field crystallization. 제 3 항에 있어서, 상기 교번자기장 결정화는 대기 중에서 진행하여 상기 결정화된 실리콘 박막을 산소 가스에 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.4. The method of claim 3, wherein the alternating magnetic field crystallization is performed in the atmosphere to expose the crystallized silicon thin film to oxygen gas. 제 1 항에 있어서, 상기 n+층과 소오스/드레인전극은 상기 에치 스타퍼의 일부와 중첩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the n + layer and the source / drain electrode are formed to overlap with a part of the etch stopper. 기판 위에 게이트전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 게이트전극이 형성된 기판 위에 제 1 절연막을 형성하는 단계;Forming a first insulating layer on the substrate on which the gate electrode is formed; 상기 제 1 절연막 위에 비정질 실리콘 박막을 형성하는 단계;Forming an amorphous silicon thin film on the first insulating film; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편, 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계;Crystallizing the amorphous silicon thin film to form a crystallized silicon thin film, and exposing the crystallized silicon thin film to oxygen gas to form a thermal oxide film on the crystallized silicon thin film; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 제 1 절연막 위에 액티브층과 에치 스타퍼를 형성하는 단계;Selectively patterning the crystallized silicon thin film and the thermal oxide film to form an active layer and an etch stopper on the first insulating film; 상기 액티브층과 에치 스타퍼가 형성된 기판 위에 n+ 비정질 실리콘 박막과 도전막을 형성하는 단계;Forming an n + amorphous silicon thin film and a conductive film on the substrate on which the active layer and the etch stopper are formed; 상기 n+ 비정질 실리콘 박막과 도전막을 선택적으로 패터닝하여 상기 액티브층 위에 상기 n+ 비정질 실리콘 박막으로 이루어진 n+층을 형성하는 한편, 상기 도전막으로 이루어지며 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;The n + amorphous silicon thin film and the conductive film are selectively patterned to form an n + layer made of the n + amorphous silicon thin film on the active layer, and a source region electrically connected to the source / / Drain electrode; 상기 소오스/드레인전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;Forming a second insulating layer on the entire surface of the substrate on which the source / drain electrodes are formed; 상기 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및Forming a contact hole exposing a part of the drain electrode by removing a part of the second insulating film; And 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.And forming a pixel electrode electrically connected to the drain electrode through the contact hole. 제 6 항에 있어서, 상기 에치 스타퍼는 상기 액티브층의 채널영역 위에만 형성되어 상기 액티브층의 소오스영역과 드레인영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.7. The method of claim 6, wherein the etch stopper is formed only on a channel region of the active layer to expose a source region and a drain region of the active layer. 제 6 항에 있어서, 상기 비정질 실리콘 박막은 교번자기장 결정화를 통해 결정화되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.7. The method of claim 6, wherein the amorphous silicon thin film is crystallized through alternating magnetic field crystallization. 제 8 항에 있어서, 상기 교번자기장 결정화는 대기 중에서 진행하여 상기 결정화된 실리콘 박막을 산소 가스에 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 8, wherein the alternating magnetic field crystallization is performed in the atmosphere to expose the crystallized silicon thin film to oxygen gas. 제 6 항에 있어서, 상기 n+층과 소오스/드레인전극은 상기 에치 스타퍼의 일부와 중첩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.7. The method of claim 6, wherein the n + layer and the source / drain electrode overlap with a portion of the etch stopper.
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