KR101500696B1 - Flash memory device reducing program noise - Google Patents

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KR101500696B1 KR20130119164A KR20130119164A KR101500696B1 KR 101500696 B1 KR101500696 B1 KR 101500696B1 KR 20130119164 A KR20130119164 A KR 20130119164A KR 20130119164 A KR20130119164 A KR 20130119164A KR 101500696 B1 KR101500696 B1 KR 101500696B1
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memory device
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정종배
이승근
이승훈
한희현
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(주)피델릭스
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Abstract

Disclosed is a NOR flash memory device reducing a program noise. The NOR flash memory device of the present invention includes: a memory array including multiple flash memory cells placed on a matrix structure formed of multiple word lines and cell bit lines sequentially arranged; a column selection circuit operated to select a word line according to a column address; a row selection circuit operated to select a cell bit line according to a row address; a program driving circuit operated to provide a program operation voltage to the selected cell bit line in a program section to activate a program operation signal; and a program verification circuit verifying whether the flash memory cells, to which the program operation signal is applied in the program section, succeeds in programming, in a verification section to activate a verification operation signal. At this point, the program operation voltage increases step by step. According to the NOR flash memory device of the present invention, a coupling noise with program prohibition bit lines, adjacent to a program bit line, is reduced and as a result, the whole program noise is reduced so that the malfunction of the program is significantly reduced.

Description

프로그램 노이즈를 완화하는 노어형 플래시 메모리 장치{FLASH MEMORY DEVICE REDUCING PROGRAM NOISE} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a flash memory device,

본 발명은 노어형 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 동작시에 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 커플링 노이즈를 완화하는 노어형 플래시 메모리 장치에 관한 것이다.
The present invention relates to a NOR type flash memory device, and more particularly to a NOR type flash memory device that mitigates coupling noise of cell bit lines adjacent to a cell bit line programmed during a program operation.

일괄 소거 기능을 갖는 플래시 메모리 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형(stack type) 게이트 구조를 갖는다. 이러한 플래시 메모리 셀들을 가지는 플래시 메모리 장치는 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다. A flash memory cell having a batch erase function has a stack type gate structure in which a floating gate and a control gate are stacked. Flash memory devices having such flash memory cells are widely used in portable electronics such as notebook computers, PDAs, cellular phones, and computer BIOS and printers.

플래시 메모리 장치를 회로적 관점에서 살펴보면, 낸드형(NAND type) 플래시 메모리 장치와 노어형(NOR type) 플래시 메모리 장치로 구분된다. 이때, 노어형(NOR type) 플래시 메모리 장치는 워드라인들과 셀 비트라인들로 구성되는 매트릭스 사에 배열되는 복수개의 플래시 메모리 셀들 각각이 셀 비트라인과 접지접압 사이에 병렬로 연결되어 고속 동작에 유리하다.From a circuit point of view, a flash memory device is classified into a NAND type flash memory device and a NOR type flash memory device. At this time, the NOR type flash memory device has a structure in which each of a plurality of flash memory cells arranged in a matrix of word lines and cell bit lines is connected in parallel between a cell bit line and a ground contact, Do.

노어형 플래시 메모리 장치의 프로그램 동작에서, 프로그램되는 셀 비트라인(이하, '프로그램 비트라인'이라 함)에 인접한 셀 비트라인들은 프로그램 금지 상태로 제어되는데, 프로그램 금지 상태로 제어되는 셀 비트라인(이하, '프로그램 금지 비트라인'이라 함)들은 플로팅 상태로 된다.In the program operation of the NOR flash memory device, the cell bit lines adjacent to the programmed cell bit line (hereinafter, referred to as a 'program bit line') are controlled to be in a program inhibited state. Quot; program inhibit bit line ") are put into a floating state.

그런데, 프로그램 동작시에, 프로그램 비트라인에 높은 전압으로 인가될 때, 인접한 프로그램 금지 비트라인들은 상기 프로그램 비트라인과의 커플링 노이즈 즉, 프로그램 노이즈에 의하여 프로그램 상태의 전압으로 제어되는 경우가 종종 발생된다.When a program voltage is applied to a program bit line at a time of program operation, adjacent program inhibit bit lines are sometimes controlled by the program voltage due to coupling noise with the program bit line, that is, program noise. do.

이에 따라, 기존의 노어형 플래시 메모리 장치에서는, 프로그램 노이즈에 의한 프로그램 오동작이 발생되는 경우가 종종 발생된다.
Accordingly, in the conventional NOR flash memory device, a program malfunction due to program noise sometimes occurs.

본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 프로그램 동작시에 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 커플링 노이즈즉, 프로그램 노이즈를 완화하는 노어형 플래시 메모리 장치를 제공하는 데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a NOR type flash memory device which alleviates coupling noises, that is, program noise, of cell bit lines adjacent to a cell bit line programmed during a program operation .

상기의 목적을 달성하기 위한 본 발명의 일면은 노어형 플래시 메모리 장치에 관한 것이다. 본 발명의 노어형 플래시 메모리 장치는 순서적으로 배열되는 복수개의 셀 비트라인들과 복수개의 워드라인들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀들을 포함하는 메모리 어레이; 행 어드레스에 대응하여 워드라인을 선택하도록 구동되는 행 선택 회로; 열 어드레스에 대응하여 셀 비트라인을 선택하도록 구동되는 열 선택회로; 프로그램 구동 신호가 활성화되는 프로그램 구간에서, 선택되는 상기 셀 비트라인에 프로그램 구동 전압을 제공하도록 구동되는 프로그램 드라이빙 회로; 및 검증 구동 신호가 활성화되는 검증 구간에서, 상기 프로그램 구간에서 프로그램 구동 전압이 인가되는 상기 복수개의 플래시 메모리 셀들의 프로그램 성공 여부를 검증하도록 구동되는 프로그램 검증 회로를 구비한다. 이때, 상기 프로그램 구동 전압은 상기 프로그램 구간에서 계단형으로 증가한다.
In order to accomplish the above object, one aspect of the present invention relates to a NOR flash memory device. The NOR type flash memory device of the present invention includes a memory array including a plurality of flash memory cells arranged on a matrix structure of a plurality of cell bit lines and a plurality of word lines arranged in order; A row selection circuit driven to select a word line corresponding to a row address; A column selection circuit driven to select a cell bit line corresponding to a column address; A program driving circuit that is driven to provide a program driving voltage to the selected cell bit line in a program period in which a program driving signal is activated; And a program verify circuit which is driven to verify whether a program has successfully been programmed in the plurality of flash memory cells to which the program drive voltage is applied in the program period in the verify period in which the verify drive signal is activated. At this time, the program driving voltage increases stepwise in the program period.

상기와 같은 구성의 노어형 플래시 메모리 장치에서는, 프로그램 구간에서 프로그램되는 비트라인에 인가되는 프로그램 구동 전압이 계단형으로 증가된다. 이에 따라, 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램 비트라인과 인접한 프로그램 금지 비트라인들과의 커플링 노이즈가 완화되며, 그 결과, 전체적인 프로그램 노이즈가 완화되어 프로그램 오동작이 현저히 저감된다.
In the NOR type flash memory device having the above structure, the program driving voltage applied to the bit line programmed in the program period is increased stepwise. Thus, according to the NOR flash memory device of the present invention, the coupling noise between the program bit line and the adjacent program inhibit bit lines is relaxed, and as a result, the overall program noise is alleviated, and the program malfunction is remarkably reduced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 메모리 어레이의 일부와 이와 관련되는 구성요소들을 나타내는 도면이다.
도 3은 도 1의 노어형 플래시 메모리 장치에서, 프로그램 구간에서 계단형으로 증가하는 프로그램 구동 전압을 설명하기 위한 도면이다.
도 4는 도 1의 프로그램 드라이빙 회로를 자세히 나타내는 도면이다. A brief description of each drawing used in the present invention is provided.
1 is a block diagram illustrating a NOR flash memory device according to an embodiment of the present invention.
Figure 2 is a diagram of a portion of the memory array of Figure 1 and the associated components.
3 is a diagram for explaining a program driving voltage which increases stepwise in a program period in the NOR flash memory device of FIG.
FIG. 4 is a view showing the program driving circuit of FIG. 1 in detail.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.In the present specification, the same reference numerals are used to denote elements that perform the same configurations and functions, and reference numerals are added to <&gt;. At this time, these components are collectively referred to as reference numerals. If they need to be distinguished from each other, '<>' is added after the reference character.

또한, 본 명세서에서는 '비트라인'으로 통칭되는 데이터선이 그 위치에 따라 '셀 비트라인', '섹터 비트라인' 및 '글로벌 비트라인'과 같이 다양한 형태로 불림에 유의한다.Note that, in this specification, a data line commonly referred to as a 'bit line' is referred to as various types such as a 'cell bit line', a 'sector bit line' and a 'global bit line' depending on its position.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치를 나타내는 도면이며, 도 2는 도 1의 메모리 어레이(100)의 일부와 이와 관련되는 구성요소들을 나타내는 도면이다.1 is a diagram illustrating a NOR flash memory device according to an embodiment of the present invention. FIG. 2 is a diagram illustrating a portion of the memory array 100 of FIG. 1 and the associated components.

바람직하기로는, 본 발명의 노어형 플래시 메모리 장치는 한 프레임의 프로그램 동작 중에 프로그램 구동 전압이 프로그램 루프의 진행에 따라 순차적으로 증가하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식으로 프로그램된다. Preferably, the NOR flash memory device of the present invention is programmed in an incremental step pulse program (ISPP) method in which a program driving voltage is sequentially increased in accordance with the progress of a program loop during a program operation of one frame.

구체적으로, 상기 증가형 스텝 펄스 프로그램 방식은 각각이 프로그램 구간(도 3의 TP1, TP2, TP3 참조)과 검증 구간(도 3의 TV1, TV2, TV3 참조)으로 이루어지는 복수개의 프로그램 루프들을 수행된다. 이때, 복수개의 프로그램 루프들마다 프로그램 구간(도 3의 TP1, TP2, TP3)에서 프로그램 구동 전압(VPR)이 인가되여 플래시 메모리 셀들이 프로그램되고, 검증 구간(도 3의 TV1, TV2, TV3 참조)에서 플래시 메모리 셀들의 문턱 전압이 검증 전압과 비교됨으로써 프로그램 성공 여부가 검증된다. 그리고, 문턱 전압이 검증 전압까지 상승되지 않은 플래시 메모리 셀들에는 일정한 스텝(step)만큼 증가된 프로그램 구동 전압(VPR)이 인가됨으로써 프로그램 루프가 반복된다.Specifically, the incremental step-pulse programming scheme is implemented by a plurality of program loops each consisting of a program period (see TP1, TP2, and TP3 in FIG. 3) and a verification period (see TV1, TV2, and TV3 in FIG. 3). At this time, the flash memory cells are programmed by applying the program driving voltage VPR in the program period (TP1, TP2, and TP3 of FIG. 3) for each of the plurality of program loops, and the verification period (see TV1, TV2, The threshold voltage of the flash memory cells is compared with the verify voltage to verify the success of the program. Then, the program loop is repeated by applying the program drive voltage VPR increased by a predetermined step to the flash memory cells whose threshold voltage is not raised to the verify voltage.

도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치는 메모리 어레이(100), 행 선택회로(200), 열 선택회로(300), 프로그램 드라이빙 회로(400) 및 프로그램 검증 회로(500)를 포함한다. 1 and 2, a NOR flash memory device according to an embodiment of the present invention includes a memory array 100, a row selection circuit 200, a column selection circuit 300, a program driving circuit 400, And a verification circuit 500.

상기 메모리 어레이(100)는 적어도 하나의 메모리 섹터(GMA)를 포함한다. 본 명세서에서는, 하나의 메모리 섹터(GMA<1,1>)를 중심으로 기술되며, 나머지 메모리 섹터들도 상기 메모리 섹터(GMA<1,1>)와 동일하게 구성될 수 있으므로, 본 명세서에서는, 그에 대한 기술은 생략된다.The memory array 100 includes at least one memory sector (GMA). In this specification, one memory sector (GMA <1,1>) is mainly described, and the remaining memory sectors may be configured similarly to the memory sector (GMA <1,1>). Therefore, The description thereof is omitted.

상기 메모리 섹터(GMA<1,1>)는 순서적으로 배열되는 복수개의 셀 비트라인(CBL)들과 복수개의 워드라인(WL)들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀(MC)들을 포함한다.The memory sector GMA < 1 > includes a plurality of flash memory cells MC arranged in a matrix structure including a plurality of cell bit lines CBL arranged in order and a plurality of word lines WL, .

상기 행 선택회로(200)는 행 어드레스(RADD)에 대응하여 워드라인(WL)을 선택하도록 구동된다. 바람직하기로는, 상기 행 선택회로(200)는 행으로 나란히 배열되는 메모리 섹터(GMA)들 마다에 대응하여 배치되는 로우 디코더(210)를 포함하고, 상기 로우 디코더(210)는 대응되는 메모리 섹터(GMA)들의 워드라인(WL)들 중의 하나를 선택하여 활성화한다.The row selection circuit 200 is driven to select the word line WL corresponding to the row address RADD. Preferably, the row selection circuit 200 includes a row decoder 210 arranged corresponding to each memory sector (GMA) arranged in a row, and the row decoder 210 is connected to a corresponding memory sector GMA) of the word lines (WL).

상기 열 선택회로(300)는 열 어드레스(CADD)에 대응하여 셀 비트라인(CBL)을 선택하도록 구동된다. 바람직하기로는, 상기 열 선택회로(300)는 행으로 나란히 배열되는 메모리 섹터(GMA)들 마다에 대응하여 배치되는 칼럼 디코더(310)와, 글로발 디코더(320)를 포함한다. The column selection circuit 300 is driven to select the cell bit line CBL corresponding to the column address CADD. Preferably, the column selection circuit 300 includes a column decoder 310 and a global decoder 320 arranged corresponding to each memory sector (GMA) arranged in rows.

상기 칼럼 디코더(310)와 및 글로발 디코더(320)는 대응하는 메모리 섹터(GMA)의 셀 비트라인(CBL)들 중의 하나를 선택하도록 구동된다. 본 실시예에서, 선택되는 상기 셀 비트라인(CBL)은 섹터 비트라인(TBL)을 거쳐 글로발 비트라인(GBL)에 전기적으로 연결된다.The column decoder 310 and the global decoder 320 are driven to select one of the cell bit lines (CBL) of the corresponding memory sector (GMA). In this embodiment, the selected cell bit line CBL is electrically connected to the global bit line GBL via the sector bit line TBL.

계속 도 1을 참조하면, 상기 프로그램 드라이빙 회로(400)는 상기 프로그램 구간(TP1, TP2, TP3)에서, 상기 글로발 비트라인(GBL) 및 상기 섹터 비트라인 (TBL)을 거쳐, 선택되는 상기 셀 비트라인(CBL)에 프로그램 구동 전압(VPR, 도 3 참조)을 제공하도록 구동된다. 그리고, 상기 프로그램 검증 회로(500)는 상기 검증 구간(TV1, TV2, TV3)에서, 상기 프로그램 구간(TP1, TP2, TP3)에서 상기 프로그램 구동 전압(VPR)이 인가되는 상기 복수개의 플래시 메모리 셀들(MC)의 프로그램 성공 여부를 검증하도록 구동된다.1, the program driving circuit 400 receives the cell bit (s) selected via the global bit line GBL and the sector bit line TBL in the program period TP1, TP2, And to supply the program drive voltage VPR (see FIG. 3) to the line CBL. The program verify circuit 500 may be configured to verify that the plurality of flash memory cells to which the program drive voltage VPR is applied in the program periods TP1, TP2, and TP3 in the verify periods TV1, TV2, MC) is successfully verified.

여기서, 상기 프로그램 구간(TP1, TP2, TP3)에서는 프로그램 구동 신호(XPR)가 활성화되며, 상기 검증 구간(TV1, TV2, TV3)에서 검증 구동 신호(XVF)가 활성화된다.Here, the program driving signal XPR is activated in the program periods TP1, TP2, and TP3, and the verify driving signal XVF is activated in the verification periods TV1, TV2, and TV3.

이때, 상기 프로그램 구동 전압(VPR)은, 도 3에 도시되는 바와 같이, 상기 프로그램 구간(TP1, TP2, TP3)에서 계단형으로 증가한다.At this time, the program driving voltage VPR increases stepwise in the program periods TP1, TP2, and TP3 as shown in FIG.

도 4는 도 1의 프로그램 드라이빙 회로(400)를 자세히 나타내는 도면이다. 도 4를 참조하면, 상기 프로그램 드라이빙 회로(400)는 프로그램 최대 전압 발생블락(410), 프로그램 구간 전압 발생블락(420) 및 프로그램 구동 전압 발생블락(430)을 구비한다.4 is a view showing the program driving circuit 400 of FIG. 1 in detail. Referring to FIG. 4, the program driving circuit 400 includes a program maximum voltage generating block 410, a program section voltage generating block 420, and a program driving voltage generating block 430.

상기 프로그램 최대 전압 발생블락(410)은 프로그램 최대 전압(VPMAX)을 발생한다. 바람직하기로는, 상기 프로그램 최대 전압 발생블락(410)은 외부에서 제공되는 전압을 펌핑하여 상기 프로그램 최대 전압(VPMAX)을 생성하도록 구현된다.The program maximum voltage generation block 410 generates a program maximum voltage VPMAX. Preferably, the program maximum voltage generation block 410 is implemented to pump the externally provided voltage to generate the program maximum voltage VPMAX.

상기 프로그램 구간 전압 발생블락(420)은 상기 프로그램 최대 전압(VPMAX)을 이용하여, 프로그램 구간 전압(VTM)을 발생한다. 이때, 상기 프로그램 구간 전압(VTM)은 대응하는 상기 프로그램 구간(TP1, TP2, TP3)에서의 상기 프로그램 구동 전압(VPR)이 상승할 수 있는 한계 전압으로 작용한다.The program interval voltage generation block 420 generates the program interval voltage VTM using the program maximum voltage VPMAX. At this time, the program interval voltage VTM acts as a threshold voltage at which the program drive voltage VPR in the corresponding program period TP1, TP2, and TP3 can rise.

상기 프로그램 구간 전압 발생블락(420)은 구체적으로 상위 디바이더(421), 상위 먹서(423) 및 상위 카운터(425)를 구비한다.The program section voltage generating block 420 specifically includes an upper divider 421, a higher-order mixer 423, and an upper counter 425.

상기 상위 디바이더(421)는 상기 프로그램 최대 전압(VPMAX)을 분압하여 서로 상이한 레벨의 복수개의 상위 분압 전압들(VPD<1>~VPD<m>)을 발생한다. The upper divider 421 divides the program maximum voltage VPMAX to generate a plurality of upper divided voltages VPD <1> to VPD <m> at mutually different levels.

상기 상위 먹서(423)는 상기 상위 분압 전압들(VPD<1>~VPD<m>)을 먹싱하여 상기 프로그램 구간 전압(VTM)을 발생한다. 이때, 상기 상위 분압 전압들(VPD<1>~VPD<m>) 각각은 대응하는 상위 카운팅 신호(XPCNT<1>~XPCNT<m>)에 응답하여, 상기 프로그램 구간 전압(VTM)으로 먹싱된다.The upper juxtaposition 423 muxes the upper divided voltages VPD <1> to VPD <m> to generate the programmed interval voltage VTM. At this time, each of the upper divided voltages VPD <1> to VPD <m> is muted with the program interval voltage VTM in response to the corresponding upper counting signals XPCNT <1> to XPCNT <m> .

상기 상위 카운터(425)는 상기 상위 카운팅 신호들(XPCNT<1>~XPCNT<m>)을 발생한다. The upper counter 425 generates the upper counting signals XPCNT <1> to XPCNT <m>.

바람직하기로는, 상기 상위 카운터(425)는 클락단자(CK)로 상기 프로그램 구동 신호(XPR)를 인가한다. 이 경우, 상기 상위 카운팅 신호들(XPCNT<1>~XPCNT<m>)은 상기 프로그램 구동 신호(XPR)의 활성화에 응답하여 순차적으로 활성화된다. 이에 따라, 상기 프로그램 구간 전압(VTM)은 한 프레임의 프로그램 동작에서 상기 프로그램 구동 신호(XPR)의 활성화에 응답하여 순차적으로 증가한다.Preferably, the upper counter 425 applies the program driving signal XPR to the clock terminal CK. In this case, the upper counting signals XPCNT <1> to XPCNT <m> are sequentially activated in response to activation of the program driving signal XPR. Accordingly, the program section voltage VTM sequentially increases in response to activation of the program drive signal XPR in one frame of the program operation.

그리고, 상기 상위 카운터(425)는 리셋 단자(RS)로 한 프레임의 프로그램 동작의 수행이 종료됨을 나타내는 프로그램 종료 신호(XTR)를 인가한다. 이에 따라, 상기 상위 카운팅 신호들(XPCNT<1>~XPCNT<m>)은, 한 프레임의 프로그램 동작의 수행이 종료되면, 모두 비활성화 상태로 리셋된다.The upper counter 425 applies a program end signal XTR indicating that the execution of one frame of the program operation is terminated at the reset terminal RS. Accordingly, the upper counting signals XPCNT < 1 > to XPCNT < m > are reset to the inactive state when the execution of the program operation of one frame is terminated.

계속 도 4를 참조하면, 상기 프로그램 구동 전압 발생블락(430)은 상기 프로그램 구간 전압(VTM)을 이용하여, 상기 프로그램 구동 전압(VPR)을 발생한다. 이때, 상기 프로그램 구동 전압(VPR)은 하나의 상기 프로그램 구간(TP1, TP2, TP3)에서 계단형으로 증가함은 전술한 바와 같다.Continuing with FIG. 4, the program driving voltage generating block 430 generates the program driving voltage VPR using the program interval voltage VTM. At this time, the program driving voltage VPR increases stepwise in one program period TP1, TP2, and TP3 as described above.

상기 프로그램 구동 전압 발생블락(430)은 구체적으로 하위 디바이더(431), 하위 먹서(433), 하위 카운터(435)를 구비하며, 바람직하기로는, 전송 스위치(437)를 더 구비한다.The program driving voltage generating block 430 specifically includes a lower divider 431, a lower squirrel 433, and a lower counter 435, and preferably further includes a transfer switch 437. [

상기 하위 디바이더(431)는 상기 프로그램 구간 전압(VTM)을 분압하여 서로 상이한 레벨의 복수개의 하위 분압 전압들(VDN<1>~VDN<n>)을 발생한다.The lower divider 431 divides the program interval voltage VTM to generate a plurality of lower divided voltages VDN <1> to VDN <n> at different levels.

상기 하위 먹서(433)는 상기 하위 분압 전압들(VDN<1>~VDN<n>)을 먹싱하여 상기 프로그램 구동 전압(VPR)을 발생한다. 이때, 상기 하위 분압 전압들(VDN<1>~VDN<n>) 각각은 대응하는 하위 카운팅 신호(XDCNT<1>~XDCNT<n>)에 응답하여, 상기 프로그램 구동 전압(VPR)으로 먹싱된다.The sub-ECU 433 feeds the lower divided voltages VDN <1> to VDN <n> to generate the program driving voltage VPR. At this time, each of the lower divided voltages VDN <1> to VDN <n> is muted with the program driving voltage VPR in response to corresponding lower counting signals XDCNT <1> to XDCNT <n> .

상기 하위 카운터(435)는 상기 하위 카운팅 신호(XDCNT<1>~XDCNT<n>)을 발생한다. 바람직하기로는, 상기 하위 카운터(435)는 상기 프로그램 구동 신호(XPR)의 활성화에 응답하여 인에이블된다. 이때, 상기 하위 카운팅 신호들(XDCNT<1>~XDCNT<n>)은 소정의 간격을 가지고, 순차적으로 활성화된다. 이에 따라, 상기 프로그램 구동 전압(VPR)은 하나의 상기 프로그램 구간(TP1, TP2, TP3)에서 계단형으로 증가한다.The lower counter 435 generates the lower counting signals XDCNT <1> to XDCNT <n>. Preferably, the lower counter 435 is enabled in response to activation of the program drive signal XPR. At this time, the lower counting signals XDCNT <1> to XDCNT <n> have a predetermined interval and are sequentially activated. Accordingly, the program driving voltage VPR increases stepwise in one program period TP1, TP2, and TP3.

그리고, 하위 카운터(435)는 상기 프로그램 구동 신호(XPR)의 비활성화에 응답하여 리셋된다. 이때, 상기 하위 카운팅 신호들(XDCNT<1>~XDCNT<n>) 모두는 비활성화 상태로 제어된다.Then, the lower counter 435 is reset in response to deactivation of the program driving signal XPR. At this time, all of the lower counting signals XDCNT <1> to XDCNT <n> are controlled to be in an inactive state.

상기 전송 스위치(437)는 상기 프로그램 구동 신호(XPR)의 활성화에 응답하여, 상기 프로그램 구동 전압(VPR)을 상기 글로발 비트라인(GBL)에 전송한다.The transfer switch 437 transmits the program driving voltage VPR to the global bit line GBL in response to activation of the program driving signal XPR.

상기와 같은 구성의 노어형 플래시 메모리 장치에서는, 프로그램 구간에서 프로그램되는 비트라인에 인가되는 프로그램 구동 전압이 계단형으로 증가된다. 이에 따라, 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램 비트라인과 인접한 프로그램 금지 비트라인들과의 커플링 노이즈가 완화되며, 그 결과, 전체적인 프로그램 노이즈가 완화되어 프로그램 오동작이 현저히 저감된다.
In the NOR type flash memory device having the above structure, the program driving voltage applied to the bit line programmed in the program period is increased stepwise. Thus, according to the NOR flash memory device of the present invention, the coupling noise between the program bit line and the adjacent program inhibit bit lines is relaxed, and as a result, the overall program noise is alleviated, and the program malfunction is remarkably reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (7)

노어형 플래시 메모리 장치에 있어서,
순서적으로 배열되는 복수개의 셀 비트라인들과 복수개의 워드라인들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀들을 포함하는 메모리 어레이;
행 어드레스에 대응하여 워드라인을 선택하도록 구동되는 행 선택 회로;
열 어드레스에 대응하여 셀 비트라인을 선택하도록 구동되는 열 선택회로;
프로그램 구동 신호가 활성화되는 프로그램 구간에서, 선택되는 상기 셀 비트라인에 프로그램 구동 전압을 제공하도록 구동되는 프로그램 드라이빙 회로; 및
검증 구동 신호가 활성화되는 검증 구간에서, 상기 프로그램 구간에서 프로그램 구동 전압이 인가되는 상기 복수개의 플래시 메모리 셀들의 프로그램 성공 여부를 검증하도록 구동되는 프로그램 검증 회로를 구비하며,
상기 프로그램 구동 전압은
상기 프로그램 구간에서 계단형으로 증가하며,
상기 프로그램 드라이빙 회로는
프로그램 최대 전압을 발생하는 프로그램 최대 전압 발생블락;
상기 프로그램 최대 전압을 이용하여, 프로그램 구간 전압을 발생하는 프로그램 구간 전압 발생블락; 및
상기 프로그램 구간 전압을 이용하여, 상기 프로그램 구동 전압을 발생하는 프로그램 구동 전압 발생블락을 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
In the NOR flash memory device,
A memory array including a plurality of flash memory cells disposed on a matrix structure of a plurality of cell bit lines and a plurality of word lines arranged in order;
A row selection circuit driven to select a word line corresponding to a row address;
A column selection circuit driven to select a cell bit line corresponding to a column address;
A program driving circuit that is driven to provide a program driving voltage to the selected cell bit line in a program period in which a program driving signal is activated; And
And a program verify circuit which is driven to verify whether a program success of the plurality of flash memory cells to which a program drive voltage is applied in the program period in a verify period in which a verify drive signal is activated,
The program drive voltage
Wherein the program is incremented stepwise in the program period,
The program driving circuit
Program to generate maximum voltage Program maximum voltage generation block;
A program interval voltage generation block for generating a program interval voltage using the program maximum voltage; And
And a program driving voltage generating block for generating the program driving voltage by using the program interval voltage.
삭제delete 제1항에 있어서, 상기 프로그램 구간 전압 발생블락은
상기 프로그램 최대 전압을 분압하여 복수개의 상위 분압 전압들을 발생하는 상위 디바이더;
상기 상위 분압 전압들을 먹싱하여 상기 프로그램 구간 전압을 발생하는 상위 먹서로서, 상기 상위 분압 전압들 각각은 대응하는 상위 카운팅 신호에 응답하여, 상기 프로그램 구간 전압으로 먹싱되는 상기 상위 먹서; 및
상기 상위 카운팅 신호들을 발생하는 상위 카운터로서, 상기 상위 카운팅 신호들은 상기 프로그램 구동 신호의 활성화에 응답하여 순차적으로 활성화되는 상기 상위 카운터를 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
The method of claim 1, wherein the program section voltage generating block
An upper divider dividing the program maximum voltage to generate a plurality of upper divided voltages;
Wherein each of the upper divided voltages is muxed with the programmed interval voltage in response to a corresponding upper counting signal, the upper divided voltages being muxed to generate the programmed interval voltage by muxing the upper divided voltages. And
And an upper counter for generating the upper counting signals, wherein the upper counting signals are sequentially activated in response to activation of the program driving signal.
제1항에 있어서, 상기 프로그램 구동 전압 발생블락은
상기 프로그램 구간 전압을 분압하여 복수개의 하위 분압 전압들을 발생하는 하위 디바이더;
상기 하위 분압 전압들을 먹싱하여 상기 프로그램 구동 전압을 출력하는 하위 먹서로서, 상기 하위 분압 전압들은 각자에 대응하는 하위 카운팅 신호들에 응답하여, 상기 프로그램 구동 전압으로 먹싱되는 상기 하위 먹서; 및
상기 프로그램 구동 신호의 활성화에 응답하여 인에이블되어, 상기 하위 카운팅 신호들을 발생하는 하위 카운터로서, 상기 하위 카운팅 신호들은 상기 프로그램 구동 신호의 활성화 동안에 순차적으로 활성화되는 상기 하위 카운터를 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
The plasma display apparatus of claim 1, wherein the program driving voltage generating block
A sub divider dividing the program section voltage to generate a plurality of sub divided voltages;
Wherein the subdivided voltages are muxed to the program driving voltage in response to lower counting signals corresponding to the lower divided voltages, the lower divided voltages being muxed to output the program driving voltage by muxing the lower divided voltages; And
And a lower counter enabled in response to activation of the program driving signal to generate the lower counting signals, wherein the lower counting signals are sequentially activated during activation of the program driving signal NOR type flash memory device.
제4항에 있어서, 상기 하위 카운터는
상기 프로그램 구동 신호의 비활성화에 응답하여 리셋되어, 상기 하위 카운팅 신호들 모두를 비활성화 상태로 제어하는 하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
5. The apparatus of claim 4, wherein the sub-
And resetting in response to deactivation of the program drive signal to control all of the lower counting signals to an inactive state.
제5항에 있어서, 상기 노어형 플래시 메모리 장치는
선택되는 상기 셀 비트라인을 전기적으로 연결하는 글로발 비트라인을 더 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
6. The device of claim 5, wherein the NOR flash memory device
And a global bit line for electrically connecting the selected cell bit line.
제6항에 있어서, 상기 프로그램 구동 전압 발생블락은
상기 프로그램 구동 신호에 응답하여, 상기 프로그램 구동 전압을 상기 글로발 비트라인에 전송하는 전송 스위치를 더 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
The plasma display apparatus according to claim 6, wherein the program driving voltage generating block
And a transfer switch for transferring the program driving voltage to the global bit line in response to the program driving signal.
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