KR101498649B1 - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 캐리어 기능을 수행하면서 워피지 현상을 잡아주는 동시에 열방출 효과를 얻을 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 다수의 관통 실리콘 비아가 형성된 인터포저와; 관통 실리콘 비아와 제2전도성 연결체를 매개로 도전 가능하게 연결되면서 인터포저 일면 위에 적층 부착되는 다수개의 상부 적층칩과; 인터포저 일면 위에 몰딩되어 상부 적층칩의 측부를 감싸는 몰딩 컴파운드 수지와; 서로 동일 평면을 이루는 상부 적층칩과 몰딩 컴파운드 수지 위에 부착되는 캐리어 겸용 히트 스프레더와; 상부 적층칩이 적층 부착된 인터포저가 제1전도성 연결체를 매개로 부착되는 기판; 을 포함하여 구성된 것을 특징으로 하는 반도체 장치를 제공한다.The present invention relates to a semiconductor device and a method of manufacturing the same, which can obtain a heat-releasing effect while catching a warp phenomenon while performing a carrier function in manufacturing a semiconductor package in which a semiconductor chip is conductively connected to a substrate via an interposer .
To this end, the invention comprises an interposer in which a plurality of through silicon vias are formed; A plurality of upper stacked chips stacked on one surface of the interposer while being electrically connected to each other through the through silicon vias and the second conductive connection body; A molding compound resin molded on one surface of the interposer to wrap the side of the upper stacked chip; An upper stacked chip which is coplanar with each other, and a carrier and a heat spreader attached to the molding compound resin; A substrate on which an interposer having a laminated upper stacked chip is attached via a first conductive connector; And a semiconductor device.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 캐리어 기능을 수행하면서 워피지 현상을 잡아주는 동시에 열방출 효과를 얻을 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor device and a method of manufacturing the same, To a semiconductor device and a method of manufacturing the same.

각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.In order to meet the demands for high reliability of semiconductor devices mounted in electronic devices in accordance with the tendency of composite electronic devices such as weight reduction, miniaturization, high speed, multifunction, and high performance, wafer level chip scale packages and interposers Various types of packages such as a chip stacked package in which a plurality of chips are mounted together and mounted on a substrate are being developed.

첨부한 도 2는 종래의 인터포저를 이용한 칩 적층형 패키지의 제조 방법에 대한 일례를 나타낸다.FIG. 2 shows an example of a method of manufacturing a chip stacked package using a conventional interposer.

도 2에서, 도면부호 10은 기판(PCB: Printed Circuit Board)을 나타내고, 도면부호 20은 기판(10)에 도전 가능하게 부착되는 실리콘 재질의 인터포저로서 에이직 칩(31) 및 다수의 메모리 칩(32)을 포함하는 상부 적층칩(30)과 기판(10)을 도전 가능하게 연결하는 기능을 한다.2, reference numeral 10 denotes a printed circuit board (PCB), and reference numeral 20 denotes an interposer of a silicon material which is conductively attached to the substrate 10, Layered chip 30 and the substrate 10 including the upper layer 32 and the upper layered chip 30, respectively.

상기 인터포저(20)는 관통 실리콘 비아(22)를 매개로 상부 적층칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부 적층칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부 적층칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부 적층칩(30)이 기판으로부터 이탈되는 것을 완충시키는 역할을 하는 것이다.The interposer 20 serves to transmit electrical signals between the upper laminated chip 30 and the substrate 10 through the through silicon vias 22 and to provide a substantial contact between the upper laminated chip 30 and the substrate 10 And prevents the upper laminated chip 30 from being detached from the substrate when a warpage phenomenon occurs due to different thermal expansion coefficients between the upper laminated chip 30 and the substrate 10.

이때, 상기 인터포저(20)는 웨이퍼 크기의 실리콘을 사용하며, 상부 적층칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성되어 있고, 이 관통 실리콘 비아(22)는 레이저 가공을 이용하여 인터포저(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.At this time, the interposer 20 uses silicon of a wafer size and has a plurality of through silicon vias 22 formed as a conductive path between the upper laminated chip 30 and the substrate 10, The via hole 22 is formed in the via hole in the interposer 20 by laser processing, and then filled in the via hole with the conductive filler.

좀 더 상세하게는, 일정 두께를 갖는 웨이퍼 상태의 인터포저(20) 일면에 레이저 가공에 의한 일정 깊이의 비아홀을 형성하고, 비아홀내에 도전성 충진재를 충진시켜 관통 실리콘 비아(22)를 형성한 다음, 인터포저(20)의 타면을 관통 실리콘 비아(22)가 노출될 때까지 백그라인딩함으로써, 기판(10)에 탑재 가능한 두께의 인터포저(20)로 구비된다.More specifically, a via hole having a predetermined depth by laser processing is formed on one surface of the interposer 20 in a wafer state having a predetermined thickness, a through silicon via 22 is formed by filling a conductive filler in the via hole, The other surface of the interposer 20 is provided with an interposer 20 of a thickness that can be mounted on the substrate 10 by back grinding until the through silicon vias 22 are exposed.

이어서, 인터포저(20)의 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 인터포저(20)의 탑재가 이루어진다.Subsequently, a first conductive connector (24: solder ball, bump or the like) is attached to the lower end surface of the through silicon via 22 of the interposer 20 and then the first conductive connector 24 is mounted on the substrate 10, The interposer 20 is mounted on the substrate 10 by electrically fusing it to the conductive pads of the substrate 10.

다음으로, 상기 인터포저(20) 위에 상부 적층칩(30)을 부착하는 단계가 진행된다.Next, the step of attaching the upper laminated chip 30 on the interposer 20 is proceeded.

상기 상부 적층칩(30)은 인터포저(20)의 상면에 관통 실리콘 비아(22)와 도전 가능하게 적층되는 에이직 칩(31: asic chip)과, 에이직 칩의 옆에 여러개가 적층되는 메모리 칩(32)을 포함한다.The upper laminated chip 30 includes an asic chip 31 which is deposited on the upper surface of the interposer 20 so as to be electrically conductive with the through silicon vias 22, Chip 32 as shown in FIG.

따라서, 각 상부 적층칩(30)의 본딩패드에 부착된 제2전도성 연결체(26: 솔더볼, 범프 등)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 인터포저(20)에 대한 상부 적층칩(30)의 부착이 이루어진다.Therefore, the second conductive interconnects 26 (solder balls, bumps, etc.) attached to the bonding pads of the respective upper laminated chips 30 are fused to the upper surface of the through silicon vias 22, The lamination chip 30 is attached.

한편, 상부칩(30)과 인터포저(20)의 사이 공간, 그리고 인터포저(20)와 기판(10)의 사이 공간내에 에폭시와 같은 비전도성의 언더필(underfill) 재료(40)를 충진하게 되며, 언더필(underfill) 재료가 사용되는 이유는 각 전도성 연결체를 감싸서 절연시키는 동시에 전도성 연결체를 견고하게 고정시키기 위함에 있다.On the other hand, a non-conductive underfill material 40 such as epoxy is filled in the space between the upper chip 30 and the interposer 20 and in the space between the interposer 20 and the substrate 10 , And underfill materials are used to wrap and insulate each conductive connector to securely secure the conductive connector.

그러나, 상부칩 및 인터포져(interposer), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에, 기판(10)에 인터포저(20)를 제1전도성 연결체(24)를 매개로 적층하여 경화를 위한 일종의 열 발생 공정인 리플로우 공정을 진행하고, 또한 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 적층 부착하여 경화를 위한 리플로우 공정을 진행할 때, 기판(10)과 인터포저(20) 등의 에지부가 아래쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.However, since the upper chip, the interposer, and the substrate have different thermal expansion coefficients, the interposer 20 is laminated on the substrate 10 via the first conductive connecting body 24 to form a kind of When the reflow process for curing is performed by repeating the reflow process as a heat generating process and attaching the upper chip 30 on the interposer 20 via the second conductive connection member 26, 10 and the interposer 20 are warped downward due to a warpage phenomenon.

이러한 워피지 현상이 발생하면, 첨부한 도 3에서 보듯이 상부 적층칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 인터포저(20)의 관통 실리콘 비아에 제대로 융착(interconnection)되지 않고 분리되는 넌-웨트(non-wet) 불량 현상이 발생하는 등의 문제점이 야기된다.
3, the second conductive interconnects 26 arranged at the edge of the upper stacked chip 30 may be interconnection bonded to the through silicon vias of the interposer 20, And non-wet defective phenomenon is generated.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 워피지 현상을 줄이는 동시에 인터포저와 상부 적층칩 간의 넌-웨트 현상을 감소시킴은 물론, 상부 적층칩이 적층 부착된 인터포저에 미리 구비할 때 캐리어 기능을 겸비한 히트 스프레더를 이용함으로써, 각 공정간 용이한 핸들링성을 제공할 수 있고, 인터포저와 상부 적층칩 간의 견고한 접착 강도를 유지시킬 수 있으며, 히트 스프레더를 통한 열방출 효과를 얻을 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to reduce the warpage phenomenon and reduce non-wet phenomenon between the interposer and the upper stacked chip, By using a heat spreader having a carrier function in advance, it is possible to provide easy handling between the respective processes, to maintain a firm bonding strength between the interposer and the upper laminated chip, to achieve a heat radiation effect through the heat spreader And a method of manufacturing the same.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 다수의 관통 실리콘 비아가 형성된 인터포저와; 관통 실리콘 비아와 제2전도성 연결체를 매개로 도전 가능하게 연결되면서 인터포저 일면 위에 적층 부착되는 다수개의 상부 적층칩과; 인터포저 일면 위에 몰딩되어 상부 적층칩의 측부를 감싸는 몰딩 컴파운드 수지와; 서로 동일 평면을 이루는 상부 적층칩과 몰딩 컴파운드 수지 위에 부착되는 캐리어 겸용 히트 스프레더와; 상부 적층칩이 적층 부착된 인터포저가 제1전도성 연결체를 매개로 부착되는 기판; 을 포함하여 구성된 것을 특징으로 하는 반도체 장치를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: an interposer having a plurality of through silicon vias formed therein; A plurality of upper stacked chips stacked on one surface of the interposer while being electrically connected to each other through the through silicon vias and the second conductive connection member; A molding compound resin molded on one surface of the interposer to wrap the side of the upper stacked chip; An upper stacked chip which is coplanar with each other, and a carrier and a heat spreader attached to the molding compound resin; A substrate on which an interposer having a laminated upper stacked chip is attached via a first conductive connector; And a semiconductor device.

바람직하게는, 상기 캐리어 겸용 히트 스프레더는 상부 적층칩과 동일하거나 낮은 열팽창 계수를 갖는 실리콘 재질의 판체 구조로 제작되거나, 글래스 또는 금속 판체 구조로 제작된 것임을 특징으로 한다.Preferably, the carrier heat spreader is made of a silicon material having a thermal expansion coefficient equal to or lower than that of the upper stacked chip, or a glass or metal sheet.

또는, 상기 캐리어 겸용 히트 스프레더는 상부 적층칩과 몰딩 컴파운드 수지 위에 라미네이트 또는 스프레이에 의하여 형성되는 열전도도가 우수한 필름으로 채택된 것임을 특징으로 한다.Alternatively, the heat spreader combined with the carrier is characterized in that the upper laminated chip and the molded compound resin are laminated or sprayed to form a film having excellent thermal conductivity.

더욱 바람직하게는, 상기 필름은 다이아몬드 가루가 혼합된 비전도성 페이스트 또는 흑연 페이스트 중에서 선택된 것임을 특징으로 한다.More preferably, the film is characterized in that it is selected from a nonconductive paste or a graphite paste mixed with a diamond powder.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 인터포저 일면에 일정 깊이를 갖는 다수의 관통 실리콘 비아를 형성하는 단계와; 상부 적층칩들의 본딩패드에 부착된 제2전도성 연결체를 관통 실리콘 비아의 상단면에 융착시켜서, 인터포저에 대한 상부 적층칩이 부착되는 단계와; 인터포저의 일면 위에 부착된 상부 적층칩을 몰딩 컴파운드 수지로 몰딩하는 단계와; 서로 평행한 표면을 이루는 상부 적층칩과 몰딩 컴파운드 수지 위에 캐리어 기능을 겸비하는 캐리어 겸용 히트스프레더를 부착하는 단계와; 상기 관통 실리콘 비아의 하단면이 노출될 때까지 인터포저의 타면에 대한 백그라인딩을 실시하는 단계와; 관통 실리콘 비아의 하단면에 제1전도성 연결체를 부착한 다음, 이 제1전도성 연결체를 기판의 전도성패드에 도전 가능하게 융착시켜서, 기판에 대한 인터포저 및 상부 적층칩의 탑재가 이루어지는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a plurality of through silicon vias having a certain depth on one surface of an interposer; Fusing a second conductive interconnect attached to the bonding pads of the top stacked chips to the top surface of the through silicon vias to attach the top stacked chip to the interposer; Molding an upper stacked chip attached to one surface of the interposer with a molding compound resin; Attaching a heat spreader serving as a carrier and having a carrier function on the molding compound resin and an upper laminated chip forming a surface parallel to each other; Performing back grinding on the other surface of the interposer until the bottom surface of the through silicon vias is exposed; Attaching a first conductive connector to a lower surface of the through silicon vias and then electrically fusing the first conductive connector to a conductive pad of the substrate to mount an interposer and an upper stacked chip on the substrate; The semiconductor device manufacturing method of the present invention includes the steps of:

바람직하게는, 상기 백그라인딩 단계에서, 캐리어 겸용 히트스프레더는 인터포저와 도전 가능하게 연결된 상부 적층칩을 받쳐주면서 캐리어 기능을 수행하는 것을 특징으로 한다.Advantageously, in the backgrinding step, the carrier and heat spreader performs a carrier function while supporting an upper stacked chip that is conductively connected to the interposer.

또한, 상기 인터포저가 기판에 부착된 후, 상부 적층칩과 몰딩 컴파운드 수지 위에 부착된 히트스프레더는 각 칩으로부터 발생된 열을 외부로 방출시키는 기능을 수행하는 것을 특징으로 한다.
In addition, after the interposer is attached to the substrate, the upper stacked chip and the heat spreader attached on the molding compound resin perform the function of discharging heat generated from each chip to the outside.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

본 발명에 따르면, 다수개의 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 인터포저 위에 다수의 반도체 칩을 부착하여 몰딩한 다음, 그 위에 캐리어 기능을 겸비한 히트 스프레더를 적층 부착함으로써, 각 공정간 핸들링시 몰딩 컴파운드 수지 및 히트 스프레더가 상부 적층칩을 잡아주는 기능을 하므로, 공정간 안정적인 핸들링이 이루어질 수 있고, 인터포저와 상부 적층칩 간의 견고한 접착 강도를 유지시킬 수 있다.According to the present invention, in manufacturing a semiconductor package in which a plurality of semiconductor chips are conductively connected to a substrate via an interposer, a plurality of semiconductor chips are attached and molded on the interposer, and then a heat spreader Since the molding compound resin and the heat spreader hold the upper laminated chip during the handling between the respective processes, stable handling between the processes can be performed, and a firm bonding strength between the interposer and the upper laminated chip can be maintained .

또한, 상부 적층칩을 미리 인터포저 위에 도전 가능하게 부착한 후, 인터포저를 백그라인딩시킬 때, 히트 스프레더가 인터포저와 도전 가능하게 연결된 상부 적층칩을 받쳐주는 캐리어 기능을 수행하게 되므로, 히트 스프레더의 캐리어 기능 발휘로 인하여 안정적인 백그라인딩이 이루어질 수 있다.In addition, since the upper spreading chip is conductively attached to the interposer in advance, and then the back spreading of the interposer is performed, the heat spreader performs a carrier function to support the upper stacked chip that is conductively connected to the interposer, So that stable back grinding can be achieved.

또한, 기판에 인터포저를 도전 가능하게 부착하여 반도체 패키지로 완성된 후, 히트 스프레더는 반도체 칩으로부터 발생되는 열을 외부로 방출시키는 기능을 하게 되므로, 열방출 효과를 얻을 수 있다.In addition, after the interposer is electrically connected to the substrate so as to complete the semiconductor package, the heat spreader functions to discharge the heat generated from the semiconductor chip to the outside, so that a heat radiation effect can be obtained.

또한, 인터포저 위에 상부 적층칩과 히트 스프레더가 적층된 상태에서, 인터포저를 기판에 부착할 때, 인터포저와 상부 적층칩과 히트 스프레더가 동일한 열팽창계수를 가지고, 히트 스프레더가 상부 적층칩을 잡아주는 역할을 하므로 워피지 현상을 줄이는 동시에 인터포저와 상부 적층칩 간의 넌-웨트 현상을 감소시킬 수 있음은 물론이다.
When the interposer is attached to the substrate with the upper stacked chip and the heat spreader stacked on the interposer, the interposer, the upper stacked chip and the heat spreader have the same thermal expansion coefficient, and the heat spreader catches the upper stacked chip As a matter of course, the non-wet phenomenon between the interposer and the upper stacked chip can be reduced while reducing the warp phenomenon.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도,
도 2 및 도 3은 종래의 반도체 장치 및 그 제조 방법을 설명하는 단면도.1 is a cross-sectional view illustrating a semiconductor device and a method of manufacturing the same according to the present invention,
2 and 3 are cross-sectional views illustrating a conventional semiconductor device and a method of manufacturing the same.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도이며, 도 1에서 도면부호 20은 실리콘 재질의 인터포저로서 에이직 칩(31) 및 다수의 메모리 칩(32)을 포함하는 상부 적층칩(30)과 기판(10)을 도전 가능하게 연결하는 기능을 한다.1 is a cross-sectional view illustrating a semiconductor device and a method of manufacturing the same according to the present invention. In FIG. 1, reference numeral 20 denotes an interposer made of a silicon material and includes a semiconductor chip 31 and a plurality of memory chips 32 Layered chip 30 and the substrate 10 in a conductive manner.

상기 인터포저(20)는 기판(10)에 부착되기 전에 상부 적층칩(30)이 탑재되어 상부 적층칩(30)과 하나로 모듈화된다.The interposer 20 is mounted on the substrate 10 and the upper stacked chip 30 is mounted on the upper stacked chip 30 to be modularized.

이를 위해, 상기 웨이퍼 크기의 실리콘 재질로 된 인터포저(20)에 다수의 관통 실리콘 비아(22)를 형성하는 단계가 선행된다.To this end, a step of forming a plurality of through silicon vias 22 in the interposer 20 of silicon of the wafer size is preceded.

즉, 캐리어 위에 접착 테이프 등을 이용하여 움직이지 않게 인터포저(20)를 고정시킨 다음, 백그라인딩이 되지 않은 웨이퍼 상태의 인터포저(20) 일면(캐리어에 본딩되지 않은 상면)에 레이저 가공에 의한 일정 깊이의 비아홀을 형성하고, 비아홀내에 도전성 충진재를 충진시켜 관통 실리콘 비아(22)를 형성하며, 이때 관통 실리콘 비아(22)의 하단면은 백그라인딩을 실시하지 않음에 따라 노출되지 않는 상태가 된다.That is, after the interposer 20 is fixed on the carrier by using an adhesive tape or the like, the interposer 20 is fixed on one surface of the interposer 20 in a wafer state in which no backgrinding has been performed (upper surface not bonded to the carrier) A via hole having a predetermined depth is formed and a conductive filler is filled in the via hole to form a through silicon via 22. At this time, the bottom surface of the through silicon via 22 is not exposed due to no back grinding .

다음으로, 상기 인터포저(20) 위에 상부 적층칩(30)을 부착하는 단계가 진행되며, 상부 적층칩(30)은 인터포저(20)의 상면에 관통 실리콘 비아(22)와 도전 가능하게 적층되는 에이직 칩(31: asic chip)과, 에이직 칩의 옆에 여러개가 적층되는 메모리 칩(32)등을 포함한다.Next, the step of attaching the upper laminated chip 30 to the interposer 20 is progressed, and the upper laminated chip 30 is formed on the upper surface of the interposer 20 with the through silicon vias 22, An asic chip 31, a memory chip 32 on which a plurality of chips are stacked next to the chip, and the like.

따라서, 각 상부 적층칩(30)의 본딩패드에 부착된 제2전도성 연결체(26: 솔더볼, 범프 등)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 인터포저(20)에 대한 상부 적층칩(30)의 부착이 이루어진다.Therefore, the second conductive interconnects 26 (solder balls, bumps, etc.) attached to the bonding pads of the respective upper laminated chips 30 are fused to the upper surface of the through silicon vias 22, The lamination chip 30 is attached.

다음으로, 상기 인터포저(20)의 일면 위에 부착된 상부 적층칩(30)을 몰딩 컴파운드 수지(28)로 몰딩하여, 인터포저(20)의 일면 및 상부 적층칩(30)의 측부가 몰딩 컴파운드 수지(28)로 감싸여지게 함으로써, 상부 적층칩(30)과 인터포저(20)의 도전 가능하게 연결된 부분이 보다 견고한 상태로 유지된다.Next, the upper laminated chip 30 attached to one surface of the interposer 20 is molded with the molding compound resin 28 so that one side of the interposer 20 and the side of the upper laminated chip 30 are covered with a molding compound The conductive laminated portion of the upper laminated chip 30 and the interposer 20 is held in a more rigid state.

이때, 상기 몰딩 컴파운드 수지(28)가 상부 적층칩(30)의 측면에만 몰딩된 상태이므로, 상부 적층칩(30)과 몰딩 컴파운드 수지(28)의 상면은 서로 동일 평면으로 유지된다.At this time, since the molding compound resin 28 is molded only on the side surface of the upper laminated chip 30, the upper surfaces of the upper laminated chip 30 and the molding compound resin 28 are maintained in the same plane.

이어서, 서로 평행한 표면을 이루는 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 캐리어 기능을 겸비하도록 한 캐리어 겸용 히트스프레더(50)를 부착하는 단계가 진행된다.Subsequently, a step of attaching a heat spreader 50 serving as a carrier and having a carrier function together with the upper laminated chip 30 forming the surfaces parallel to each other and the molding compound resin 28 is proceeded.

바람직하게는, 상기 캐리어 겸용 히트 스프레더(50)는 열전도도가 우수하면서 낮은 열팽창계수를 갖는 금속을 사용하되, 상부 적층칩(30)과 동일한 열팽창 계수를 갖는 실리콘 재질의 판체 구조를 적용하는 것이 좋고, 그 밖에 글래스 또는 열전도성이 좋은 금속 판체를 사용할 수 있다.Preferably, the carrier heat spreader 50 is made of a metal having a good thermal conductivity and a low coefficient of thermal expansion, and is preferably made of a silicon material having the same thermal expansion coefficient as that of the upper laminated chip 30 , Or a metal plate having good glass or thermal conductivity may be used.

또는, 상기 캐리어 겸용 히트 스프레더(50)는 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 라미네이트 또는 스프레이 방식에 의하여 일정 두께로 형성되는 열전도도가 우수한 필름으로 채택 가능하고, 이때의 필름에 대한 예로서 다이아몬드 가루가 혼합된 비전도성 페이스트 또는 흑연 페이스트 등이 사용될 수 있다.Alternatively, the heat spreader 50 may be formed on the upper laminated chip 30 and the molding compound resin 28 by lamination or spraying to have a predetermined thickness. The heat spreader 50 may be a film having excellent thermal conductivity. For example, a nonconductive paste or a graphite paste mixed with a diamond powder may be used.

다음으로, 상기 관통 실리콘 비아(22)의 하단면이 노출될 때까지 인터포저(20)의 타면에 대한 백그라인딩을 실시하는 단계가 진행된다.Next, a step of performing back grinding on the other surface of the interposer 20 is performed until the lower end surface of the through silicon vias 22 is exposed.

이때, 캐리어 겸용 히트 스프레더(50)는 인터포저(20)와 도전 가능하게 연결된 상부 적층칩(30)을 받쳐주면서 캐리어 기능을 수행하게 되므로, 백그라인딩이 안정적인 자세에서 이루어질 수 있으며, 그에 따라 기존의 캐리어는 불필요하게 되고, 또한 기존의 캐리어로부터 인터포저 등을 반복적으로 디본딩하는 공정을 배제시킬 수 있다.At this time, the heat spreader 50 also serves as a carrier while supporting the upper laminated chip 30 connected to the interposer 20 in a conductive manner, so that back grinding can be performed in a stable posture, The carrier becomes unnecessary, and the step of repeatedly debonding the interposer or the like from the existing carrier can be eliminated.

최종적으로, 몰딩 컴파운드 수지(28)로 몰딩된 상부 적층칩(30)과 캐리어 겸용 히트 스프레더(50)이 적층 부착된 인터포저(20)를 기판(10)에 도전 가능하게 부착하는 단계가 진행되는 바, 인터포저(20)의 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 인터포저(20)의 탑재가 이루어진다.Finally, a step of electroconductively attaching the interposer 20 laminated with the upper laminated chip 30 molded with the molding compound resin 28 and the heat spreader 50 serving as a carrier to the substrate 10 is proceeded A first conductive connector 24 (solder ball, bump or the like) is attached to the lower end surface of the through silicon via 22 of the interposer 20 and then the first conductive connector 24 is mounted on the substrate 10, The interposer 20 is mounted on the substrate 10 by electrically fusing it to the conductive pads of the substrate 10.

이때, 인터포저(20)를 위와 같이 기판(10)에 부착할 때, 인터포저(20)와 상부 적층칩(30)과 히트 스프레더(50)가 동일한 열팽창계수를 가지고, 또한 히트 스프레더(50)가 상부 적층칩(30)을 잡아주는 역할을 하므로, 리플로우 공정과 같은 고온 상황에서도 인터포저 및 기판 간의 워피지 현상을 줄일 수 있고, 그에 따라 인터포저와 상부 적층칩 간의 넌-웨트 현상을 방지할 수 있다.At this time, when the interposer 20 is attached to the substrate 10 as described above, the interposer 20, the upper laminated chip 30 and the heat spreader 50 have the same thermal expansion coefficient and the heat spreader 50, So that it is possible to reduce the warpage phenomenon between the interposer and the substrate even at a high temperature such as a reflow process, thereby preventing the non-wet phenomenon between the interposer and the upper stacked chip can do.

한편, 상기 인터포저(20)가 기판(10)에 부착된 후, 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 부착된 캐리어 겸용 히트스프레더(50)는 각 칩(30)으로부터 발생된 열을 외부로 방출시키는 기능을 수행하게 된다.
After the interposer 20 is attached to the substrate 10, the heat spreader 50 serving as a carrier and attached to the upper layered chip 30 and the molding compound resin 28 is formed on the chip 30 And the heat is discharged to the outside.

10 : 기판
20 : 인터포저
22 : 관통 실리콘 비아
24 : 제1전도성 연결체
26 : 제2전도성 연결체
28 : 몰딩 컴파운드 수지
30 : 상부 적층칩
31 : 에이직 칩
32 : 메모리 칩
40 : 언더필 재료
50 : 캐리어 겸용 히트스프레더10: substrate
20: interposer
22: Through silicon Via
24: first conductive connector
26: second conductive connector
28: Molding compound resin
30: upper laminated chip
31: Discrete chips
32: Memory chip
40: underfill material
50: Heat spreader combined with carrier

Claims (7)

다수의 관통 실리콘 비아(22)가 형성된 인터포저(20)와;
관통 실리콘 비아(22)와 제2전도성 연결체(26)를 매개로 도전 가능하게 연결되면서 인터포저(20) 일면 위에 적층 부착되는 다수개의 상부 적층칩(30)과;
인터포저(20) 일면 위에 몰딩되어 상부 적층칩(30)의 측부를 감싸는 몰딩 컴파운드 수지(28)와;
상부 적층칩(30)과 동일하거나 낮은 열팽창 계수를 갖는 재질로 구비되어, 서로 동일 평면을 이루는 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 부착된 후, 인터포저(20)에 대한 백그라인딩시 캐리어 기능을 수행하는 동시에 열을 외부로 방출시키는 캐리어 겸용 히트 스프레더(50)와;
상부 적층칩(30)이 적층 부착된 인터포저(20)가 제1전도성 연결체(24)를 매개로 부착되는 기판(10);
을 포함하여 구성된 것을 특징으로 하는 반도체 장치.
An interposer 20 in which a plurality of through silicon vias 22 are formed;
A plurality of upper stacked chips 30 stacked on one surface of the interposer 20 while being electrically connected to each other through the through silicon vias 22 and the second conductive interconnects 26;
A molding compound resin (28) molded on one surface of the interposer (20) to wrap the side of the upper laminated chip (30);
And is attached to the upper laminated chip 30 and the molding compound resin 28 which are flush with each other and have the same or lower thermal expansion coefficient as that of the upper laminated chip 30, A heat spreader (50) serving also as a carrier for performing a carrier function when grinding and discharging heat to the outside;
A substrate 10 to which the interposer 20 with the laminated upper stacked chips 30 is attached via a first conductive connector 24;
The semiconductor device comprising: a semiconductor substrate;
청구항 1에 있어서,
상기 캐리어 겸용 히트 스프레더(50)는 상부 적층칩(30)과 동일하거나 낮은 열팽창 계수를 갖는 실리콘 재질의 판체 구조로 제작되거나, 글래스 또는 금속 판체 구조로 제작된 것임을 특징으로 하는 반도체 장치.
The method according to claim 1,
Wherein the carrier and heat spreader (50) is made of a silicon material having a thermal expansion coefficient equal to or lower than that of the upper laminated chip (30), or made of a glass or metal sheet structure.
청구항 1에 있어서,
상기 캐리어 겸용 히트 스프레더(50)는 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 라미네이트 또는 스프레이에 의하여 형성되는 열전도성 필름으로 채택된 것임을 특징으로 하는 반도체 장치.
The method according to claim 1,
Wherein the carrier and heat spreader (50) is a thermally conductive film formed by lamination or spraying on the upper laminated chip (30) and the molding compound resin (28).
청구항 3에 있어서,
상기 필름은 다이아몬드 가루가 혼합된 비전도성 페이스트 또는 흑연 페이스트 중에서 선택된 것임을 특징으로 하는 반도체 장치.
The method of claim 3,
Wherein the film is selected from a nonconductive paste or a graphite paste mixed with a diamond powder.
인터포저(20) 일면에 일정 깊이를 갖는 다수의 관통 실리콘 비아를 형성하는 단계와;
상부 적층칩(30)들의 본딩패드에 부착된 제2전도성 연결체(26)를 관통 실리콘 비아(22)의 상단면에 융착시켜서, 인터포저(20)에 대한 상부 적층칩(30)이 부착되는 단계와;
인터포저(20)의 일면 위에 부착된 상부 적층칩(30)을 몰딩 컴파운드 수지(28)로 몰딩하는 단계와;
서로 평행한 표면을 이루는 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 캐리어 기능을 겸비하도록 한 캐리어 겸용 히트스프레더(50)를 부착하는 단계와;
상기 관통 실리콘 비아(22)의 하단면이 노출될 때까지 인터포저(20)의 타면에 대한 백그라인딩을 실시하는 단계와;
관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시켜서, 기판(10)에 대한 인터포저(20) 및 상부 적층칩(30)의 탑재가 이루어지는 단계;
를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Forming a plurality of through silicon vias having a certain depth on one surface of the interposer (20);
The second conductive interconnects 26 attached to the bonding pads of the top stacked chips 30 are fused to the top surface of the through silicon vias 22 so that the top stacked chip 30 to the interposer 20 is attached ;
Molding the upper laminate chip (30) attached onto one surface of the interposer (20) with a molding compound resin (28);
Attaching a carrier and a heat spreader (50) having a carrier function to the upper laminated chip (30) and the molding compound resin (28) forming a surface parallel to each other;
Performing back grinding on the other surface of the interposer (20) until the bottom surface of the through silicon vias (22) is exposed;
A first conductive interconnect 24 is attached to the lower end surface of the through silicon vias 22 and then the first conductive interconnect 24 is conductively fused to the conductive pad of the substrate 10 to form the substrate 10 (20) and an upper stacked chip (30) on the substrate (20);
Wherein the semiconductor device is a semiconductor device.
청구항 5에 있어서,
상기 백그라인딩 단계에서, 캐리어 겸용 히트스프레더(50)는 인터포저(20)와 도전 가능하게 연결된 상부 적층칩(30)을 받쳐주면서 캐리어 기능을 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
The method of claim 5,
In the back grinding step, the carrier and heat spreader (50) carries a carrier function while supporting the upper laminated chip (30) conductively connected to the interposer (20).
청구항 5에 있어서,
상기 인터포저(20)가 기판(10)에 부착된 후, 상부 적층칩(30)과 몰딩 컴파운드 수지(28) 위에 부착된 캐리어 겸용 히트스프레더(50)는 각 칩(30)으로부터 발생된 열을 외부로 방출시키는 기능을 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.The method of claim 5,
After the interposer 20 is attached to the substrate 10, the heat spreader 50 and the carrier combined with the upper laminate chip 30 and the molding compound resin 28 heat the heat generated from each chip 30 And discharging the semiconductor film to the outside.
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