KR101492568B1 - Comparing device for detecting meta-stability - Google Patents

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Abstract

본 발명은 준안정성(meta-stability)을 검출하는 비교 장치에 관한 것이다. 본 발명에 따른 비교 장치는, 외부에서 입력되는 클럭 신호에 동기되어 복수개의 입력 신호들의 전압차를 비교하고, 상기 전압차의 발생 여부를 나타내는 제1 유효 신호를 출력하는 입력 신호 비교기; 및 상기 클럭 신호와 상기 제1 유효 신호를 입력하고, 상기 클럭 신호에 동기되어 상기 제1 유효 신호로부터 상기 입력 신호 비교기에서 준안정성이 발생하는지 여부를 검출하는 준안정성 검출기를 구비한다.The present invention relates to a comparison device for detecting meta-stability. An input signal comparator for comparing a voltage difference between a plurality of input signals in synchronization with an externally input clock signal and outputting a first valid signal indicating whether the voltage difference is generated; And a metastability detector for receiving the clock signal and the first valid signal and detecting whether metastability occurs in the input signal comparator from the first valid signal in synchronization with the clock signal.

Description

준안정성을 검출하는 비교 장치{Comparing device for detecting meta-stability}Comparing device for detecting meta-stability [

본 발명은 두 입력 신호들을 비교하는 비교 장치에 관한 것으로서, 특히 준안정성(meta-stability)을 검출하는 비교 장치에 관한 것이다. The present invention relates to a comparison device for comparing two input signals, and more particularly to a comparison device for detecting meta-stability.

2개의 신호들을 비교하기 위하여 비교기를 사용한다. 즉, 비교기는 입력되는 2개의 신호들의 전압 레벨을 비교하여 그 결과를 알려준다. A comparator is used to compare the two signals. That is, the comparator compares the voltage levels of the two input signals and reports the result.

도 1은 일반적인 비교기의 블록도이다. 도 1을 참조하면, 비교기(101)는 2개의 신호들(IN1,IN2)을 입력하고, 상기 2개의 신호들(IN1,IN2)의 전압 레벨을 비교한 다음, 전압 차이가 있으면 출력 신호(OUT)를 활성화시킨다. 즉, 비교기(101)는 입력되는 2개의 신호들(IN1,IN2) 사이에 전압 차가 있으면, 전원 전압을 출력하거나 또는 접지 전압을 출력한다.1 is a block diagram of a general comparator. 1, the comparator 101 receives two signals IN1 and IN2 and compares the voltage levels of the two signals IN1 and IN2. If there is a voltage difference, the comparator 101 outputs the output signal OUT ). That is, the comparator 101 outputs the power supply voltage or the ground voltage when there is a voltage difference between the two input signals IN1 and IN2.

그런데, 비교기(101)가입력 신호들(IN1,IN2)을 비교하는 과정에서 준안정성(meta-stability)이 발생할 수가 있다. 준안정성은 2개의 입력 신호들(IN1,IN2)의 전압 차이가 작거나 셋업(set-up)/홀드(hold) 타임이 부족한 경우에 발생할 수 있다. 준안정성이 발생하면, 비교기(101)의 출력신호(OUT)는 전원 전압이나 접지 전압의 레벨로 되지 않고, 전원 전압의 중간 정도로 유지되거나 긴 시간이 흐른 후에 전원 전압이나 접지전압으로 바뀌게 된다. 이와 같이, 준안정성 현상이 발생 할 경우에는 비교기(101)는 비교 기능을 제대로 수행하지 못하고, 불확실한 상태로 유지 되어 다음 단계로 넘어가지 못하게 될 수 있어서 전체회로에 치명적인 영향을 끼치게 된다.즉, 준안정성이 발생하면, 회로의 동작을 멈추게 하거나, 혹은 회로의 전력 소모를 급격하게 증가시키는 등 회로의 성능을 저하시키는 문제가 발생한다. However, meta-stability may occur in the process of comparing the input power signals IN1 and IN2 of the comparator 101. [ Metastability may occur when the voltage difference between the two input signals IN1 and IN2 is small or the set-up / hold time is insufficient. When the metastability is generated, the output signal OUT of the comparator 101 does not become the level of the power supply voltage or the ground voltage. Instead, the output signal OUT changes to the power supply voltage or the ground voltage after a long period of time. When the metastability phenomenon occurs, the comparator 101 does not perform the comparison function properly, and may be kept in an uncertain state, and may not be able to proceed to the next step, thereby causing a fatal influence on the entire circuit. When the stability occurs, there arises a problem that the performance of the circuit is lowered, such as stopping the operation of the circuit or abruptly increasing the power consumption of the circuit.

본 발명은 준안정성이 발생할 경우에 이를 검출하여 회로의 동작을 정상화시키는 비교 장치를 제공하기 위한 것이다.The present invention is intended to provide a comparator device that detects metastability when it occurs, thereby normalizing the operation of the circuit.

상기 과제를 해결하기 위하여 본 발명은,According to an aspect of the present invention,

복수개의 입력 신호들의 전압차를 비교하고, 상기 전압차의 발생 여부를 나타내는 제1 유효 신호를 출력하는 입력 신호 비교기; 및 상기 제1 유효 신호를 입력하고, 상기 제1 유효 신호로부터 상기 입력 신호 비교기에서 준안정성(meta-stability)이 발생하는지 여부를 검출하는 준안정성 검출기를 구비하는 비교 장치를 제공한다.An input signal comparator for comparing a voltage difference between a plurality of input signals and outputting a first valid signal indicating whether the voltage difference is generated; And a metastable detector for inputting the first valid signal and detecting whether meta-stability occurs in the input signal comparator from the first valid signal.

상기 입력 신호 비교기와 상기 준안정성 검출기는 외부에서 입력되는 클럭 신호에 동기 되어 동작할 수 있다.The input signal comparator and the metastability detector may operate in synchronization with an externally input clock signal.

상기 제1 유효 신호는 상기 복수개의 입력 신호들 사이에 전압차가 구분될 때 발생한다.The first valid signal is generated when a voltage difference is distinguished between the plurality of input signals.

상기 입력 신호 비교기는 외부에서 입력되는 리셋 신호에 의해 리셋 될 수 있다.The input signal comparator may be reset by an externally input reset signal.

상기 준안정성 검출기는, 외부에서 입력되는 클럭 신호와 상기 제1 유효 신호를 입력하고, 상기 제1 유효 신호가 비활성화 상태일 때 상기 클럭 신호를 출력하는 입력 신호 판단부; 상기 입력 신호 판단부의 출력 신호를 입력하고, 상기 입력 신호 판단부의 출력 신호가 활성화될 때 메타 신호를 출력하는 준안정성 판단부; 및 상기 제1 유효 신호와 상기 준안정성 판단부의 출력 신호를 입력하고, 이들 중 어느 하나라도 활성화되면 제2 유효 신호를 출력하는 제2 유효 신호 발생부를 구비할 수 있다.Wherein the metastability detector comprises: an input signal determination unit that receives an externally input clock signal and the first valid signal and outputs the clock signal when the first valid signal is inactive; A metastability judging unit for inputting an output signal of the input signal judging unit and outputting a meta signal when an output signal of the input signal judging unit is activated; And a second valid signal generator for inputting the first valid signal and the output signal of the metastable signal determiner, and outputting a second valid signal if any one of them is activated.

상기 준안정성 판단부는 직렬로 연결된 복수개의 레프리카(replica) 비교기들을 구비할 수 있다.The metastability determination unit may include a plurality of replica comparators connected in series.

상기 복수개의 레프리카 비교기들은 4개로 구성될 수 있다.The plurality of the replica comparators may be composed of four.

상기 복수개의 레프리카 비교기들은 각각 전원 전압과 접지 전압을 입력할 수 있다.The plurality of replica comparators may input a power supply voltage and a ground voltage, respectively.

상기 복수개의 레프리카 비교기들은 상기 제1 유효 신호가 활성화될 때, 리셋될 수 있다.The plurality of replica comparators may be reset when the first valid signal is activated.

상기 복수개의 레프리카 비교기들은 각각 상기 입력 신호 비교기와 동일한 구조를 가질 수 있다.The plurality of replica comparators may have the same structure as the input signal comparator.

상술한 바와 같이 본 발명에 따른 비교 장치는, 입력 신호들의 전압을 비교하는 과정에서 준안정성이 발생하는지 여부를 검출할 수가 있다.As described above, the comparison apparatus according to the present invention can detect whether metastability occurs in the process of comparing the voltages of the input signals.

따라서, 비교 장치를 구비하는 회로는 상기 비교 장치에서 준안정성이 발생할 경우에, 상기 비교 장치의 비교 동작을 중단시키고, 다음 동작을 진행한다. Therefore, the circuit including the comparison device stops the comparison operation of the comparison device when metastability occurs in the comparison device, and proceeds to the next operation.

이와 같이, 본 발명의 비교 장치는 준안정성의 발생을 검출할 수가 있기 때문에, 상기 비교 장치를 구비하는 회로의 오동작을 방지하고, 상기 회로의 전력 소모가 증가하는 것을 방지할 수 있다. As described above, since the comparator of the present invention can detect the occurrence of the metastability, it is possible to prevent malfunction of the circuit including the comparator and to prevent the power consumption of the circuit from increasing.

도 1은 일반적인 비교기의 블록도이다.
도 2는 일반적인 조건에서 실시된 비교기의 지연 시간의 시뮬레이션(simulation) 결과를 도시한 그래프이다.
도 3은 고속 조건에서 실시된 비교기의 지연 시간의 시뮬레이션 결과를 도시한 그래프이다.
도 4는 저속 조건에서 실시된 비교기의 지연 시간의 시뮬레이션 결과를 도시한 그래프이다.
도 5는 본 발명의 바람직한 실시 예에 따른 비교 장치의 블록도이다.
도 6은 도 5에 도시된 입력 신호 비교기의 회로도이다.
도 7은 도 5에 도시된 준안정성(meta-stability) 검출부의 블록도이다.
도 8은 도 5의 비교 장치에서 준안정성이 발생하지 않은 경우의 신호들의 시뮬레이션 결과를 보여준다.
도 9는 도 5의 비교 장치에서 준안정성이 발생한 경우의 신호들의 시뮬레이션 결과를 보여준다.1 is a block diagram of a general comparator.
2 is a graph showing a simulation result of a delay time of a comparator performed under a general condition.
3 is a graph showing a simulation result of a delay time of a comparator performed under a high-speed condition.
4 is a graph showing a simulation result of a delay time of a comparator performed under a low speed condition.
5 is a block diagram of a comparison device according to a preferred embodiment of the present invention.
6 is a circuit diagram of the input signal comparator shown in FIG.
7 is a block diagram of the meta-stability detector shown in FIG.
FIG. 8 shows a simulation result of signals when the metastability does not occur in the comparator of FIG. 5. FIG.
9 shows simulation results of signals when metastability occurs in the comparator of FIG.

이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있도록 본 발명의 실시 예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조 부호들 중 동일한 참조 부호는 동일한 부재를 나타낸다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. Like reference numerals in the drawings denote like elements.

도 2는 일반적인 조건에서 실시된 비교기의 지연 시간의 시뮬레이션(simulation) 결과를 도시한 그래프이다. 즉, 도 2는 일반적인 조건, 예컨대 1.2 볼트 정도의 전압을 갖는 입력 신호들을 상온(섭씨 25도)에서 비교한 결과를 보여준다. 이 때, 두 입력 신호들 사이의 전압차가 0.1 [mV]일 때 클럭 신호에 대한 유효(valid) 신호의 지연 시간이 최대로, 예컨대 3배 정도로 발생하고, 두 입력 신호들 사이의 전압차가 커질수록 클럭 신호에 대한 유효 신호의 지연 시간은 감소한다. 즉, 두 입력 신호들이 각각 전원 전압과 접지 전압일 때, 클럭 신호에 대한 유효 신호의 지연 시간은 최소로 발생한다. 2 is a graph showing a simulation result of a delay time of a comparator performed under a general condition. That is, FIG. 2 shows a result of comparing input signals having a voltage of about 1.2 volts under a general condition at room temperature (25 degrees Celsius). At this time, when the voltage difference between the two input signals is 0.1 [mV], the delay time of the valid signal for the clock signal occurs at maximum, for example, about 3 times, and as the voltage difference between the two input signals becomes larger The delay time of the valid signal with respect to the clock signal decreases. That is, when the two input signals are the power supply voltage and the ground voltage, the delay time of the valid signal with respect to the clock signal is minimized.

도 3은 고속 조건에서 실시된 비교기의 지연 시간의 시뮬레이션 결과를 도시한 그래프이다. 즉, 도 3은 고속 조건, 예컨대 1.32볼트 정도의 전압을 갖는 입력 신호들을 저온(예컨대, 섭씨 0도 이하)에서 비교한 결과를 보여준다. 이 때, 두 입력 신호들 사이의 전압차가 0.1 [mV]일 때 클럭 신호에 대한 유효 신호의 지연 시간이 최대로, 예컨대 2.5배 정도로 발생하고, 두 입력 신호들 사이의 전압차가 커질수록 클럭 신호에 대한 유효 신호의 지연 시간은 감소한다. 즉, 두 입력 신호들이 각각 전원 전압과 접지 전압일 때, 클럭 신호에 대한 유효 신호의 지연 시간은 최소로 발생한다.3 is a graph showing a simulation result of a delay time of a comparator performed under a high-speed condition. That is, FIG. 3 shows a result of comparing input signals having a high-speed condition, for example, a voltage of about 1.32 volts at a low temperature (for example, 0 degrees Celsius or less). At this time, when the voltage difference between the two input signals is 0.1 [mV], the delay time of the valid signal with respect to the clock signal is maximized, for example, about 2.5 times, and as the voltage difference between the two input signals becomes larger, The delay time of the valid signal for the input signal decreases. That is, when the two input signals are the power supply voltage and the ground voltage, the delay time of the valid signal with respect to the clock signal is minimized.

도 4는 저속 조건에서 실시된 비교기의 지연 시간의 시뮬레이션 결과를 도시한 그래프이다. 즉, 도 4는 저속 조건, 예컨대 1.08볼트 정도의 전압을 갖는 입력 신호들을 고온(예컨대, 섭씨 110도 이상)에서 비교한 결과를 보여준다. 이 때, 두 입력 신호들 사이의 전압차가 0.1 [mV]일 때 클럭 신호에 대한 유효 신호의 지연시간이 최대로, 예컨대 3.5배 정도로 발생하고, 두 입력 신호들 사이의 전압차가 커질수록 클럭 신호에 대한 유효 신호의 지연 시간은 감소한다. 즉, 두 입력 신호들이 각각 전원 전압과 접지 전압일 때, 클럭 신호에 대한 유효 신호의 지연 시간은 최소로 발생한다.4 is a graph showing a simulation result of a delay time of a comparator performed under a low speed condition. That is, FIG. 4 shows the result of comparing input signals having a low speed condition, for example, a voltage of about 1.08 volts at a high temperature (for example, 110 degrees Celsius or more). At this time, when the voltage difference between the two input signals is 0.1 [mV], the delay time of the valid signal with respect to the clock signal is maximized, for example, about 3.5 times, and as the voltage difference between the two input signals becomes larger, The delay time of the valid signal for the input signal decreases. That is, when the two input signals are the power supply voltage and the ground voltage, the delay time of the valid signal with respect to the clock signal is minimized.

이와 같이, 클럭 신호에 대한 유효 신호의 지연 시간은 최대 3.5배임이 실험결과에서 판명되었다.Thus, the experimental results show that the delay time of the valid signal with respect to the clock signal is at most 3.5 times.

도 2 내지 도 4에 도시된 그래프에서 X축에 표시된 입력 전압차는 로그(Log) 스케일로 설정한 것이며, 그에 따라 Y축에 표시된 클럭 신호에 대한 유효 신호의 지연 시간은 선형성을 갖는다. In the graphs shown in FIGS. 2 to 4, the input voltage difference indicated on the X-axis is set to a log scale, so that the delay time of the valid signal with respect to the clock signal displayed on the Y-axis has linearity.

도 5는 본 발명의 바람직한 실시 예에 따른 비교 장치의 블록도이다. 도 5를 참조하면, 비교 장치(501)는 입력 신호 비교기(511) 및 준안정성(meta-stability) 검출기(521)를 구비한다. 5 is a block diagram of a comparison device according to a preferred embodiment of the present invention. Referring to FIG. 5, the comparison apparatus 501 includes an input signal comparator 511 and a meta-stability detector 521.

입력 신호 비교기(511)는 외부에서 입력되는 복수개의 신호들(Inp,Inm)의 전압차를 비교하고, 상기 전압차의 발생 여부를 나타내는 제1 유효 신호(vld1)를 출력한다. 이 때, 입력 신호 비교기(511)는 외부에서 입력되는 클럭 신호(clk)를 입력하고, 클럭 신호(clk)에 동기되어 복수개의 입력 신호들(Inp,Inm)의 전압차를 비교한다. 입력 신호 비교기(511)는 또한, 리셋 단자(513)를 구비한다. 리셋 단자(513)를 통해 외부에서 입력되는 리셋 신호(rst)에 의해 제1 유효 신호(vld1)는 리셋된다. 입력 신호 비교기(511)의 구조에 대해서는 도 6을 통해 상세히 설명하기로 한다. The input signal comparator 511 compares the voltage difference between the plurality of externally input signals Inp and Inm and outputs a first valid signal vld1 indicating whether the voltage difference is generated or not. At this time, the input signal comparator 511 receives the externally input clock signal clk and compares the voltage difference between the plurality of input signals Inp and Inm in synchronization with the clock signal clk. The input signal comparator 511 also has a reset terminal 513. The first valid signal (vld1) is reset by the reset signal (rst) input from the outside via the reset terminal (513). The structure of the input signal comparator 511 will be described in detail with reference to FIG.

준안정성 검출기(521)는 입력 신호 비교기(511)에 연결된다. 준안정성 검출기(521)는 입력 신호 비교기(511)로 입력되는 클럭 신호(clk)및 제1 유효 신호(vld1)를 입력하고, 제2 유효 신호(vld2)를 출력한다. 준안정성 검출기(521)는 제1 유효 신호(vld1)를 분석하여 입력 신호 비교기(511)에서 준안정성이 발생하는지 여부를 검출하고, 그 결과를 제2 유효 신호(vld2)로써 출력한다. 준안정성 검출기(521)의 구조에 대해서는 도 7을 통해서 상세히 설명하기로 한다. The metastability detector 521 is coupled to the input signal comparator 511. The metastability detector 521 receives the clock signal clk and the first valid signal vld1 input to the input signal comparator 511 and outputs the second valid signal vld2. The metastability detector 521 analyzes the first valid signal vld1 to detect whether metastability has occurred in the input signal comparator 511 and outputs the result as a second valid signal vld2. The structure of the metastability detector 521 will be described in detail with reference to FIG.

도 6은 도 5에 도시된 입력 신호 비교기(511)의 회로도이다. 도 6을 참조하면, 입력 신호 비교기(511)는, 차동 비교부(610~630), 출력부(640) 및 제1 유효 신호 발생부(650)를 구비한다.FIG. 6 is a circuit diagram of the input signal comparator 511 shown in FIG. 6, the input signal comparator 511 includes differential comparators 610 to 630, an output unit 640, and a first valid signal generator 650.

차동 비교부(610~630)는 복수개의 입력 신호들(Inp,Inm)의 전압차를 증폭하여 복수개의 출력 신호들(out,outb)을 출력한다. 차동 비교부(610~630)는 제어부(610), 입력부(620) 및 차동 증폭부(630)를 구비한다. The differential comparators 610 to 630 amplify the voltage difference between the plurality of input signals Inp and Inm and output a plurality of output signals out and outb. The differential comparison units 610 to 630 include a control unit 610, an input unit 620, and a differential amplification unit 630.

제어부(610)는 접지단(GND)과 입력부(620) 사이에 연결된다. 제어부(610)는 클럭 신호(clk)에 의해 제어된다. 즉, 제어부(610)는 클럭 신호(clk)가 논리 하이(logic high)이면 활성화되어 입력 신호 비교기(511)가 비교 동작을 수행하게 하고, 클럭 신호(clk)가 논리 로우(logic low)이면 비활성화되어 입력 신호 비교기(511)가 비교 동작을 수행하지 못하게 한다. 제어부(610)는 클럭 신호(clk)가 논리 하이일 때 턴온(turn-on)되고, 클럭 신호(clk)가 논리 로우일 때 턴오프(turn-off)되는 NMOS(N channel Metal Oxide Semiconductor) 트랜지스터(NM1)를 구비한다.The control unit 610 is connected between the ground terminal GND and the input unit 620. The control unit 610 is controlled by the clock signal clk. That is, when the clock signal clk is logic high, the controller 610 activates the input signal comparator 511 to perform the comparison operation, and if the clock signal clk is logic low, Thereby preventing the input signal comparator 511 from performing the comparison operation. The control unit 610 includes an NMOS (N-channel Metal Oxide Semiconductor) transistor (NMOS) transistor which is turned on when the clock signal clk is logic high and turned off when the clock signal clk is logic low (NM1).

입력부(620)는 제어부(610)와 차동 증폭부(630) 사이에 연결되며, 제어부(610)가 활성화될 때 입력 신호들(Inp,Inm)을 비교한다. 입력부(620)는 2개의 입력 신호들(Inp,Inm)을 입력하는 제1 및 제2 NMOS 트랜지스터들(NM2,NM3)을 구비한다. 즉, 제1 NMOS 트랜지스터(NM2)는 제1 입력 신호(Inp)를 입력하고, 제2 NMOS 트랜지스터(NM3)는 제2 입력 신호(Inm)를 입력한다. 제1 입력 신호(Inp)의 전압 레벨이 제2 입력 신호(Inm)의 전압 레벨보다 높으면, 제1 NMOS 트랜지스터(NM2)가 제2 NMOS 트랜지스터(NM3)보다 더 많은 전류를 흘려주고, 제1 입력 신호(Inp)의 전압 레벨이 제2 입력 신호(Inm)의 전압 레벨보다 낮으면, 제2 NMOS 트랜지스터(NM3)가 제1 NMOS 트랜지스터(NM2)보다 많은 전류를 흘려준다.The input unit 620 is connected between the control unit 610 and the differential amplification unit 630 and compares the input signals Inp and Inm when the control unit 610 is activated. The input unit 620 includes first and second NMOS transistors NM2 and NM3 for inputting two input signals Inp and Inm. That is, the first NMOS transistor NM2 receives the first input signal Inp and the second NMOS transistor NM3 receives the second input signal Inm. When the voltage level of the first input signal Inp is higher than the voltage level of the second input signal Inm, the first NMOS transistor NM2 flows more current than the second NMOS transistor NM3, When the voltage level of the signal Inp is lower than the voltage level of the second input signal Inm, the second NMOS transistor NM3 flows more current than the first NMOS transistor NM2.

차동 증폭부(630)는 입력부(620)에 연결된다. 차동 증폭부(630)는 전원 전압(VDD)을 받아서 동작하며, 입력부(620)가 입력 신호들(Inp,Inm)을 비교하는 동작을 수행할 때 상기 비교 결과에 따른 제1 및 제2 차동 신호들(outp,outm)을 출력한다. 차동 증폭부(630)는 2개의 NMOS 트랜지스터들(NM4,NM5)과 6개의 PMOS 트랜지스터들(PM1~PM6)을 구비한다. 2개의 NMOS 트랜지스터들(NM4,NM5)의 소스들은 입력부(620)에 연결되고, 2개의 NMOS 트랜지스터들(NM4,NM5)의 드레인들로부터 차동 신호들(outp,outm)이 출력된다. 6개의 PMOS 트랜지스터들(PM1~PM6)은 전원 전압(VDD)을 2개의 NMOS 트랜지스터들(NM4,NM5)과 입력부(620)에 공급한다. PMOS 트랜지스터들(PM1,PM2,PM5,PM6)은 클럭 신호(clk)에 동기되어 전원 전압(VDD)을 출력한다. The differential amplifier 630 is connected to the input unit 620. The differential amplifier 630 receives the power supply voltage VDD and operates when the input unit 620 compares the input signals Inp and Inm with the first and second differential signals (Outp, outm). The differential amplifier 630 includes two NMOS transistors NM4 and NM5 and six PMOS transistors PM1 to PM6. The sources of the two NMOS transistors NM4 and NM5 are connected to the input unit 620 and the differential signals outp and outm are output from the drains of the two NMOS transistors NM4 and NM5. The six PMOS transistors PM1 to PM6 supply the power supply voltage VDD to the two NMOS transistors NM4 and NM5 and the input unit 620, respectively. The PMOS transistors PM1, PM2, PM5 and PM6 output the power supply voltage VDD in synchronization with the clock signal clk.

차동 비교부(610~630)의 동작으로써, 클럭 신호(clk)가 논리 로우이면 제어부(610)는 비활성화고, 차동 증폭부(630)의 PMOS 트랜지스터들(PM1,PM2,PM5,PM6)이 턴온되어 제1 및 제2 차동 신호들(outp,outm)은 논리 하이로써 출력된다. 즉, 클럭 신호(clk)가 논리 로우이면 입력부(620)는 제1 및 제2 입력 신호들(Inp,Inm)의 비교 동작을 수행하지 않으며, 차동 증폭부(630)는 제1 및 제2 입력 신호들(Inp,Inm)의 전압 레벨에 관계없이 제1 및 제2 차동 신호들(outp,outm)을 항상 논리 하이로써 출력한다. 따라서, 클럭 신호(clk)가 논리 로우 일 때 제1 및 제2 차동 신호들(outp,outm)의 오류로 인해 입력 신호 비교기(511)의 출력 신호들(out,outb)에 오류가 발생하는 것을 방지할 수 있다. When the clock signal clk is logic low, the control section 610 is inactivated and the PMOS transistors PM1, PM2, PM5 and PM6 of the differential amplifier section 630 are turned on by the operation of the differential comparing sections 610 to 630 And the first and second differential signals outp and outm are output as a logic high. That is, when the clock signal clk is logic low, the input unit 620 does not perform the comparison operation of the first and second input signals Inp and Inm, and the differential amplification unit 630 outputs the first and second inputs The first and second differential signals outp and outm are always output as logic high irrespective of the voltage levels of the signals Inp and Inm. Therefore, when the clock signal clk is logic low, an error occurs in the output signals out and outb of the input signal comparator 511 due to errors of the first and second differential signals outp and outm .

클럭 신호(clk)가 논리 로우에서 논리 하이로 천이되면, 제어부(610)가 활성화된다. 이 상태에서 제1 입력 신호(Inp)의 전압 레벨이 제2 입력 신호(Inm)의 전압 레벨보다 높으면, 제1 차동 신호(outp)는 낮아지고, 제2 차동 신호(outm)는 높아진다. 반대로, 제어부(610)가 활성화된 상태에서 제1 입력 신호(Inp)의 전압 레벨이 제2 입력 신호(Inm)의 전압 레벨보다 낮으면, 제1 차동 신호(outp)는 높아지고, 제2 차동 신호(outm)는 낮아진다.When the clock signal clk transitions from logic low to logic high, the control unit 610 is activated. In this state, when the voltage level of the first input signal Inp is higher than the voltage level of the second input signal Inm, the first differential signal outp becomes low and the second differential signal outm becomes high. Conversely, when the voltage level of the first input signal Inp is lower than the voltage level of the second input signal Inm while the controller 610 is activated, the first differential signal outp becomes higher, the outm is lowered.

출력부(640)는 제1 및 제2 차동 신호들(outp,outm)을 입력하고, 입력 신호 비교기(511)의 2개의 출력 신호들(out,outb)을 출력한다. 즉, 출력부(630)는 제1 차동 신호(outp)가 제2 차동 신호(outm)보다 높거나, 반대로 제1 차동 신호(outp)가 제2 차동 신호(outm)보다 낮으면 2개의 출력 신호들(out,outb) 중 하나는 전원 전압(VDD) 레벨로써 출력하고, 다른 하나는 접지 전압 레벨로써 출력한다. 출력부(640)는 낸드게이트(NAND gate)들(641,642)로 구성된 래치(latch)를 구비한다. 따라서, 출력부(640)는 제1 및 제2 차동 신호들(outp,outm)의 전압 레벨이 바뀌지 않는 한, 현재 출력되는 출력 신호들(out,outb)의 전압 레벨을 계속 유지한다. The output unit 640 receives the first and second differential signals outp and outm and outputs two output signals out and outb of the input signal comparator 511. [ That is, when the first differential signal outp is higher than the second differential signal outm or conversely, when the first differential signal outp is lower than the second differential signal outm, the output unit 630 outputs two output signals One of the outputs out and outb is outputted as the power supply voltage VDD level and the other is outputted as the ground voltage level. The output unit 640 includes a latch composed of NAND gates 641 and 642. Therefore, the output unit 640 maintains the voltage levels of the output signals out and outb, which are currently output, as long as the voltage levels of the first and second differential signals outp and outm are not changed.

제1 유효 신호 발생부(650)는 차동 증폭부(630)에서 출력되는 제1 및 제2 차동 신호들(outp,outm)을 입력하고, 제1 유효 신호(vld1)를 출력한다. 즉, 제1 유효 신호 발생부(650)는 제1 차동 신호(outp)와 제2 차동 신호(outm)의 전압 레벨이 서로 다를 경우에 제1 유효 신호(vld1)를 활성화시킨다. 또한, 제1 유효 신호 발생부(650)는 제1 차동 신호(outp)와 제2 차동 신호(outm)의 전압 레벨이 동일할 경우에는 제1 유효 신호(vld1)를 비활성화시킨다. 즉, 입력 신호 비교기(511)에 준안정성이 발생할 경우에, 제1 유효 신호 발생부(650)는 제1 유효 신호(vld1)를 활성화시키지 않는다. 제1 유효 신호 발생부(650)는 익스클루시브 노아 게이트(exclusive NOR gate)(653) 및 노아 게이트(654)를 구비한다. 제1 유효 신호(vld1)를 출력하는 노아 게이트(654)에는 리셋 신호(rst)가 인가된다. 리셋 신호(rst)는 리셋 단자(513)를 통해서 입력된다. 리셋 신호(rst)가 논리 하이로 되면,노아 게이트(654)는 리셋되어 제1 유효 신호(vld1)를 리셋시킨다. The first valid signal generator 650 receives the first and second differential signals outp and outm output from the differential amplifier 630 and outputs the first valid signal vld1. That is, the first valid signal generator 650 activates the first valid signal vld1 when the voltage levels of the first differential signal outp and the second differential signal outm are different from each other. The first valid signal generator 650 deactivates the first valid signal vld1 when the voltage levels of the first differential signal outp and the second differential signal outm are equal to each other. That is, when the input signal comparator 511 generates metastability, the first valid signal generator 650 does not activate the first valid signal vld1. The first valid signal generator 650 includes an exclusive NOR gate 653 and a NOR gate 654. The reset signal rst is applied to the NOR gate 654 which outputs the first valid signal vld1. The reset signal rst is input through the reset terminal 513. When the reset signal rst becomes logic high, the NOR gate 654 is reset to reset the first valid signal vld1.

도 7은 도 5에 도시된 준안정성 검출기(521)의 블록도이다. 도 7을 참조하면, 준안정성 검출기(521)는 입력 신호 판단부(710), 준안정성 판단부(720), 및 제2 유효 신호 발생부(730)를 구비한다. 7 is a block diagram of the metastability detector 521 shown in FIG. Referring to FIG. 7, the metastability detector 521 includes an input signal determination unit 710, a metastability determination unit 720, and a second validity signal generation unit 730.

입력 신호 판단부(710)는 입력 신호 비교기(511)로 입력되는 클럭 신호(clk)와 입력 신호 비교기(511)에서 출력되는 제1 유효 신호(vld1)를 입력하고, 제1 메타 신호(mt0)와 리셋 신호(vldr)를 출력한다. 입력 신호 판단부(710)는 제1 유효 신호(vld1)가 논리 하이로써 활성화되면 클럭 신호(clk)와 관계없이 리셋 신호(vldr)를 출력하여 준안정성 판단부(720)를 리셋시킨다. 이와 같이, 제1 유효 신호(vld1)가 활성화되면 준안정성 판단부(720)는 리셋되어 동작을 하지 않기 때문에, 제1 유효 신호(vld1)가 활성화되어있는 동안에 준안정성 판단부(720)는 전력을 소모하지 않게 된다. 입력 신호 판단부(710)는 제1 유효 신호(vld1)가 논리 로우로써 비활성화되면, 클럭 신호(clk)에 동기되어 제1 메타 신호(mt0)를 출력한다. 즉, 입력 신호 판단부(710)는 제1 유효 신호(vld1)가 논리 로우인 상태에서, 클럭 신호(clk)가 논리 하이이면 제1 메타 신호(mt0)를 논리 하이로 활성화시키고, 클럭 신호(clk)가 논리 로우이면 제1 메타 신호(mt0)를 논리 로우로써 비활성화시킨다. 다시 말하면, 제1 유효 신호(vld1)가 논리 로우인 상태에서는 제1 메타 신호(mt0)는 클럭 신호(clk)에 따라 동작한다.The input signal determination unit 710 receives the clock signal clk input to the input signal comparator 511 and the first valid signal vld1 output from the input signal comparator 511 and outputs the first meta signal mt0, And a reset signal vldr. The input signal determination unit 710 outputs the reset signal vldr regardless of the clock signal clk when the first valid signal vld1 is activated as a logic high to reset the metastability determination unit 720. [ In this manner, when the first valid signal vld1 is activated, the metastability determination unit 720 is reset and does not operate. Therefore, during the activation of the first valid signal vld1, the meta- . The input signal determination unit 710 outputs the first meta signal mt0 in synchronization with the clock signal clk when the first valid signal vld1 is inactivated as a logic low. That is, when the first valid signal vld1 is logic low, the input signal determination unit 710 activates the first meta signal mt0 to a logic high when the clock signal clk is logic high, clk < / RTI > is logic low, it deactivates the first meta signal mt0 as a logic low. In other words, when the first valid signal vld1 is logic low, the first meta signal mt0 operates according to the clock signal clk.

준안정성 판단부(720)는 제1 메타 신호(mt0)를 입력하고, 제5 메타 신호(mt4)를 출력한다. 준안정성 판단부(720)는 직렬로 연결된 복수개의 레프리카(replica) 비교기들(721~724) 즉, 제1 내지 제4 레프리카 비교기들(721~724)을 구비한다. The metastability determining unit 720 receives the first meta signal mt0 and outputs the fifth meta signal mt4. The metastability determination unit 720 includes a plurality of replica comparators 721 to 724 connected in series, that is, first to fourth replica comparators 721 to 724.

제1 레프리카 비교기(721)는 전원 전압(VDD)과 접지 전압(VSS)을 입력하고, 제1 메타 신호(mt0)에 동기 되어 제2 메타 신호(mt1)를 출력한다. 즉, 제1 레프리카 비교기(721)는 제1 메타 신호(mt0)가 논리 하이로써 활성화될 때 제2 메타 신호(mt1)를 활성화시키고, 제1 메타 신호(mt0)가 논리 로우로써 비활성화될 때 제2 메타 신호(mt1)를 비활성화시킨다. 다시 말하면, 리셋 신호(vldr)가 논리 로우인 상태에서는, 제2 메타 신호(mt1)는 제1 메타 신호(mt0)에 따라 동작한다. 제1 레프리카 비교기(721)는 제1 유효 신호(vld1)가 활성화될 때 리셋된다. The first replica comparator 721 receives the power supply voltage VDD and the ground voltage VSS and outputs the second meta signal mt1 in synchronization with the first meta signal mt0. That is, the first replica comparator 721 activates the second meta signal mt1 when the first meta signal mt0 is activated as a logic high, and when the first meta signal mt0 is inactive as a logic low, 2 Deactivate meta signal (mt1). In other words, when the reset signal vldr is logic low, the second meta signal mt1 operates in accordance with the first meta signal mt0. The first replica comparator 721 is reset when the first valid signal vld1 is activated.

제2 레프리카 비교기(722)는 전원 전압(VDD)과 접지 전압(VSS)을 입력하고, 제2 메타 신호(mt1)에 동기되어 제3 메타 신호(mt2)를 출력한다. 즉, 제2 레프리카 비교기(722)는 제2 메타 신호(mt1)가 논리 하이로써 활성화될 때 제3 메타 신호(mt2)를 활성화시키고, 제2 메타 신호(mt1)가 논리 로우로써 비활성화될 때 제3 메타 신호(mt2)를 비활성화시킨다. 다시 말하면, 리셋 신호(vldr)가 논리 로우인 상태에서는 제3 메타 신호(mt2)는 제2 메타 신호(mt1)에 따라 동작한다. 제2 레프리카 비교기(722)는 입력 신호 판단부(710)에서 출력되는 리셋 신호(vldr)가 활성화될 때 리셋된다. The second replica comparator 722 receives the power supply voltage VDD and the ground voltage VSS and outputs the third meta signal mt2 in synchronization with the second meta signal mt1. That is, the second replica comparator 722 activates the third meta signal mt2 when the second meta signal mt1 is activated as a logic high, and when the second meta signal mt1 is inactive as a logic low, 3 Deactivate meta signal (mt2). In other words, when the reset signal vldr is logic low, the third meta signal mt2 operates in accordance with the second meta signal mt1. The second replica comparator 722 is reset when the reset signal vldr output from the input signal determination unit 710 is activated.

제3 레프리카 비교기(723)는 전원 전압(VDD)과 접지 전압(VSS)을 입력하고, 제3 메타 신호(mt2)에 동기되어 제4 메타 신호(mt3)를 출력한다. 즉, 제3 레프리카 비교기(723)는 제3 메타 신호(mt2)가 논리 하이로써 활성화될 때 제4 메타 신호(mt3)를 활성화시키고, 제3 메타 신호(mt2)가 논리 로우로써 비활성화될 때 제4 메타 신호(mt3)를 비활성화시킨다. 다시 말하면, 리셋 신호(vldr)가 논리 로우인 상태에서는 제4 메타 신호(mt3)는 제3 메타 신호(mt2)에 따라 동작한다. 제3 레프리카 비교기(723)는 입력 신호 판단부(710)에서 출력되는 리셋 신호(vldr)가 활성화될 때 리셋된다. The third replica comparator 723 receives the power supply voltage VDD and the ground voltage VSS and outputs the fourth meta signal mt3 in synchronization with the third meta signal mt2. That is, the third replica comparator 723 activates the fourth meta signal mt3 when the third meta signal mt2 is activated as a logic high, and when the third meta signal mt2 is inactive as a logic low, 4 Deactivate meta signal (mt3). In other words, the fourth meta signal mt3 operates in accordance with the third meta signal mt2 when the reset signal vldr is logic low. The third replica comparator 723 is reset when the reset signal vldr output from the input signal determination unit 710 is activated.

제4 레프리카 비교기(724)는 전원 전압(VDD)과 접지 전압(VSS)을 입력하고, 제4 메타 신호(mt3)에 동기되어 제5 메타 신호(mt4)를 출력한다. 즉, 제4 레프리카 비교기(724)는 제4 메타 신호(mt3)가 논리 하이로써 활성화될 때 제5 메타 신호(mt4)를 활성화시키고, 제4 메타 신호(mt3)가 논리 로우로써 비활성화될 때 제5 메타 신호(mt4)를 비활성화시킨다. 다시 말하면, 리셋 신호(vldr)가 논리 로우인 상태에서는 제5 메타 신호(mt4)는 제4 메타 신호(mt3)에 따라 동작한다. 제4 레프리카 비교기(724)는 입력 신호 판단부(710)에서 출력되는 리셋 신호(vldr)가 활성화될 때 리셋된다. 제5 메타 신호(mt4)가 활성화될 때 입력 신호 비교기(511)에서 준안정성이 발생하였다고 판단한다. The fourth replica comparator 724 receives the power supply voltage VDD and the ground voltage VSS and outputs the fifth meta signal mt4 in synchronization with the fourth meta signal mt3. That is, the fourth replica comparator 724 activates the fifth meta signal mt4 when the fourth meta signal mt3 is activated as a logic high, and when the fourth meta signal mt3 is inactive as a logic low, 5 Deactivate meta signal (mt4). In other words, the fifth meta signal mt4 operates in accordance with the fourth meta signal mt3 when the reset signal vldr is logic low. The fourth replica comparator 724 is reset when the reset signal vldr output from the input signal determination unit 710 is activated. It is determined that metastability has occurred in the input signal comparator 511 when the fifth meta signal mt4 is activated.

제1 내지 제4 레프리카 비교기들(721~724)은 각각 도 6에 도시된 회로와 동일한 구조로 구성될 수 있다. 이 때, 제1 및 제2 입력 신호들(Inp,Inm) 대신에 전원 전압(VDD)과 접지 전압(VSS)이 입력되고, 리셋 신호(rst) 대신에 입력 신호 판단부(710)에서 출력되는 신호(vldr)가 입력되며, 클럭 신호(clk) 대신에 전단에서 전송되는 제1 내지 제4 메타 신호들(mt0~mt4) 중 하나가 입력되고, 제1 유효 신호(vld1) 대신에 제2 내지 제5 메타 신호들(mt1~mt5) 중 하나가 출력된다. The first to fourth replica comparators 721 to 724 may be configured in the same structure as the circuit shown in Fig. 6, respectively. In this case, the power supply voltage VDD and the ground voltage VSS are input instead of the first and second input signals Inp and Inm and the input signal determination unit 710 outputs the power supply voltage VDD and the ground voltage VSS instead of the reset signal rst One of the first to fourth meta signals mt0 to mt4 transmitted at the previous stage is input instead of the clock signal clk and the second to eighth meta signals mt0 to mt4 are input instead of the first valid signal vld1, One of the fifth meta signals mt1 to mt5 is output.

도 2 내지 도 4에 도시된 바와 같이, 클럭 신호(clk))에 대한 유효 신호(vld1)의 지연 시간은 최대 3.5배이다. 즉, 클럭 신호(clk))에 대한 유효 신호(vld1)의 지연 시간은 최대 4배 이하이다. 따라서, 준안정성 검출기(521)가 4개의 레프리카 비교기들(721~724)을 구비함으로써 클럭 신호(clk)에 대한 유효 신호(vld1)의 지연 시간을 충분히 반영할 수가 있다. 즉, 4개의 레프리카 비교기들(721~724)에 의해 모든 상황에서 발생할 수 있는 준안정성이 충분히 검출될 수 있다.2 to 4, the delay time of the valid signal vld1 with respect to the clock signal clk is at most 3.5 times. The delay time of the valid signal vld1 with respect to the clock signal clk is at most four times or less. Therefore, since the metastable detector 521 includes the four replica comparators 721 to 724, the delay time of the valid signal vld1 for the clock signal clk can be sufficiently reflected. That is, the four replica comparators 721 to 724 can sufficiently detect metastability that can occur in all situations.

제2 유효 신호 발생부(730)는 입력 신호 비교기(511)에서 출력되는 제1 유효 신호(vld1)와 준안정성 판단부(720)의 출력 신호인 제5 메타 신호(mt4)를 입력하고, 이들 중 어느 하나라도 활성화되면 제2 유효 신호(vld2)를 활성화시킨다. 즉, 제2 유효 신호 발생부(730)는 제1 유효 신호(vld1)가 논리 하이로써 활성화되거나 제5 메타 신호(mt4)가 논리 하이로써 활성화되면 제2 유효 신호(vld2)를 논리 하이로써 활성화시키고, 제1 유효 신호(vld1)와 제5 메타 신호(mt4)가 모두 논리 로우로써 비활성화될 때 제2 유효 신호(vld2)를 논리 로우로써 비활성화시킨다. 제1 유효 신호(vld1)가 활성화되면 입력 신호 비교기(511)에서 준안정성이 발생하지 않은 것으로 판단하고, 제2 유효 신호(vld2)가 활성화되면 입력 신호 비교기(511)에서 준안정성이 발생한 것으로 판단한다. The second valid signal generator 730 receives the first valid signal vld1 output from the input signal comparator 511 and the fifth meta signal mt4 output from the metastability determination unit 720, The second valid signal vld2 is activated. That is, when the first valid signal vld1 is activated as a logic high or the fifth meta signal mt4 is activated as a logic high, the second valid signal generator 730 activates the second valid signal vld2 as a logic high, And deactivates the second valid signal vld2 as a logic low when the first valid signal vld1 and the fifth meta signal mt4 are both deactivated as a logic low. When the first valid signal vld1 is activated, the input signal comparator 511 determines that metastability has not occurred. When the second valid signal vld2 is activated, the input signal comparator 511 determines that metastability has occurred do.

상술한 바와 같이, 준안정성 검출기(521)는 입력 신호 비교기(511)에서 준안정성이 발생하는지 여부를 검출한다. 즉, 준안정성 검출기(521)는 제1 유효 신호(vld1)가 활성화되지 않을 때, 클럭 신호(clk)에 대한 유효 신호(vld1)의 지연 시간이 4배가 될 때까지 기다리며, 그 후에도 제1 유효 신호(vld1)가 발생하지 않으면 준안정성이 발생하였다고 판단하고, 제2 유효 신호(vld2)를 활성화시킨다. As described above, the metastability detector 521 detects whether or not metastability occurs in the input signal comparator 511. That is, the metastability detector 521 waits until the delay time of the valid signal vld1 for the clock signal clk becomes four times when the first valid signal vld1 is not activated, If the signal vld1 does not occur, it is determined that metastability has occurred, and the second valid signal vld2 is activated.

따라서, 비교 장치(501)를 구비하는 장치는 입력 신호 비교기(511)에서 준안정성이 발생하더라도 시간이 낭비되거나 회로가 오동작하는 것을 방지할 수가 있다. Therefore, even if metastability occurs in the input signal comparator 511, the apparatus including the comparator 501 can prevent time from being wasted or malfunction of the circuit.

도 8은 도 5의 입력 신호 비교기(511)에서 준안정성이 발생하지 않은 경우의 신호들의 시뮬레이션 결과를 보여준다. 도 8을 참조하면, 제1 유효 신호(vld1)가 제5 메타 신호(mt4)보다 먼저 논리 하이로써 활성화된다. 이와 같이, 제1 유효 신호(vld1)가 도 7의 준안정성 판단부(720)에서 출력되는 제5 메타 신호(mt4)보다 먼저 활성화되면, 준안정성이 발생하지 않은 것으로 판단하여 제1 유효 신호(vld1)에 의해 제2 유효 신호(vld2)가 활성화된다.FIG. 8 shows a simulation result of signals when the metastability does not occur in the input signal comparator 511 of FIG. Referring to FIG. 8, the first valid signal vld1 is activated as a logic high before the fifth meta signal mt4. When the first valid signal vld1 is activated earlier than the fifth meta signal mt4 output from the metastability determination unit 720 of FIG. 7, it is determined that the metastability does not occur, and the first valid signal the second valid signal vld2 is activated by the signal vld1.

도 9는 도 5의 입력 신호 비교기(511)에서 준안정성 상태가 발생한 경우의 신호들의 시뮬레이션 결과를 보여준다. 도 9를 참조하면, 제5 메타 신호(mt4)가 제1 유효 신호(vld1)보다 먼저 논리 하이로써 활성화된다. 이와 같이, 제5 메타 신호(mt4)가 제1 유효 신호(vld1)보다 먼저 활성화되면, 준안정성이 발생한 것으로 판단하여 제5 메타 신호(mt4)에 의해 제2 유효 신호 (vld2)가 활성화 된다.FIG. 9 shows a simulation result of signals when the metastable state occurs in the input signal comparator 511 of FIG. Referring to FIG. 9, the fifth meta signal mt4 is activated as a logic high before the first valid signal vld1. Thus, if the fifth meta signal mt4 is activated earlier than the first valid signal vld1, it is determined that metastability has occurred, and the second valid signal vld2 is activated by the fifth meta signal mt4.

본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments shown in the drawings, it is to be understood that various modifications and equivalent embodiments may be made by those skilled in the art without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (12)

외부에서 입력되는 클럭 신호에 동기되어 복수개의 입력 신호들의 전압차를 비교하고, 상기 전압차의 발생 여부를 나타내는 제1 유효 신호를 출력하는 입력 신호 비교기; 및
상기 클럭 신호와 제1 유효 신호를 입력하고, 상기 클럭 신호에 동기되어 상기 제1 유효 신호로부터 상기 입력 신호 비교기에서 준안정성(meta-stability)이 발생하는지 여부를 검출하는 준안정성 검출기를 구비하는 것을 특징으로 하는 비교 장치.An input signal comparator for comparing a voltage difference between a plurality of input signals in synchronization with an externally input clock signal and outputting a first valid signal indicating whether the voltage difference is generated; And
And a metastability detector that receives the clock signal and the first valid signal and detects whether meta-stability occurs in the input signal comparator from the first valid signal in synchronization with the clock signal Characterized in that 삭제delete 삭제delete 제1항에 있어서, 상기 입력 신호 비교기는,
상기 복수개의 입력 신호들의 전압차를 증폭하여 복수개의 차동 신호들을 출력하는 차동 비교부; 및
상기 차동 비교부에서 출력되는 복수개의 차동 신호들을 입력하고, 상기 차동 비교부의 복수개의 차동 신호들의 전압 레벨이 서로 다를 경우에 상기 제1 유효 신호를 발생시키는 제1 유효 신호 발생부를 구비하는 것을 특징으로 하는 비교 장치.The apparatus of claim 1, wherein the input signal comparator comprises:
A differential comparator for amplifying a voltage difference between the plurality of input signals and outputting a plurality of differential signals; And
And a first valid signal generator for inputting a plurality of differential signals output from the differential comparator and generating the first valid signal when voltage levels of a plurality of differential signals of the differential comparator are different from each other, . 제4항에 있어서, 상기 차동 비교부는
클럭 신호에 의해 활성화되는 제어부;
상기 제어부에 연결되며, 상기 복수개의 입력 신호들을 입력하고, 상기 제어부가 활성화될 때 상기 복수개의 입력 신호들을 비교하는 입력부; 및
상기 입력부에 연결되며, 상기 입력부가 상기 복수개의 입력 신호들을 비교할 때 상기 비교 결과에 따른 복수개의 차동 신호들을 출력하는 차동 증폭부를 구비하는 것을 특징으로 하는 비교 장치.The apparatus as claimed in claim 4, wherein the differential comparing unit
A control unit activated by a clock signal;
An input unit connected to the control unit for inputting the plurality of input signals and comparing the plurality of input signals when the control unit is activated; And
And a differential amplifier connected to the input unit and configured to output a plurality of differential signals according to the comparison result when the input unit compares the plurality of input signals. 제4항에 있어서,
상기 제1 유효 신호는 상기 차동 비교부의 복수개의 차동 신호들 중 어느 하나는 논리 로우이고, 다른 하나는 논리 하이일 때 활성화되는 것을 특징으로 하는 비교 장치.5. The method of claim 4,
Wherein the first valid signal is activated when one of the plurality of differential signals of the differential comparator is a logic low and the other is a logic high. 제4항에 있어서,
상기 제1 유효 신호 발생부는 외부에서 입력되는 리셋 신호에 의해 리셋되는 것을 특징으로 하는 비교 장치.5. The method of claim 4,
Wherein the first valid signal generator is reset by an externally input reset signal. 제1항에 있어서, 상기 준안정성 검출기는,
외부에서 입력되는 클럭 신호와 상기 제1 유효 신호를 입력하고, 상기 제1 유효 신호가 비활성화 상태일 때 상기 클럭 신호를 출력하는 입력 신호 판단부;
상기 입력 신호 판단부의 출력 신호를 입력하고, 상기 입력 신호 판단부의 출력 신호가 활성화될 때 메타 신호를 출력하는 준안정성 판단부; 및
상기 제1 유효 신호와 상기 준안정성 판단부의 출력 신호를 입력하고, 이들 중 어느 하나라도 활성화되면 제2 유효 신호를 출력하는 제2 유효 신호 발생부를 구비하는 것을 특징으로 하는 비교 장치.The apparatus of claim 1, wherein the metastability detector comprises:
An input signal determination unit receiving an external clock signal and the first valid signal and outputting the clock signal when the first valid signal is inactive;
A metastability judging unit for inputting an output signal of the input signal judging unit and outputting a meta signal when an output signal of the input signal judging unit is activated; And
And a second valid signal generator for receiving the first valid signal and the output signal of the metastable signal determiner and outputting a second valid signal when any one of them is activated. 제8항에 있어서,
상기 준안정성 판단부는 직렬로 연결된 복수개의 레프리카(replica) 비교기들을 구비하는 것을 특징으로 하는 비교 장치.9. The method of claim 8,
Wherein the metastability determination unit comprises a plurality of replica comparators connected in series. 제9항에 있어서,
상기 복수개의 레프리카 비교기들은 각각 전원 전압과 접지 전압을 입력하는 것을 특징으로 하는 비교 장치.10. The method of claim 9,
Wherein the plurality of replica comparators input a power supply voltage and a ground voltage, respectively. 제9항에 있어서,
상기 복수개의 레프리카 비교기들은 상기 제1 유효 신호가 활성화될 때, 상기 입력 신호 판단부에서 출력되는 신호에 의해 리셋되는 것을 특징으로 하는 비교 장치.10. The method of claim 9,
Wherein the plurality of the replica comparators are reset by a signal output from the input signal determination unit when the first valid signal is activated. 제9항에 있어서,
상기 복수개의 레프리카 비교기들은 각각 상기 입력 신호 비교기와 동일한 구조를 갖는 것을 특징으로 하는 비교 장치.10. The method of claim 9,
Wherein the plurality of replica comparators have the same structure as the input signal comparator, respectively.
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