KR101480866B1 - 포락선 검출기를 포함하는 ｍｉｍｏ 송신시스템 및 ｍｉｍｏ 송신시스템을 구성하는 전치왜곡기의 설계방법 - Google Patents

포락선 검출기를 포함하는 ｍｉｍｏ 송신시스템 및 ｍｉｍｏ 송신시스템을 구성하는 전치왜곡기의 설계방법 Download PDF

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Abstract

본 발명은 전력증폭기의 왜곡정보를 구현이 간단한 포락선 검출기로 획득함으로써, 피드백경로의 구현비용을 최소한으로 하는 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템 및 ＭＩＭＯ 송신시스템에 포함된 전치왜곡기를 설계하는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기 설계방법을 개시(introduce)한다. 상기 ＭＩＭＯ 송신시스템은, 제1송신기, 제2송신기, 피드백 경로부 및 적응 알고리즘 이행유닛을 포함한다. 상기 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기 설계방법은, 청구항 제4항에 기재된 ＭＩＭＯ 송신시스템으로부터 출력되는 전송신호의 왜곡을 보상하는데 사용되며, 트레이닝 신호 입력단계, 오차신호 생성단계, 포락선신호 검출단계, 디지털 에러신호 생성단계 및 제어신호 생성단계를 포함한다.

Description

포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템 및 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법 {ＭＩＭＯ transmitting system including envelope detector and Method for design the Pre-Distortion unit of the ＭＩＭＯ transmitting system}
본 발명은 ＭＩＭＯ(Multiple Input Multiple Output) 송신시스템에 관한 것으로, 특히, 전력증폭기의 왜곡정보를 구현이 간단한 포락선 검출기로 획득함으로써 피드백경로의 구현비용을 최소한으로 하는 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템 및 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법에 관한 것이다.
오늘날 고속 데이터 통신에 대한 수요가 점차 증가함에 따라, 차세대 통신 시스템들은 주파수 당 데이터의 밀도를 향상시키려는 시도가 진행되어 왔다. 주파수 당 데이터 밀도를 높이려는 시도로는 256 QAM(Quadrature Amplitude Modulation) 등의 높은 변조 차수를 사용하거나 복수의 안테나를 사용해 동일 주파수에 동시에 여러 데이터 스트림을 전송하는 등의 방법이 있다. 이들 방식은 공통적으로 더 높은 품질의 송신신호를 필요로 한다.
송신기에 사용되는 전력증폭기(Power Amplifier)는 송신기(Transmitter)에서 가장 전력소모가 큰 부품인데, 전력증폭기의 비선형성이 송신신호의 비선형성의 주원인이 되며, 이 문제를 해결하기 위해 여러 선형화 기법들이 연구되어 왔다. 그 중에서 전력증폭기의 비선형 특성을 디지털도메인에서 추정하여 사전 보상하는 디지털 전치 왜곡기는 전력증폭기의 선형성 특성을 효과적으로 개선하여 전력증폭기의 효율을 증가시킬 수 있는 방안으로 널리 알려져 왔다.
디지털 전치왜곡기는 주로 무선기지국 등에서 적용하여 왔으나, 최근에는 무선통신단말에도 이를 적용하려는 시도들이 다방면으로 이루어지고 있다. 이에 따라, 무선기지국에 비해 구현비용과 전력소모가 더욱 중요해지는 무선단말기의 특성 때문에, 자연스럽게 디지털 전치 왜곡기의 구현비용에 대해 보다 많은 관심이 기울여 지고 있다.
기본적으로 디지털 전치왜곡기는, 전력증폭기의 RF(Radio Frequency) 출력신호를 하향 변환하여 비선형 왜곡된 기저대역 신호를 얻고, 원래의 왜곡되지 않은 송신신호와 피드백 된 왜곡신호로부터 기저대역에서의 등가 전력증폭기 특성함수 혹은 이의 역함수를 추정해 낸다. 이를 위해 대부분의 디지털 전치왜곡기는, 통상의 수신기와 동일한 구조의 피드백 경로를 추가로 필요로 하며, 이 피드백 경로의 구현비용이 디지털 전치왜곡기의 전체 구현비용에 있어서 매우 큰 부분을 차지한다.
ＭＩＭＯ(Multiple-Input Multiple-Output)는 무선 통신의 송수신 데이터의 용량을 높이기 위한 기술로써, 송신단과 수신단에서 복수의 안테나를 사용하며, 사용된 안테나 수에 비례하여 전송되는 데이터의 용량을 높인다.
도 1은 디지털 전치왜곡기를 포함하는 ＭＩＭＯ 송신시스템의 구성을 나타낸다.
도 1을 참조하면, ＭＩＭＯ 송신시스템(100)은, 제1송신기(110), 제2송신기(120), 감쇄부(130), 피드백경로부(140) 및 적응알고리즘 이행유닛(150)을 포함한다. 송신기(110, 120) 각각에는 전치왜곡기(111, 121), 디지털 아날로그 변환기(112, 122), 변조기(113, 123), 전력증폭기(114, 124) 및 송신안테나(115, 125)가 포함된다. 피드백경로부(140)에는 선택기(141), 복조기(142) 및 아날로그 디지털 변환기(143)가 포함된다. 2개의 송신기(110, 120)에 포함된 전력증폭기(114, 124)로부터 출력되는 신호는 각각 감쇄기(131, 132)를 포함하는 감쇄부(130)에서 감쇄된 후 피드백경로부(140)로 전달된다.
ＭＩＭＯ 송신시스템(100)은 복수의 송신경로 즉 복수의 송신기가 존재하지만, 설명의 편의를 위해 2개의 송신경로(110, 120)가 있는 것으로 가정하고 설명한다.
한 번에 한 경로의 디지털 전치왜곡기를 설계한다고 가정하면, 각 송신기는 선택기(141)를 사용하여 하나의 피드백경로부(130)를 공유할 수 있다. 도 1에서 실선은 제1송신기(110)에 포함된 전치왜곡기(111)를 훈련하는 경우의 신호경로를 나타내고, 점선은 제2송신기(120)에 포함된 전치왜곡기(121)를 훈련하는 경우의 신호경로를 나타내며, 기저대역의 입력신호(x(n))는 복소신호(complex signal)이므로 2개의 송신라인으로 도시되어 있다.
피드백경로의 구현을 위해서는 통상의 수신기와 동일한 구조를 가지는 피드백경로부(140)가 추가되어야 하는데, 직접변환방식의 피드백경로의 경우, 2개의 I/Q mixer(I/Q 혼합기), 2개의 LPF(Low Pass Filter), 그리고 2개의 ADC(Analog to Digital Convertor)가 필요하다.
종래에 사용되던 피드백신호의 실수부 및 허수부를 모두 얻는 통상의 수신기 구조에서, 피드백경로부(140)의 구현비용을 낮추기 위해서 여러 방안들이 시도되어 왔으며, 그 중 한 가지로 실수부 혹은 허수부만을 피드백하는 방식의 single-mixer 피드백[1]이 제안된 바 있다. 이 방식은 전력증폭기의 정확한 크기-위상 특성을 얻기 위해서 동일한 크기와 다양한 위상을 가지는 송신신호-피드백신호 조합을 수집하여 이로부터 전력증폭기 특성을 추정한다. 이는 기본적으로 룩업 테이블(look-up table)을 포함하는 형태로 구현되고, 따라서 테이블 사이즈에 따른 양자화 잡음을 포함하게 되며 아울러 복잡한 연산을 수행해야 하기 때문에 수렴 속도가 늦게 되는 단점이 있다.
다른 접근 방법으로 포락선 검출기를 피드백경로에 적용하려는 시도들도 제안되었다. [2]-[4]. 이 경우에는 전력증폭기의 크기(amplitude)에 대한 이득특성은 쉽게 얻을 수 있으나 위상에 대한 왜곡특성을 얻기가 어렵기 때문에, 전력증폭기의 설계 단계에서 위상왜곡을 최소화 하기 위해 노력하거나, 혹은 위상왜곡 정보를 얻기 위해 두 개 이상의 포락선 검출기를 이용하는 다소 복잡한 회로 구성을 필요로 하기도 한다.
[1] A. R. Mansell and A. Bateman, "Adaptive predistortion with reduced feedback complexity,"Electronics Letters, vol. 32, no. 13, pp. 1153~1154, June 1996.
[2] T. Arthanayake, H. B.Wood, "Linear amplification using envelope feedback," Electronics Letters, vol. 7, no. 7, pp. 145~146, Apr. 1971.
[3] W.Woo and J. S. Kenney, "A new envelope predistortion linearization architecture for handset power amplifiers,"in Proc. Radio and Wireless Conf., 2004, pp. 175~178.
[4] (특허출원 제10-2012-0122302호) "포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법," 이용훈, 소진현, 정의림, 최성호, 안승혁.
본 발명이 해결하고자 하는 기술적 과제는 전력증폭기의 왜곡정보를 구현이 간단한 포락선 검출기로 획득함으로써, 피드백경로의 구현비용을 최소한으로 하는 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템을 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기 ＭＩＭＯ 송신시스템에 포함된 전치왜곡기를 설계하는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기 설계방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 ＭＩＭＯ 송신시스템은, 제1송신기, 제2송신기, 피드백 경로부 및 적응 알고리즘 이행유닛을 포함한다.
상기 제1송신기는 기저대역의 제1디지털 송신데이터를 전치왜곡하는 제1전치왜곡기, 상기 제1전치왜곡기에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제1디지털 아날로그 변환기, 변환된 아날로그신호를 변조하는 제1변조기, 상기 제1변조기의 출력을 증폭하여 제1송신신호를 생성하는 제1전력증폭기 및 상기 제1송신신호를 외부로 전송하는 제1안테나를 포함한다. 상기 제2송신기는 기저대역의 제2디지털 송신데이터를 전치왜곡하는 제2전치왜곡기, 상기 제2전치왜곡기에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제2디지털 아날로그 변환기, 변환된 아날로그신호를 변조하는 제2변조기, 상기 제2변조기의 출력을 증폭하여 제2송신신호를 생성하는 제2전력증폭기 및 상기 제2송신신호를 외부로 전송하는 제2안테나를 포함한다. 상기 피드백 경로부는 상기 제1송신신호, 상기 제2송신신호, 상기 제1변조기로부터 출력되는 제1변조신호 및 상기 제2변조기로부터 출력되는 제2변조신호를 이용하여 디지털 에러신호를 생성한다. 상기 적응알고리즘 이행유닛은 상기 제1디지털 송신데이터, 상기 제2디지털 송신데이터 및 상기 디지털 에러신호를 이용하여 상기 제1전치왜곡기 및 상기 제2전치왜곡기를 설정하는 데 사용되는 제1제어신호 및 제2제어신호를 생성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기 설계방법은, 청구항 제4항에 기재된 ＭＩＭＯ 송신시스템으로부터 출력되는 전송신호의 왜곡을 보상하는데 사용되며, 트레이닝 신호 입력단계, 오차신호 생성단계, 포락선신호 검출단계, 디지털 에러신호 생성단계 및 제어신호 생성단계를 포함한다.
상기 트레이닝 신호 입력단계는 상기 제1송신기 및 상기 제2송신기에 동일한 기저대역의 디지털 송신데이터를 인가한다. 상기 오차신호 생성단계는 전치왜곡기를 설계하고자 하는 송신기로부터 출력되는 송신신호를 감쇄시킨 신호와 나머지 다른 송신기의 변조신호 사이의 차신호인 상기 오차신호를 생성한다. 상기 포락선신호 검출단계는 상기 오차신호의 포락선인 상기 포락선신호를 검출한다. 상기 디지털 에러신호 생성단계는 아날로그 상태의 상기 포락선신호를 디지털 신호로 변환하여 상기 디지털 에러신호를 생성한다. 상기 제어신호 생성단계는 상기 제1디지털 송신데이터, 상기 제2디지털 송신데이터 및 상기 디지털 에러신호를 이용하여 해당 전치왜곡기의 제어신호를 생성한다.
본 발명에 따른 ＭＩＭＯ 송신시스템의 경우, 디지털 전치왜곡기의 설계에 필요한 피드백 경로를 단순한 포락선 검출기와 간단한 회로구성만으로 매우 간단히 구현할 수 있으므로 전체 송신기 구현 비용을 대폭 절감할 수 있는 장점이 있다.
도 1은 디지털 전치왜곡기를 포함하는 ＭＩＭＯ 송신시스템의 구성을 나타낸다.
도 2는 본 발명에 따른 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템을 나타낸다.
도 3은 제1송신기에 포함된 전치왜곡기를 설계할 때 ＭＩＭＯ 송신시스템의 신호흐름을 나타낸다.
도 4는 제2송신기에 포함된 전치왜곡기를 설계할 때 ＭＩＭＯ 송신시스템의 신호흐름을 나타낸다.
도 5는 본 발명에 따른 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법의 신호흐름도이다.
도 6은 전력증폭기 모델 추정 문제를 보다 단순화한 블록 다이어그램이다.
도 7은 계수 w1을 구하는 과정을 나타낸다.
도 8은 컴퓨터 모의실험으로 수행한 전력 스펙트럼에 따른 성능시험결과를 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명에서 제안하는 ＭＩＭＯ 송신시스템은, 송신기로 표현될 수 있는 복수의 송신경로를 가지며, 복수의 송신기 중 임의로 선택된 2개의 송신기에 동일한 기저대역의 입력신호(x(n))를 입력하고, 그 중 하나의 송신기에 포함된 전치왜곡기를 설계하는데 나머지 하나의 송신경로를 이용하는 구조이며, 특히 전치왜곡기를 설계하는데 필요한 정보 중 하나인 전력증폭기의 왜곡정보를 구현이 간단한 포락선 검출기로 획득한다.
송신기의 출력단에 설치된 전력증폭기에 의해 왜곡되는 송신신호와 왜곡되지 않은 입력신호를 RF(Radio Frequency) 주파수 영역에서 비교하는 방식을 수행하기 위해서는, 피드백 수신경로 이외에도 별도의 실제로 사용하지 않는 송신경로가 추가로 필요하게 되므로, 송신안테나를 한 개만 가지고 있는 SISO(Single Input Single Output) 방식의 송신시스템의 경우에는 전력증폭기에 의해 왜곡된 신호와 왜곡되지 않은 신호를 RF 주파수 영역에서 비교하는 방식이 적합하지 않다.
그러나, 복수의 송신경로 즉 복수의 송신기를 구비하는 ＭＩＭＯ(Multiple Input Multiple Output) 방식의 송신시스템의 경우, 통신규격 또는 시나리오 즉 송신기의 사용과 관련하여 사전에 설정된 계획표에 따라 동시에 모든 송신기를 사용하지 않는 상황이 존재할 수가 있으며, 임의로 송신안테나를 모두 사용하지 않도록 송신모드를 변경할 수도 있으므로, 이러한 경우에 사용하지 않고 있는 송신기를 디지털 전치왜곡기의 설계를 위해 사용할 여지가 있다. 예를 들면 802.16e 규격의 경우, 첫 PUSC(Partial Usage Sub-Channel) zone의 신호는 단일 안테나로만 송신되므로 이 구간동안 사용되지 않는 송신기를 이용하여 디지털 전치왜곡기를 설계할 수 있고, 802.11의 무선 LAN 규격의 경우에는 송신기가 송신방식을 결정할 수 있으므로 디지털 전치왜곡기의 설계가 필요한 경우 임시로 단일 송신 안테나만을 사용하도록 설정한 후 전치왜곡기를 설계할 수 있다.
대부분의 셀룰러 통신들은 기지국과의 정보 교환에 의해 송수신 모드를 변경할 수 있으므로, 기존의 송신경로에 부가적으로 송신경로를 추가할 필요는 없다. 단일 송신안테나만을 사용하는 동안의 전송속도 저하가 우려될 수도 있는데, 전력증폭기의 특성변화 속도는 매우 느리기 때문에, 수 분 당 1회 정도의 재훈련으로도 충분하다. 특히 아래에 설명하는 본 발명에 따른 디지털 전치왜곡기의 설계에는 매우 짧은 시간만이 소요되므로, 데이터 전송속도에 미치는 영향은 매우 미미하다.
따라서 ＭＩＭＯ 송신기의 경우에는 제안된 구조를 적용할 때 얻어지는 비용 감소 효과를 고려하면 충분히 제안된 방식을 적용할 가치가 있다.
이하에서는 2개의 송신안테나를 가진 즉 2개의 송신경로를 가지는 ＭＩＭＯ 송신시스템을 예로 들어 본 발명을 설명하며, 이 분야의 통상의 지식을 가진 기술자라면 이하의 설명을 2개 이상의 송신경로를 가지는 ＭＩＭＯ 송신시스템에 적용하는 것은 언제나 가능하다.
도 2는 본 발명에 따른 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템을 나타낸다.
도 2를 참조하면, 본 발명에 따른 포락선 검출기를 포함하는 ＭＩＭＯ 송신시스템(200)은, 제1송신기(210), 제2송신기(220), 감쇄부(230), 피드백경로부(240) 및 적응알고리즘 이행유닛(250)을 구비한다.
제1송신기(210)는 기저대역의 제1디지털 송신데이터(x1(n))를 전치왜곡하는 제1전치왜곡기(211), 제1전치왜곡기(211)에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제1디지털 아날로그 변환기(212), 변환된 아날로그신호(y1(t))를 변조하는 제1변조기(213), 제1변조기(213)의 출력(yR1(t))을 증폭하여 제1송신신호(aR1(t))를 생성하는 제1전력증폭기(214) 및 제1송신신호(aR1(t))를 외부로 전송하는 제1안테나(215)를 포함한다.
제2송신기(220)는 기저대역의 제2디지털 송신데이터(x2(n))를 전치왜곡하는 제2전치왜곡기(221), 제2전치왜곡기(221)에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제2디지털 아날로그 변환기(222), 변환된 아날로그신호(y2(t))를 변조하는 제2변조기(223), 제2변조기(223)의 출력(yR2(t))을 증폭하여 제2송신신호(aR2(t))를 생성하는 제2전력증폭기(224) 및 제2송신신호(aR2(t))를 외부로 전송하는 제2안테나(225)를 포함한다.
감쇄부(230)는 제1송신신호(aR1(t))의 크기를 감쇄하여 피드백 경로부(240)로 송신하는 제1감쇄기(231) 및 제2송신신호(aR2(t))의 크기를 감쇄하여 피드백 경로부(240)로 송신하는 제2감쇄기(232)를 포함한다.
피드백경로부(240)는 제1선택기(241), 제2선택기(242), 차신호생성기(243), 포락선검출기(244) 및 아날로그 디지털 변환기(245)를 구비한다.
제1선택기(241)는 제1선택신호(SEL1)에 응답하여 제1변조기(213)로부터 출력되는 제1변조신호(yR1(t))및 제2변조기(223)로부터 출력되는 제2변조신호(yR2(t))중 하나의 변조신호(Gx(t))를 선택한다. 제2선택기(242)는 제2선택신호(SEL2)에 응답하여 제1송신신호(aR1(t))및 제2송신신호(aR2(t))중 하나의 송신신호를 선택하거나, 제1감쇄기(231)의 출력신호 및 제2감쇄기(232)의 출력신호 중 하나의 출력신호(G'x(t))를 선택한다. 제1선택신호(SEL1) 및 제2선택신호(SEL2)는 도 2에는 도시되지 않았지만, 시스템(200)을 제어하는 제어부(미도시)에서 생성하여 제공한다. 차신호생성기(243)는 제1선택기(241) 및 제2선택기(242)로부터 출력되는 신호의 차이인 오차신호(e(t))를 생성한다. 포락선검출기(244)는 오차신호의 포락선을 검출하여 포락선신호(z(t))를 생성한다. 아날로그 디지털 변환기(245)는 포락선신호(z(t))를 디지털 신호로 변환하여 디지털에러신호(z(n))를 생성한다.
적응알고리즘 이행유닛(250)은 제1디지털 송신데이터(x1(n)),제2디지털 송신데이터(x2(n))및 디지털 에러신호(z(n))를 이용하여 제1전치왜곡기(211) 및 제2전치왜곡기(221)를 설정하는 데 사용되는 제1제어신호(CON1) 및 제2제어신호(CON2)를 생성한다.
여기서 제1제어신호(CON1) 및 제2제어신호(CON2)는, 기저대역의 디지털 송신데이터(x(n))와 송신신호(aR(t))의 차이가 0(zero)가 되도록 해당 전치왜곡기(211, 221)의 입출력 특성을 조정하여, 기저대역의 디지털 송신데이터(x(n))를 사전에 왜곡시키는 정보를 가지고 있으며, 이는 본 발명에서 제안하는 것이 아니고 일반적으로 알려져 있는 기술이므로 여기서는 자세하게 설명하지 않는다.
도 3은 제1송신기에 포함된 전치왜곡기를 설계할 때 ＭＩＭＯ 송신시스템의 신호흐름을 나타낸다.
도 4는 제2송신기에 포함된 전치왜곡기를 설계할 때 ＭＩＭＯ 송신시스템의 신호흐름을 나타낸다.
도 3 및 도 4를 참조하면, 신호 전송에 사용 중인 송신기와 사용하고 있지 않은 송신기에 동일한 기저대역의 디지털 송신데이터(x(n))를 인가함으로써 전치왜곡기의 설계가 시작된다는 것을 알 수 있다.
적응알고리즘 이행유닛(250)은 PD 설계부(251) 및 PA 인식부(252)를 구비하는데, 제1송신기(210)에 포함된 전치왜곡기(211)를 설계할 때와 제2송신기(220)에 포함된 전치왜곡기(221)를 설계할 때의 역할은 아래에 설명하는 바와 같이 서로 다르다.
도 3을 참조하면, 제1송신기(210)에 포함된 전치왜곡기(211)를 설계할 때,
PD 설계부(251)는 제1전치왜곡기(211) 및 제2전치왜곡기(221)로부터 출력되는 전치왜곡신호를 이용하여 제1제어신호(CON1)를 생성하며, PA 인식부(252)는 디지털 송신데이터(x(n)) 및 디지털 에러신호(z(n))를 이용하여 제2제어신호(CON2)를 생성한다.
도 4를 참조하면, 제2송신기(220)에 포함된 전치왜곡기(221)를 설계할 때,
PD 설계부(251)는 제1전치왜곡기(211) 및 제2전치왜곡기(221)로부터 출력되는 전치왜곡신호를 이용하여 제2제어신호(CON2)를 생성하며, PA 인식부(252)는 디지털 송신데이터(x(n)) 및 디지털 에러신호(z(n))를 이용하여 제1제어신호(CON1)를 생성한다.
제1송신기(210)에 포함된 전치왜곡기(211)를 설계할 때;
제2선택기(242)는 제1송신기(210)에 포함된 전력증폭기(214)로부터 생성되는 제1송신신호(aR1(t))를 선택하고 제1선택기(241)는 제2송신기(220)에서 생성되는 제2변조신호(yR2(t))를 선택한다.
제2송신기(220)에 포함된 전치왜곡기(221)를 설계할 때;
제2선택기(242)는 제2송신기(220)에 포함된 전력증폭기(224)로부터 생성되는 제2송신신호(aR2(t))를 선택하고 제1선택기(241)는 제1송신기(210)에서 생성되는 제1변조신호(yR1(t))를 선택한다.
이하에서는 도 3 및 도 4와 같은 구조를 이용하여 각각의 송신기에 포함된 전치왜곡기를 설계하는 방법에 대하여 설명한다.
도 5는 본 발명에 따른 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법의 신호흐름도이다.
도 5를 참조하면, ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법(500)은 도 2에 도시된 ＭＩＭＯ 송신시스템(200)으로부터 출력되는 전송신호의 왜곡을 보상하는데 사용되는 전치왜곡기의 설계방법으로써, 송신기선택단계(510), 트레이닝 신호입력단계(520), 오차신호 생성단계(530), 포락선신호 검출단계(540), 디지털 에러신호 생성단계(550) 및 제어신호 생성단계(560)를 포함한다.
송신기선택단계(510)는 현재 데이터 송신에 사용중인 송신기들 중 한 개의 송신기, 그리고 복수의 송신기 중 통신규격 혹은 송신기의 사용과 관련하여 사전에 설정된 계획표에 따라 사용되고 있지 않은 송신기들 중에서 혹은 송신모드에 따라 사용하지 않도록 설정된 송신기들 중에서 한 개의 송신기를 선택한다.
트레이닝 신호입력단계(520)는 제1송신기(210) 및 제2송신기(220)에 동일한 기저대역의 디지털 송신데이터(x(n))를 인가한다.
오차신호 생성단계(530)는 전치왜곡기를 설계하고자 하는 송신기로부터 출력되는 송신신호를 감쇄시킨 신호와 나머지 다른 송신기의 변조신호 사이의 차신호인 상기 오차신호를 생성한다. 만일 제1송신기(210)에 포함된 전치왜곡기(211)를 설계하고자 하는 경우에는 제1송신기(210)로부터 출력되는 제1송신신호(aR1(t))와 제2송신기(220)에서 생성된 제2변조신호(yR2(t))의 차신호를 생성하게 될 것이다. 반대로 제2송신기(220)에 포함된 전치왜곡기(221)를 설계하고자 하는 경우에는 제2송신기(220)로부터 출력되는 제2송신신호(aR2(t))와 제1송신기(210)에서 생성된 제1변조신호(yR1(t))의 차신호를 생성하게 될 것이다.
포락선신호 검출단계(540)는 오차신호의 포락선인 포락선신호를 검출한다.
디지털 에러신호 생성단계(550)는 아날로그 상태의 포락선신호를 디지털 신호로 변환하여 디지털 에러신호(z(n))를 생성한다.
제어신호 생성단계(560)는 디지털 송신데이터(x(n)) 및 디지털 에러신호(z(n))를 이용하여 2개의 제어신호(CON1, CON2)를 각각 생성한다.
전치왜곡기의 구성 및 동작에 대해서는 이미 공지되었으며, 본 발명에서는 전치왜곡기를 새로 제안하는 것이 아니라, 종래의 전치왜곡기를 그대로 사용하므로, 전치왜곡기의 구성 및 동작에 대해서는 자세하게 설명하지 않는다.
도 3을 참조하면, 제1송신경로 즉 제1송신기(210)에 포함된 전치왜곡기(211)를 설계하기 위해서는, 제1송신기(210)와 제2송신기(220)에 동일한 기저대역 신호(x(n))를 인가한다.
이와 같은 조건에서, 제1송신기(210)를 구성하는 전력증폭기(214)에서는 전력증폭기(214)의 비선형 특성에 의해 왜곡된 RF 신호 즉 제1송신신호(aR1(t))가 출력될 것이다. 제1송신기(210)에 인가된 신호와 동일한 기저대역 신호(x(n))가 인가되었으므로, 제2송신기(220)를 구성하는 전력증폭기(224)의 입력 즉 제2변조기(223)로부터 출력되는 제2변조신호(yR2(t))는 제1송신기(210)를 구성하는 전력증폭기(214)의 입력에 인가되는 신호와 동일한 신호가 될 것이다.
제1송신기(210)로부터 출력되는 제1송신신호(aR1(t))의 전력은 전력증폭기(214)에 의해 증폭되어 매우 높으므로, 이를 제2변조신호(yR2(t))의 전력과 동일하도록 감쇄시킨 후, 감쇄된 제1송신신호(aR1(t))와 제2변조신호(yR2(t))의 차이가 되는 오차신호(e(t))를 생성한다.
오차신호(e(t))의 크기는 포락선검출기(244)를 사용하여 측정(z(t))되고, 측정된 결과는 아날로그 디지털 변환기(245)를 통해 디지털 에러신호(z(n))로 변환된 후 적응알로리즘 이행유닛(250)으로 전달된다.
오차신호(e(t))에서 얻을 수 있는 정보에 대해 보다 자세히 알아보기 위해 아래와 같이 수식을 통해 오차신호의 모델을 얻는 과정을 기술한다.
제1송신기(210)에 포함된 전치왜곡기(211)의 함수를 F1(ㅇ), 제2송신기(220)에 포함된 전치왜곡기(221)의 함수를 F2(ㅇ)라고 가정할 때, 제1송신기(210) 및 제2송신기(220)에 각각 포함된 디지털 아날로그 변환기(212, 222)의 출력신호는 수학식 1과 같이 표시할 수 있다. 디지털 아날로그 변환기(212, 222)의 출력신호는 아날로그신호이므로 그 표시는 디지털신호와 구분되어야 하지만, 이는 신호처리 도메인(domain)의 변환으로 극복될 수 있으므로, 설명의 편의를 위해 디지털신호와 혼용하여 사용한다.
Figure 112013033036788-pat00001
Figure 112013033036788-pat00002
여기서, y1은 제1송신기(210)에 포함된 디지털 아날로그 변환기(212)의 출력신호이고, y2는 제2송신기(220)에 포함된 디지털 아날로그 변환기(222)의 출력신호이다.
제1송신기(210)에 포함된 전치왜곡기(211)를 설계하는 시작 단계에서는 제1송신기(210)에 포함된 전치왜곡기(211)의 함수는 F1(x)=x로 설정하고, 제2송신기(220)에 포함된 전치왜곡기(221)의 함수인 F2(ㅇ)는 제1송신기(210)를 구성하는 전력증폭기(214)의 기저대역 특성을 모델링 하기 위한 가상 전력증폭기로 사용한다.
수학식 1에 표시된 신호들이 RF로 업 컨버전(Up-conversion)되면 수학식 2와 같이 표시할 수 있다.
Figure 112013033036788-pat00003
Figure 112013033036788-pat00004
이하의 설명에서 아래첨자 R은 RF 신호를 의미하며, R이 없는 신호는 기저대역의 신호를 의미한다. 이하의 설명에도 상기의 내용을 준용한다.
제1송신신호(aR1(t))는 전력증폭기(214)의 비선형 특성을 임의의 5차 다항식함수인 GR(ㅇ)로 모델링하고, 수학식 2를 GR(ㅇ)에 대입한 후 반송파(carrier wave) 주위의 신호성분만을 고려하면 수학식 3과 같이 표시할 수 있다.
Figure 112013033036788-pat00005
Figure 112013033036788-pat00006
Figure 112013033036788-pat00007
Figure 112013033036788-pat00008
여기서, α는 계수이다. 5차 다항식 모델을 적용한 것은 설명의 편의를 위한 것이며 이의 유도과정은 임의의 차수(L, L은 자연수)를 가지는 다항식 혹은 볼테라(Volterra) 모델 등에도 동일하게 적용이 가능하다.
a(t)는 전력증폭기(214)의 기저대역 등가 함수에 의해 왜곡된 기저대역 신호이며 수학식 4와 같이 표시할 수 있다.
Figure 112013033036788-pat00009
상기의 수학식으로 표현할 수 있는 신호들로부터 검출된 포락선신호(z(t))는 수학식 5와 같이 표시할 수 있다.
Figure 112013033036788-pat00010
Figure 112013033036788-pat00011
수학식 5에서, G(x(t))/K는 기존 방식의 피드백회로에서 얻어지는 피드백신호 즉 전력증폭기의 기저대역의 등가특성을 가지는 신호와 동일하다. 따라서, 오차신호의 포락선을 검출하게 되면, 전력증폭기의 출력신호를 다운 컨버전(Down-Conversion)한 기저대역 신호와 왜곡되지 않은 혹은 의도적으로 왜곡된 기저대역 신호와의 오차의 크기를 구할 수 있다.
즉, 오차신호에 포함된 정보는 기존 방식의 피드백 회로를 통해 얻을 수 있는 에러와 동일하나 위상정보가 제거된 상태가 된다. 이 에러의 크기가 0(zero) 인 경우 가상 전력증폭기 모델이 실제 전력증폭기의 기저대역 모델과 일치하게 되므로, 이 에러의 크기를 최소화 할 수 있도록 F2(ㅇ)의 모델을 찾아가는 알고리즘을 구성할 수 있다면, 전력 증폭기의 기저대역 특성을 얻을 수 있고 이를 이용해 전력증폭기를 선형화하는 전치왜곡기를 설계할 수 있을 것이다.
기존 피드백 방식으로는 에러의 위상정보까지 포함한 모든 정보를 얻을 수 있었으므로 LMS, RLS 등의 통상의 적응 알고리즘들을 직접 사용할 수 있었으나, 본 발명에서 제안한 구조의 경우에는 에러의 크기만을 알 수 있으므로, reinforcement learning 기법을 적용하거나 아니면 별도의 추정 알고리즘을 사용해야 한다. 여기에서는 이를 위해 가상 전력증폭기 모델로 다항식 모델을 사용하는 경우에 적용할 수 있는 단계별 계수 추정 알고리즘을 제안한다.
도 6은 전력증폭기 모델 추정 문제를 보다 단순화한 블록 다이어그램이다.
도 6을 참조하면, 제1선택기(241)에서 선택된 신호(Gx(n))와 제2선택기(242)에서 선택된 신호(G'x(n))의 차이신호(e(n))의 포락선(z(n))을 검출한다는 것이다. 여기서, (x(n))는 기저대역 디지털송신데이터이다.
도 6에서는 알고리즘 설명의 편의를 위해 가상 전력증폭기의 모델을 수학식 6과 같은 다항식 모델로 가정한다.
Figure 112013033036788-pat00012
여기서, w는 계수이다. 이 때 포락선검출기(244)의 출력신호(z(t))를 디지털로 변환한 디지털 에러신호(z(n))는 수학식 7과 같이 표시할 수 있다.
Figure 112013033036788-pat00013
디지털 에러신호(z(n))를 제곱하게 되면, 수학식 8에 표시한 바와 같이, 입력신호의 크기의 제곱항들로 구성되는 에러신호(z(n))에 대한 다항식 모델을 얻을 수 있다.
Figure 112013033036788-pat00014
Figure 112013033036788-pat00015
Figure 112013033036788-pat00016
여기서 T는 아날로그 디지털 변환기의 샘플링 주기,
Figure 112013033036788-pat00017
및
Figure 112013033036788-pat00018
는 벡터를 의미하며, 5차 다항식 모델의 전력증폭기의 경우, 수학식 8의 제곱-에러 다항식 모델의 계수(di)는 수학식 9와 같이 표시할 수 있다. 이하에서 변수의 상부에 바(bar)가 있는 경우는 모두 벡터를 의미한다.
Figure 112013033036788-pat00019
Figure 112013033036788-pat00020
Figure 112013033036788-pat00021
Figure 112013033036788-pat00022
Figure 112013033036788-pat00023
수학식 9에 표시한 제곱-에러 다항식 모델의 계수는 N(N은 자연수)개의 입력-에러 조합을 이용하여 수학식 10 및 수학식 11과 같이 구할 수도 있다.
Figure 112013033036788-pat00024
Figure 112013033036788-pat00025
수학식 10 및 수학식 11에 표시한 바와 같이, 입력신호와 에러신호로부터 입력신호 행렬과 제곱-에러 벡터를 구성하면, 제곱-에러 다항식 계수는 최소 자승법을 적용할 경우 수학식 12와 같이 얻어진다.
Figure 112013033036788-pat00026
물론, 앞에서 유도한 식들로부터 LMS 및 RLS 등의 적응 기법들로 구현하는 것도 가능하지만, 기타 다른 기법들을 적용하여 계수를 구할 수도 있다.
상술한 바와 같이 피드백 된 포락선신호를 사용해 구한 제곱-에러 신호의 다항식 모델의 계수는 실제 전력증폭기 특성과 현재의 F2(ㅇ)의 계수 사이의 에러로 구성된 다항식이 된다. 따라서 우선 제곱-에러 신호의 다항식 모델 계수를 구하게 되면, 이로부터 실제 전력증폭기와 가상 전력증폭기 F2(ㅇ)의 각 계수의 차이에 대한 정보를 얻을 수 있다.
이에 대한 개념적으로 단순한 접근 방법은 다항식에 대한 연립방정식을 직접 풀어내는 것이나, 이는 실제 단말에서 구현 불가능한 수준의 복잡도를 가진다. 그러나 위 식을 살펴보면 d1은 계수 w1의 추정 오차 정보만을 가지고 있으므로, 이를 이용하여 d1=0이 되도록 첫 번째 계수 w1만을 조정하여 찾고 나면, d1=0,d2=0이 되며, 이 상태에서 새로 피드백 신호를 이용해 제곱-에러 신호의 다항식 모델 계수를 추정하면 d3=|Dw2|2이 되므로 w2의 오차에 대한 정보만을 얻을 수 있다.
이 상태에서 다시 d3이 0이 되도록 두 번째 계수 w2를 조정하고 나면, 남는 것은 계수 w3의 오차에 의해서 정해지는 d5항 뿐이다. 이와 같이 단계적으로 가상 전력증폭기 모델의 계수를 하나씩 추정해 나가는 방법을 사용하면, 비교적 간단하게 각 모델 계수들을 추정할 수 있다.
이 과정을 보다 상세하게 풀어서 정리하면 다음과 같다.
Step 1: 초기
초기에는 가상 전력증폭기의 계수를 모두 0으로 설정한 후, N 개의 입력, 피드백 샘플들을 수집하여 제곱-에러 다항식의 계수를 추정한다.
Step 2: w1계수 추정
도 7은 계수 w1을 구하는 과정을 나타낸다.
도 7을 참조하면, 앞에서 구한 제곱-에러 다항식의 계수로부터,
Figure 112014049253923-pat00027
이므로 (도 7(a)), w1의 크기는 알 수 있다. 그러나 위상은 모르는 상태이므로 우선 0도라고 가정하고 w1의 추정값을 수학식 13과 같이 설정한다.
Figure 112014049253923-pat00028
이 값을 가상 전력증폭기에 설정한 상태에서 송신되는 신호 및 피드백 된 에러 신호를 사용하여 다시 제곱-에러 다항식 계수를 갱신한다. 이 때 얻어진 계수들 중 d1은 수학식 14와 같이 표시할 수 있다. (도 7(b))
Figure 112014049253923-pat00029
Figure 112014049253923-pat00030
위상값(θ1)은 두 개의 해를 가진다. 따라서 현 단계에서는 아직 계수 w1의 위상을 결정할 수 없으므로, w1의 추정값을 우선 두 값 중 한 값으로 설정하고 다시 제곱-에러 다항식의 계수를 추정하여 d1을 구해 보고 (도 7(c)), 다시 다른 후보 값으로 w1의 추정값을 설정한 후 다시 제곱-에러 다항식의 계수를 추정하여 d1을 구하여 (도 7(d)), 최종적으로 최소의 계수 d1을 얻는 후보를 w1으로 결정한다. 계수 w의 아래첨자 중 두번째 기재된 숫자는 추정 순서를 나타낸다.
Step 3: w2,w3계수 추정
상술한 바와 같이 w1의 추정값을 구하여 가상 전력증폭기 F2(ㅇ)에 설정하고 난 후 제곱-에러 다항식의 계수를 추정하면 d1, d2는 0에 가까운 값이 얻어지고, d3=|Δw2|2이 된다. 이 계수는 step 2에서 사용했던 d1과 동일한 형태이므로 step 2에서와 동일한 방법으로 w2를 추정할 수 있다. 계수 w2를 추정하고 난 후에는 다시 d5=|Δw3|2이 되므로 이번에는 w3을 동일한 방법으로 추정할 수 있다.
이 과정을 거쳐 가상 전력증폭기의 모델이 실제 전력 증폭기의 기저대역 모델이 되도록 모델 추정을 완료하고 나면, 가상 전력증폭기의 출력 신호는 통상적인 하향 변환 방식의 피드백 신호와 동일해진다. 따라서 기존에 나와있는 일반적인 전치왜곡 장치 설계 기법들을 임의로 적용 가능하므로 이에 대한 설명은 여기에서는 기술하지 않는다.
도 8은 컴퓨터 모의실험으로 수행한 전력 스펙트럼에 따른 성능시험결과를 나타낸다.
도 8을 참조하면, 전치왜곡기를 전혀 사용하지 않았을 때(d)에 비해, 통상의 피드백을 사용한 전치왜곡기를 사용했을 때(b) 및 본 발명에서 제안하는 ＭＩＭＯ 송신시스템의 경우 (c)는 거의 입력신호(a)와 유사해 진다는 것을 알 수 있다.
상기 본 발명에 따른 ＭＩＭＯ 송신시스템은, RF에서 전력증폭기의 비선형 왜곡에 대한 측정치를 얻는 것을 가장 큰 특징으로 하며, 이를 사용해 전치왜곡기를 설계하는 방식으로는 앞에서 자세히 기술한 가상 전력증폭기 모델 추정을 이용한 2단계 기법 외에도, 직접 전치왜곡기의 계수 (앞의 예에서는 F1(ㅇ)의 계수)를 임의의 값으로 바꾸면서 측정되는 왜곡의 양을 최소화 하도록 하는 기법, 혹은 가상 전력증폭기 모델의 계수 (앞의 예에서는 F2(ㅇ)의 계수)를 임의의 값으로 바꾸면서 측정되는 왜곡의 양을 최소화 하도록 한 후 이 가상 전력증폭기의 출력을 사용해 기존 전치왜곡기 설계 기법으로 전치왜곡기를 설계하는 기법들 또한 적용 가능하다.
본 발명의 설명에는 5차 다항식의 예를 들어 발명의 요지를 기술했으나, 실제로 적용할 전력증폭기의 모델 차수는 임의의 차수가 될 수 있으며, 또한 전치왜곡기나 가상 전력증폭기의 계수를 임의의 값으로 바꾸면서 왜곡을 최소화 하는 기법을 사용하는 경우에는 반드시 다항식 모델을 사용할 필요는 없다. 즉, Volterra 모델, 메모리 다항식 모델, 혹은 look-up table 모델 등 기존에 전력증폭기 모델링을 위해 사용되던 임의의 모델에 대해서도 적용 가능하다.
또한 본 발명에서 에러-제곱 다항식의 계수를 얻기 위한 수식으로는 least-squares기법을 사용하여 설명하였으나, 해당 수식으로부터 LMS, RLS 등의 다양한 다른 알고리즘을 적용하는 수식을 유도하는 것이 가능함은 쉽게 알 수 있다.
제안된 구조를 사용해 가상 전력증폭기의 모델을 먼저 추정하는 방식을 사용하는 경우에는 가상 전력증폭기의 출력 신호를 기존 전치왜곡기 방식에서 얻어지는 실제 피드백 신호 대신으로 이용할 수 있으므로, 이후에는 기존의 하향 변환 피드백 신호를 이용한 전치왜곡기 설계 기법을 임의로 적용할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
110, 210: 제1송신기 120, 220: 제2송신기
111, 121, 211, 221: 전치왜곡기
112, 122, 212, 222: 디지털 아날로그 변환기
113, 123, 213, 223: 변조기
114, 124, 214, 224: 전력증폭기
115, 125, 215, 225: 안테나
130, 230: 감쇄부 140, 240: 피드백 경로부
150, 250: 적응알고리즘 이행유닛

Claims (7)

  1. 기저대역의 제1디지털 송신데이터를 전치왜곡하는 제1전치왜곡기, 상기 제1전치왜곡기에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제1디지털 아날로그 변환기, 변환된 아날로그신호를 변조하는 제1변조기, 상기 제1변조기의 출력을 증폭하여 제1송신신호를 생성하는 제1전력증폭기 및 상기 제1송신신호를 외부로 전송하는 제1안테나를 포함하는 제1송신기;
    기저대역의 제2디지털 송신데이터를 전치왜곡하는 제2전치왜곡기, 상기 제2전치왜곡기에서 왜곡된 신호를 아날로그신호로 변환하는 복수의 제2디지털 아날로그 변환기, 변환된 아날로그신호를 변조하는 제2변조기, 상기 제2변조기의 출력을 증폭하여 제2송신신호를 생성하는 제2전력증폭기 및 상기 제2송신신호를 외부로 전송하는 제2안테나를 포함하는 제2송신기;
    상기 제1송신신호, 상기 제2송신신호, 상기 제1변조기로부터 출력되는 제1변조신호 및 상기 제2변조기로부터 출력되는 제2변조신호를 이용하여 디지털 에러신호를 생성하는 피드백 경로부; 및
    상기 제1디지털 송신데이터, 상기 제2디지털 송신데이터 및 상기 디지털 에러신호를 이용하여 상기 제1전치왜곡기 및 상기 제2전치왜곡기를 설정하는 데 사용되는 제1제어신호 및 제2제어신호를 생성하는 적응 알고리즘 이행유닛;를 포함하고,
    상기 피드백 경로부는,
    제1선택신호에 응답하여 상기 제1변조신호 및 상기 제2변조신호 중 하나의 변조신호를 선택하는 제1선택기;
    제2선택신호에 응답하여 상기 제1송신신호 및 상기 제2송신신호 중 하나의 송신신호를 선택하거나, 제1감쇄기의 출력신호 및 제2감쇄기의 출력신호 중 하나의 출력신호를 선택하는 제2선택기;
    상기 제1선택기 및 상기 제2선택기로부터 출력되는 신호의 차이인 오차신호를 생성하는 차신호생성기;
    상기 오차신호의 포락선을 검출하여 포락선신호를 생성하는 포락선검출기; 및
    상기 포락선신호를 디지털 신호로 변환하여 상기 디지털 에러신호를 생성하는 아날로그 디지털 변환기;를 포함하는 것을 특징으로 하는 ＭＩＭＯ 송신시스템.
  2. 제1항에 있어서, 상기 ＭＩＭＯ 송신시스템은,
    상기 제1감쇄기 및 상기 제2감쇄기를 구비하는 감쇄부를 포함하되,
    상기 제1감쇄기는 상기 제1송신신호의 크기를 감쇄하여 상기 피드백 경로부로 송신하고,
    상기 제2감쇄기는 상기 제2송신신호의 크기를 감쇄하여 상기 피드백 경로부로 송신하는 것을 특징으로 하는 ＭＩＭＯ 송신시스템.
  3. 삭제
  4. 제1항에 있어서, 상기 적응 알고리즘 이행유닛은,
    상기 제1디지털 송신데이터, 상기 제2디지털 송신데이터 및 상기 디지털 에러신호를 이용하여 상기 제1제어신호 및 상기 제2제어신호 중 하나의 제어신호를 생성하는 PA 인식부; 및
    상기 제1전치왜곡기 및 상기 제2전치왜곡기로부터 출력되는 전치왜곡신호를 이용하여 상기 제1제어신호 및 상기 제2제어신호 중 하나의 제어신호를 생성하는 PD 설계부; 를 포함하며,
    상기 PA 인식부에서 상기 제1제어신호를 생성하는 경우 상기 PD 설계부에서는 상기 제2제어신호를 생성하며, 상기 PA 인식부에서 상기 제2제어신호를 생성하는 경우 상기 PD 설계부에서는 상기 제1제어신호를 생성하는 것을 특징으로 하는 ＭＩＭＯ 송신시스템.
  5. 청구항 제4항에 기재된 ＭＩＭＯ 송신시스템으로부터 출력되는 전송신호의 왜곡을 보상하는데 사용되는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법에 있어서,
    상기 제1송신기 및 상기 제2송신기에 동일한 기저대역의 디지털 송신데이터를 인가하는 트레이닝 신호 입력단계;
    전치왜곡기를 설계하고자 하는 송신기로부터 출력되는 송신신호를 감쇄시킨 신호와 나머지 다른 송신기의 변조신호 사이의 차신호인 상기 오차신호를 생성하는 오차신호 생성단계;
    상기 오차신호의 포락선인 상기 포락선신호를 검출하는 포락선신호 검출단계;
    아날로그 상태의 상기 포락선신호를 디지털 신호로 변환하여 상기 디지털 에러신호를 생성하는 디지털 에러신호 생성단계; 및
    상기 제1디지털 송신데이터, 상기 제2디지털 송신데이터 및 상기 디지털 에러신호를 이용하여 해당 전치왜곡기의 제어신호를 생성하는 제어신호 생성단계;를
    포함하는 것을 특징으로 하는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법.
  6. 제5항에 있어서, 상기 ＭＩＭＯ 송신시스템이 2개 이상의 송신기를 포함할 경우,
    복수의 송신기 중 소정의 기준으로 2개의 송신기를 선택하는 송신기 선택단계;를 더 포함하며,
    상기 트레이닝 신호 입력단계는 상기 송신기 선택단계 후에 수행되는 것을 특징으로 하는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법.
  7. 제6항에 있어서, 상기 소정의 기준은,
    현재 송신에 사용 중인 송신기들 중 한 개의 송신기, 그리고 통신규격 혹은 송신기의 사용과 관련하여 사전에 설정된 계획표에 따라 사용되고 있지 않은 송신기들 중에서 혹은 송신모드에 따라 사용하지 않도록 설정된 송신기들 중에서 한 개의 송신기를 선택하는 것을 특징으로 하는 ＭＩＭＯ 송신시스템을 구성하는 전치왜곡기의 설계방법.
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