KR101455255B1 - Method of fabricating a semiconductor device - Google Patents

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김용일
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Abstract

본 발명은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고, 게이트 라인들을 절연하는 층간 절연막을 형성한다. 층간 절연막을 관통하여 게이트 라인들 사이에서 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 제1 콘택 플러그 및 층간 절연막 상에 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 제2 콘택 플러그를 식각하여 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다. 리세스 콘택 플러그는 제1 콘택 플러그 및 층간 절연막 상에 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고, 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 제2 콘택 플러그를 식각하여 리세스 부분을 형성한다. 랜딩 패드는, 리세스 부분을 매립하는 매립 절연막을 형성하고, 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고, 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고, 랜딩 패드 형성용 마스크막을 식각 마스크로 랜딩 패드용 도전막을 식각하여 제1 콘택 플러그의 일부와 중첩되게 형성한다. The present invention forms gate lines in a memory cell region on a semiconductor substrate and forms an interlayer insulating film for insulating gate lines. The first contact plug and the second contact plug are formed between the gate lines through the interlayer insulating film and adjacent to both sides of the gate lines. A landing pad is formed on the first contact plug and the interlayer insulating film so as to overlap with a part of the first contact plug. The second contact plug is etched to form a recess contact plug having a recessed portion recessed lower than the surface of the interlayer insulating film. And the distance between the landing pad and the recess contact plug is increased due to the recessed portion. The recess contact plug is formed by forming a recessed contact plug forming mask film exposing the second contact plug on the first contact plug and the interlayer insulating film and etching the second contact plug with the mask film for forming the recessed contact plug Thereby forming a recessed portion. The landing pad is formed by forming a buried insulating film for buried recess portion, forming a conductive film for the landing pad on the first contact plug, the buried insulating film, and the interlayer insulating film, forming a landing pad forming mask film on the conductive film, The conductive film for the landing pad is etched to form a part of the first contact plug to overlap with the mask film for pad formation using the etching mask.

Description

반도체 소자의 제조방법{Method of fabricating a semiconductor device}TECHNICAL FIELD The present invention relates to a method of fabricating a semiconductor device,

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 콘택 플러그(contact plug)를 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a contact plug.

일반적으로, 반도체 소자는 트랜지스터들 또는 커패시터들과 같은 개별 소자들을 서로 전기적으로 연결시키기 위한 배선들을 포함한다. 배선들은 층간 절연막을 관통하는 콘택 플러그를 통하여 개별소자들과 접촉한다. 이에 따라, 콘택 플러그의 형성은 반도체 소자에 있어서 필수적으로 요구된다. Generally, a semiconductor device includes wirings for electrically connecting individual elements such as transistors or capacitors to each other. The wirings are in contact with the individual elements through the contact plugs penetrating the interlayer insulating film. Accordingly, the formation of the contact plug is indispensable in the semiconductor device.

반도체 소자의 집적도가 증가함에 따라 개별 소자들 사이의 간격은 감소하게 된다. 이에 따라. 개별 소자들을 배선들과 연결시키는 콘택 플러그들 사이의 간격도 감소하게 된다. 이에 기인하여 콘택 플러그가 인접한 도전성 패턴들과 접촉되어 전기적 쇼트 현상을 일으키는 문제점이 발생할 수 있다. As the degree of integration of semiconductor devices increases, the spacing between individual elements decreases. Accordingly. The spacing between the contact plugs connecting the individual elements to the interconnects is also reduced. As a result, the contact plug may come into contact with the adjacent conductive patterns to cause an electric short phenomenon.

본 발명이 해결하고자 하는 과제는 콘택 플러그와 그와 인접한 도전성 패턴들과의 전기적 쇼트 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing electrical shorting between a contact plug and adjacent conductive patterns.

상술한 과제를 해결하기 위하여, 본 발명의 일 측면에 따른 반도체 소자의 제조방법은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고, 게이트 라인들을 절연하는 층간 절연막을 형성한다. 층간 절연막을 관통하여 게이트 라인들 사이에서 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 제1 콘택 플러그 및 층간 절연막 상에 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 제2 콘택 플러그를 식각하여 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다. 리세스 콘택 플러그는 제1 콘택 플러그 및 층간 절연막 상에 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고, 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 제2 콘택 플러그를 식각하여 리세스 부분을 형성한다. 랜딩 패드는, 리세스 부분을 매립하는 매립 절연막을 형성하고, 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고, 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고, 랜딩 패드 형성용 마스크막을 식각 마스크로 랜딩 패드용 도전막을 식각하여 제1 콘택 플러그의 일부와 중첩되게 형성한다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including forming gate lines in a memory cell region on a semiconductor substrate, and forming an interlayer insulating film for insulating gate lines. The first contact plug and the second contact plug are formed between the gate lines through the interlayer insulating film and adjacent to both sides of the gate lines. A landing pad is formed on the first contact plug and the interlayer insulating film so as to overlap with a part of the first contact plug. The second contact plug is etched to form a recess contact plug having a recessed portion recessed lower than the surface of the interlayer insulating film. And the distance between the landing pad and the recess contact plug is increased due to the recessed portion. The recess contact plug is formed by forming a recessed contact plug forming mask film exposing the second contact plug on the first contact plug and the interlayer insulating film and etching the second contact plug with the mask film for forming the recessed contact plug Thereby forming a recessed portion. The landing pad is formed by forming a buried insulating film for buried recess portion, forming a conductive film for the landing pad on the first contact plug, the buried insulating film, and the interlayer insulating film, forming a landing pad forming mask film on the conductive film, The conductive film for the landing pad is etched to form a part of the first contact plug to overlap with the mask film for pad formation using the etching mask.

본 발명의 다른 측면에 의한 반도체 소자의 제조방법은 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정한다. 메모리 셀 영역에 상기 활성 영역을 가로지르는 복수개의 게이트 라인들을 형성한다. 상기 게이트 라인들이 형성된 상기 반도체 기판의 전면에 상기 게이트 라인들을 절연하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 관통하여 상기 게이트 라인들의 양측면들과 인접하여 형성되고 상기 게이트 라인들 사이의 상기 활성 영역과 각각 접속하는 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 상기 리세스 부분을 매립하는 매립 절연막을 형성한다. 상기 제1 콘택 플러그 및 제1 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming an isolation layer on a semiconductor substrate to define an active region; And a plurality of gate lines crossing the active region are formed in the memory cell region. A first interlayer insulating film for insulating the gate lines is formed on a front surface of the semiconductor substrate on which the gate lines are formed. And a first contact plug and a second contact plug which are formed adjacent to both sides of the gate lines through the first interlayer insulating film and connect to the active region between the gate lines, respectively. The second contact plug is etched to form a recess contact plug having a recess portion recessed lower than a surface of the first interlayer insulating film. A buried insulating film for embedding the recessed portion is formed. A landing pad is formed on the first contact plug and the first interlayer insulating film to overlap with a part of the first contact plug.

본 발명의 일 실시예에 있어서, 상기 제1 콘택 플러그 및 상기 리세스 콘택 플러그가 형성된 반도체 기판의 전면에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 관통하여 상기 리세스 제2 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고, 상기 제2 층간 절연막을 관통하여 상기 리세스 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고, 상기 제3 콘택 플러그와 연결되는 비트 라인을 형성하고, 상기 제2 층간 절연막을 관통하여 상기 랜딩 패드와 연결되는 제4 콘택 플러그를 형성하는 것을 더 포함할 수 있다. In one embodiment of the present invention, a second interlayer insulating film is formed on the entire surface of the semiconductor substrate on which the first contact plug and the recess contact plug are formed, and the second interlayer insulating film is formed through the recessed second contact plug Forming a third contact plug through the second interlayer insulating film and connected to the recess contact plug, forming a bit line connected to the third contact plug, And forming a fourth contact plug through the second interlayer insulating film and connected to the landing pad.

본 발명의 일 실시예에 있어서, 상기 제3 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고, 상기 제4 콘택 플러그는 스토리지 노드와 연결되는 스토리지 노드 콘택 플러그일 수 있다. In an embodiment of the present invention, the third contact plug may be a bit line contact plug connected to the bit line, and the fourth contact plug may be a storage node contact plug connected to the storage node.

본 발명의 일 실시예에 있어서, 상기 리세스 콘택 플러그는 상기 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이고, 상기 제1 콘택 플러그는 상기 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그일 수 있다. In an embodiment of the present invention, the recess contact plug is a contact plug electrically connected to the bit line contact plug, and the first contact plug may be a contact plug electrically connected to the storage node contact plug .

본 발명의 일 실시예에 있어서, 상기 리세스 콘택 플러그 및 랜딩 패드는,In an embodiment of the present invention, the recess contact plug and the landing pad may be formed of a non-

상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고, 상기 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 상기 제2 콘택 플러그를 식각하여 상기 리세스 부분을 형성하여 상기 리세스 콘택 플러그를 형성하고, 상기 리세스 부분을 매립하는 매립 절연막을 형성하고, 상기 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고, 상기 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고, 상기 랜딩 패드 형성용 마스크막을 식각 마스크로 상기 랜딩 패드용 도전막을 식각하여 상기 제1 콘택 플러그의 일부와 중첩되게 상기 랜딩 패드를 형성할 수 있다. Forming a recess contact plug forming mask film for exposing the second contact plug on the first contact plug and the interlayer insulating film; etching the second contact plug with the mask film for forming the recess contact plug, Forming a recessed portion to form the recessed contact plug, forming a buried insulating film for embedding the recessed portion, forming a conductive film for a landing pad on the first contact plug, the buried insulating film and the interlayer insulating film, A landing pad forming mask film is formed on the conductive film and the landing pad forming conductive film is etched with the etching mask to form the landing pad so as to overlap with a part of the first contact plug.

본 발명의 반도체 소자는 콘택 플러그와 스토리지 노드(또는 스토리지 노드 콘택 플러그)간의 접촉 면적을 증가시키기 위해 스토리지 노드용 제1 콘택 플러그 상에 랜딩 패드를 포함한다. 그리고, 본 발명은 전기적 쇼트 현상을 줄이기 위해 단순하게 랜딩 패드가 형성되지 않는 비트 라인용 제2 콘택 플러그를 리세스시켜 리세스 콘택 플러그를 형성한다. The semiconductor device of the present invention includes a landing pad on the first contact plug for the storage node to increase the contact area between the contact plug and the storage node (or storage node contact plug). The present invention also forms a recess contact plug by recessing a second contact plug for a bit line in which a landing pad is not simply formed to reduce an electrical short phenomenon.

이에 따라, 본 발명은 리세스 부분으로 인해 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리가 길게 되어 고집적화된 반도체 소자에서 랜딩 패드와 리세스 콘택 플러그간의 전기적 쇼트를 크게 줄일 수 있다. Accordingly, since the recessed portion has a long distance in the cross section between the landing pad and the recess contact plug, the electrical short between the landing pad and the recess contact plug in the highly integrated semiconductor device can be greatly reduced.

도 1은 본 발명에 의한 반도체 소자의 단면을 개략적으로 도시한 도면이다.
도 2 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 13 내지 도 19는 본 발명의 제2 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the present invention; FIG.
2 to 12 are views for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
13 to 19 are views for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the above-described embodiments, but may be embodied in various other forms. Embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. In the drawings, the same reference numerals denote the same elements.

본 발명은 반도체 소자의 일 예로써 입력과 출력이 자유롭고 고용량을 가질 수 있는 디램(DRAM) 소자를 예로 들어 설명하나, 이에 한정되는 것은 아니다. 디램 소자의 각 메모리 셀에는 하나의 액세스 트랜지스터와 하나의 커패시터가 구비된다. 액세스 트랜지스터는 반도체 기판 상에 형성된 게이트 라인, 소오스/드레인을 포함하고, 커패시터는 스토리지 노드(스토리지 전극), 유전막 및 플레이트 전극으로 구성된다. 소오스/드레인에는 각각 반도체 기판 상의 층간 절연막을 관통하는 제1 및 제2 콘택 플러그를 통하여 각각 스토리지 노드나 비트 라인에 연결된다. The present invention will be described by taking a DRAM device as an example of a semiconductor device which is free from input and output and can have a high capacity, but is not limited thereto. Each memory cell of the DRAM device is provided with one access transistor and one capacitor. The access transistor includes a gate line and a source / drain formed on a semiconductor substrate, and the capacitor is composed of a storage node (storage electrode), a dielectric film, and a plate electrode. The source and drain are respectively connected to the storage node and the bit line through the first and second contact plugs penetrating the interlayer insulating film on the semiconductor substrate, respectively.

본 발명은 콘택 플러그와 스토리지 노드(또는 스토리지 노드 콘택 플러그)간의 접촉 면적을 증가시키기 위해 스토리지 노드용 제1 콘택 플러그 상에 랜딩 패드를 위치시킨다. 그런데, 반도체 소자가 고집적화되면서 스토리지 노드용 제1 콘택 플러그와 비트 라인용 제2 콘택 플러그 사이의 이격 거리가 가까워져 스토리지 노드용 콘택 플러그 상에 형성된 랜딩 패드와 비트라인용 제2 콘택 플러그간에 전기적 쇼트 현상이 발생할 수 있다. 본 발명은 이러한 전기적 쇼트 현상을 줄이기 위해 단순하게 랜딩 패드가 형성되지 않는 비트 라인용 제2 콘택 플러그를 리세스시켜 리세스 콘택 플러그를 형성한다. The present invention places the landing pad on the first contact plug for the storage node to increase the contact area between the contact plug and the storage node (or storage node contact plug). However, as the semiconductor device is highly integrated, the distance between the first contact plug for the storage node and the second contact plug for the bit line is shortened, and an electrical short phenomenon occurs between the landing pad formed on the contact plug for the storage node and the second contact plug for the bit line Can occur. The present invention forms a recess contact plug by simply recessing a second contact plug for a bit line in which a landing pad is not formed to reduce such electrical shorting phenomenon.

여하튼, 본 발명은 반도체 기판 상에 형성된 콘택 플러그들중 일부에 형성된 랜딩 패드와 콘택 플러그간의 전기적 쇼트 현상을 해결하기 위하여, 콘택 플러그를 리세스시키는 것을 포함한다. 특히, 본 발명의 리세스 콘택 플러그는 랜딩 패드와 동일한 공정에서 동시에 형성하여 제조 공정을 추가하기 않고 단순하게 랜딩 패드와 콘택 플러그간의 쇼트 현상을 줄일 수 있다. In any case, the present invention includes recessing the contact plug to solve the electrical shorting phenomenon between the landing pad and the contact plug formed on a part of the contact plugs formed on the semiconductor substrate. In particular, the recess contact plug of the present invention can be formed at the same time in the same process as the landing pad, so that a short phenomenon between the landing pad and the contact plug can be simply reduced without adding a manufacturing process.

도 1은 본 발명에 의한 반도체 소자의 단면을 개략적으로 도시한 도면이다. BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the present invention; FIG.

구체적으로, 본 발명의 반도체 소자는 반도체 기판(101), 예컨대 실리콘 기판에 소자 분리막(102) 및 활성 영역(103)이 형성되어 있다. 활성 영역(102) 상에는 게이트 절연막(106) 및 게이트 라인(108, 워드 라인)이 형성되어 있다. 게이트 라인(108)은 게이트 절연막(106) 상에 형성된 게이트 전극(미도시) 및 게이트 전극을 덮는 캡핑막(미도시)을 포함한다. Specifically, in the semiconductor device of the present invention, a device isolation film 102 and an active region 103 are formed on a semiconductor substrate 101, for example, a silicon substrate. On the active region 102, a gate insulating film 106 and a gate line 108 (word line) are formed. The gate line 108 includes a gate electrode (not shown) formed on the gate insulating film 106 and a capping film (not shown) covering the gate electrode.

게이트 라인들(108)이 형성된 반도체 기판(101)의 전면에 게이트 라인들(108)을 절연하는 제1 층간 절연막(110)이 형성되어 있다. 제1 층간 절연막(110)을 관통하여 게이트 라인들(108) 사이의 활성 영역(103)과 각각 접속하는 제1 콘택 플러그(114) 및 리세스 콘택 플러그(126)가 형성되어 있다. 리세스 콘택 플러그(126)는 제1 층간 절연막(110)의 표면보다 낮게 리세스된 리세스 부분(124)을 갖는다. 제1 콘택 플러그(114)는 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다. 리세스 콘택 플러그(126)는 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다. A first interlayer insulating film 110 for insulating the gate lines 108 is formed on the entire surface of the semiconductor substrate 101 on which the gate lines 108 are formed. A first contact plug 114 and a recess contact plug 126 which penetrate the first interlayer insulating film 110 and connect to the active region 103 between the gate lines 108 are formed. The recess contact plug 126 has a recess portion 124 recessed lower than the surface of the first interlayer insulating film 110. The first contact plug 114 is a contact plug electrically connected to the storage node contact plug. The recess contact plug 126 is a contact plug electrically connected to the bit line contact plug.

제1 콘택 플러그(114) 및 제1 층간 절연막(110) 상에 제1 콘택 플러그(114)의 일부와 중첩되게 섬(island) 형태로 랜딩 패드(122)가 형성되어 있다. 랜딩 패드(122)에는 스토리지 노드 콘택 플러그(134)와 연결된다. 랜딩 패드(122)는 제1 콘택 플러그(114)와 스토리지 노드 콘택 플러그(134)간의 접촉 면적을 증가시키기 위해 형성한다. 다시 말해, 랜딩 패드(122)는 제1 콘택 플러그(114)와 스토리지 노드 콘택 플러그(134)의 수직적인 위치가 다른 경우 접촉 면적을 증가시키기 위해 형성한다. A landing pad 122 is formed on the first contact plug 114 and the first interlayer insulating film 110 so as to overlap with a part of the first contact plug 114 in the form of an island. The landing pad 122 is connected to the storage node contact plug 134. The landing pad 122 is formed to increase the contact area between the first contact plug 114 and the storage node contact plug 134. In other words, the landing pad 122 is formed to increase the contact area when the vertical positions of the first contact plug 114 and the storage node contact plug 134 are different.

특히, 본 발명은 참조번호 127 범위 내의 리세스 부분(124)으로 인해 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 단면상의 이격 거리를 길게 된다. 즉, 리세스 부분이 없을 경우 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a인데, 리세스 부분(124)이 있어 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a + b가 된다. 따라서, 본 발명은 고집적화된 반도체 소자에서 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 전기적 쇼트를 크게 줄일 수 있다. In particular, the present invention prolongs the separation distance between the landing pad 122 and the recess contact plug 126 due to the recessed portion 124 within the reference numeral 127. The distance between the landing pad 122 and the recess contact plug 126 is a if there is no recess portion and there is a recess portion 124 between the landing pad 122 and the recess contact plug 126, The distance is a + b. Thus, the present invention can significantly reduce the electrical short between the landing pad 122 and the recess contact plug 126 in a highly integrated semiconductor device.

제1 콘택 플러그(114) 및 리세스 콘택 플러그(126)가 형성된 반도체 기판의 전면에 제2 층간 절연막(128)이 형성되어 있다. 제2 층간 절연막(128)을 식각하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)이 형성되어 있다. 이에 따라, 제2 층간 절연막(130)을 관통하여 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)가 형성되어 있다. 제3 콘택 플러그(130)는 비트 라인(132)과 연결되는 비트 라인 콘택 플러그이다. 제3 콘택 플러그는 비트 라인(132)과 연결되어 있다. A second interlayer insulating film 128 is formed on the entire surface of the semiconductor substrate on which the first contact plug 114 and the recess contact plug 126 are formed. A contact hole 129 for exposing the recess contact plug 126 is formed by etching the second interlayer insulating film 128. [ As a result, a third contact plug 130 is formed which penetrates the second interlayer insulating film 130 and is connected to the recess contact plug 126. The third contact plug 130 is a bit line contact plug that is connected to the bit line 132. The third contact plug is connected to the bit line 132.

이하에서는, 도 1의 반도체 소자의 제조 방법을 자세하게 설명한다.Hereinafter, the method of manufacturing the semiconductor device of FIG. 1 will be described in detail.

제1 1st 실시예Example

도 2 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 여기서, 도 2 내지 도 12의 반도체 소자는 디램 반도체 소자를 예로 들어 설명한다. 도 2 내지 도 12는 본 발명의 설명을 도모하기 위하여 모식적으로 도시한 것으로, 이에 한정되는 것은 아니다. 2 to 12 are views for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention. Here, the semiconductor devices of FIGS. 2 to 12 will be described by taking a DRAM semiconductor device as an example. 2 to 12 are schematic diagrams for explaining the present invention, but the present invention is not limited thereto.

도 2 및 도 3을 참조하면, 도 2는 평면도이고, 도 3은 도 2의 III-III에 의한 단면도이다. 반도체 기판(101), 예컨대 실리콘 기판에 소자분리막(102)을 형성하여 활성 영역(103)을 한정한다. 도 2에 도시한 바와 같이 활성 영역(103)은 평면상에서 복수개 형성되며, 활성 영역들(103) 사이에는 소자 분리막(102)이 형성된다. 소자 분리막(102)은 얕은 트랜치 분리(Shallow trench isolation) 방식에 의하여 형성한다.2 and 3, FIG. 2 is a plan view, and FIG. 3 is a sectional view taken along the line III-III in FIG. The active region 103 is defined by forming the element isolation film 102 on the semiconductor substrate 101, for example, a silicon substrate. As shown in FIG. 2, a plurality of active regions 103 are formed on a plane, and a device isolation film 102 is formed between the active regions 103. The device isolation film 102 is formed by a shallow trench isolation method.

반도체 기판(101)의 활성 영역(103) 상에 게이트 절연막(106)을 형성한다. 그리고, 반도체 기판(101)의 활성 영역(103)을 가로지르도록 복수개의 게이트 라인들(108, 워드 라인들)을 형성한다. 게이트 라인(108)은 게이트 절연막 상에 형성된 게이트 전극(미도시) 및 게이트 전극을 덮는 캡핑막(미도시)을 포함한다. 게이트 라인(108)은 폴리실리콘막 패턴 및 금속 실리사이드막 패턴의 적층막으로 형성할 수도 있고, 게이트 전극의 양측벽에 스페이서가 형성된 구조를 포함할 수도 있다. A gate insulating film 106 is formed on the active region 103 of the semiconductor substrate 101. A plurality of gate lines 108 (word lines) are formed to cross the active region 103 of the semiconductor substrate 101. The gate line 108 includes a gate electrode (not shown) formed on the gate insulating film and a capping film (not shown) covering the gate electrode. The gate line 108 may be formed of a laminated film of a polysilicon film pattern and a metal silicide film pattern, or may include a structure in which spacers are formed on both sidewalls of the gate electrode.

게이트 라인들(108)이 형성된 반도체 기판(101)의 전면에 게이트 라인들(108)을 절연하는 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 실리콘 산화막으로 형성한다. 이어서, 제1 층간 절연막(110)을 관통하여 게이트 라인들(108) 사이의 활성 영역(103)과 각각 접속하는 제1 콘택 플러그(114) 및 제2 콘택 플러그(112)를 형성한다. 제1 콘택 플러그(114) 및 제2 콘택 플러그(112)는 불순물이 도핑된 폴리실리콘막으로 형성한다. 후공정에서 제1 콘택 플러그(114)는 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다. 제2 콘택 플러그(112)는 후 공정에서 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다.A first interlayer insulating film 110 for insulating the gate lines 108 is formed on the entire surface of the semiconductor substrate 101 on which the gate lines 108 are formed. The first interlayer insulating film 110 is formed of a silicon oxide film. A first contact plug 114 and a second contact plug 112 are formed through the first interlayer insulating film 110 and connected to the active region 103 between the gate lines 108, respectively. The first contact plug 114 and the second contact plug 112 are formed of a polysilicon film doped with an impurity. In a later process, the first contact plug 114 is a contact plug that is electrically connected to the storage node contact plug. The second contact plug 112 is a contact plug electrically connected to the bit line contact plug in a subsequent process.

도 4 및 도 5를 참조하면, 제1 콘택 플러그(114), 제2 콘택 플러그(112) 및 제1 층간 절연막(110) 상에 랜딩 패드용 도전막(116)을 형성한다. 랜딩 패드용 도전막(116)은 불순물이 도핑된 폴리실리콘막 또는 텅스텐막과 같은 금속막으로 형성한다. 랜딩 패드용 도전막(116)을 텅스텐과 같은 금속막으로 형성할 경우 제3 콘택 플러그(134)와의 접촉 저항을 감소시킬 수 있고, 후속 공정에서 제2 콘택 플러그(112)를 구성하는 폴리실리콘막의 식각을 용이하게 할 수 있다. 랜딩 패드용 도전막(116) 상에 랜딩 패드 형성용 마스크막(118)을 형성한다. 랜딩 패드 형성용 마스크막(118)은 제2 콘택 플러그(112)의 상부 부분을 노출하게끔 형성한다. 랜딩 패드 형성용 마스크막(118)은 사진식각공정을 이용하여 형성한다.4 and 5, a conductive film 116 for a landing pad is formed on the first contact plug 114, the second contact plug 112, and the first interlayer insulating film 110. The conductive film 116 for the landing pad is formed of a metal film such as a polysilicon film or a tungsten film doped with an impurity. When the conductive film 116 for the landing pad is formed of a metal film such as tungsten, the contact resistance with the third contact plug 134 can be reduced, and the contact resistance of the polysilicon film constituting the second contact plug 112 Etching can be facilitated. A landing pad forming mask film 118 is formed on the conductive film 116 for the landing pad. The landing pad forming mask film 118 exposes the upper portion of the second contact plug 112. The landing pad forming mask film 118 is formed using a photolithography process.

도 6 및 도 7을 참조하면, 도 6은 평면도이고, 도 7은 도 6의 VII-VII에 의한 단면도이다. 참조번호 120으로 표시한 바와 같이 랜딩 패드 형성용 마스크막(118)을 식각 마스크로 랜딩 패드용 도전막(116)을 식각한다. 랜딩 패드용 도전막(116)의 식각은 건식 식각 방식을 이용한다. 이렇게 되면, 제1 콘택 플러그(114)의 일부와 중첩되게 섬(island) 형태로 랜딩 패드(122)가 형성되고, 제2 콘택 플러그(112)의 상부 표면은 노출된다.6 and 7, FIG. 6 is a plan view, and FIG. 7 is a sectional view taken along line VII-VII of FIG. The landing pad conductive film 116 is etched using the landing pad forming mask film 118 as an etching mask, The etching of the conductive film 116 for the landing pad is performed using a dry etching method. The landing pad 122 is formed in an island shape so as to overlap with a part of the first contact plug 114 and the upper surface of the second contact plug 112 is exposed.

도 8을 참조하면, 랜딩 패드 형성용 마스크막(118)을 식각 마스크로 제2 콘택 플러그(112)의 표면을 식각하여 제1 층간 절연막(110)의 표면보다 낮게 리세스된 리세스 부분(124)을 갖는 리세스 콘택 플러그(126)를 형성한다. 리세스 콘택 플러그(126)를 형성한 후, 랜딩 패드 형성용 마스크막(118)을 제거한다. 8, the surface of the second contact plug 112 is etched using the etching mask to form the landing pad forming mask film 118, thereby forming a recessed portion 124 (FIG. 8) recessed lower than the surface of the first interlayer insulating film 110 The recessed contact plug 126 is formed. After the recess contact plug 126 is formed, the landing pad forming mask film 118 is removed.

본 실시예서는, 랜딩 패드용 도전막(116)을 식각할 때 제2 콘택 플러그(112)도 동시에 식각하여 리세스 콘택 플러그(126)를 형성한다. 이렇게 할 경우, 제조 공정을 추가하지 않고 리세스 콘택 플러그(126)를 형성할 수 있다. In this embodiment, the second contact plug 112 is also etched at the same time when the conductive film 116 for the landing pad is etched to form the recess contact plug 126. In this case, the recess contact plug 126 can be formed without adding a manufacturing process.

특히, 본 발명의 반도체 소자는 참조번호 127로 도시한 바와 같이 리세스 콘택 플러그(126)의 리세스 부분(124)으로 인하여 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 단면상의 이격 거리가 길게 된다. 이에 따라, 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 전기적 쇼트를 줄일 수 있다. In particular, the semiconductor device of the present invention has a cross-sectional spacing (distance) between the landing pad 122 and the recess contact plug 126 due to the recessed portion 124 of the recessed contact plug 126, . As a result, electrical shorts between the landing pad 122 and the recess contact plug 126 can be reduced.

도 9 및 도 10을 참조하면, 도 9는 평면도이고, 도 10은 도 9의 X-X에 의한 단면도이다. 도 9에 도시한 바와 같이 평면적으로 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a로 표시되어 있다. 이에 따라, 본 발명은 랜딩 패드와 리세스 콘택 플러그(126)간의 단면상의 이격 거리를 증가시키기 위해 리세스 콘택 플러그(126)를 형성한다. 9 and 10, FIG. 9 is a plan view, and FIG. 10 is a cross-sectional view taken along line X-X of FIG. As shown in Fig. 9, a separation distance between the landing pad 122 and the recess contact plug 126 in a plan view is indicated by a. Accordingly, the present invention forms a recess contact plug 126 to increase the separation distance in the cross section between the landing pad and the recess contact plug 126. [

다시 도 9 및 10을 참조하면, 제1 콘택 플러그(114), 랜딩 패드(122) 및 리세스 콘택 플러그(126)가 형성된 반도체 기판(101)의 전면에 제2 층간 절연막(128)을 형성한다. 제2 층간 절연막(128)은 실리콘 산화막으로 형성한다. 제2 층간 절연막(128)으로 인해 랜딩 패드(122)와 리세스 콘택 플러그(126)는 절연된다. 제2 층간 절연막(128)을 관통하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)을 형성한다. 9 and 10, a second interlayer insulating film 128 is formed on the entire surface of the semiconductor substrate 101 on which the first contact plug 114, the landing pad 122, and the recess contact plug 126 are formed . The second interlayer insulating film 128 is formed of a silicon oxide film. The landing pad 122 and the recess contact plug 126 are insulated by the second interlayer insulating film 128. A contact hole 129 is formed through the second interlayer insulating film 128 to expose the recess contact plug 126.

이어서, 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)를 형성한다. 제3 콘택 플러그(130)는 후공정에서 비트 라인과 연결되는 비트 라인 콘택 플러그이다. 계속하여, 제3 콘택 플러그(130)와 연결되는 비트 라인(132)을 형성한다. 비트 라인(132)은 게이트 라인(108)과 수직한 방향으로 형성한다. Then, a third contact plug 130 connected to the recess contact plug 126 is formed. The third contact plug 130 is a bit line contact plug that is connected to a bit line in a post process. Subsequently, a bit line 132 connected to the third contact plug 130 is formed. The bit line 132 is formed in a direction perpendicular to the gate line 108.

도 11 및 도 12를 참조하면, 도 11은 평면도이고, 도 12는 도 11의 XII-XII에 의한 단면도이다. 제2 층간 절연막(128)을 관통하여 랜딩 패드(122)와 연결되는 제4 콘택 플러그(134)를 형성한다. 제4 콘택 플러그(134)는 후공정에서 스토리지 노드(미도시)와 연결되는 스토리지 노드 콘택 플러그이다.11 and 12, FIG. 11 is a plan view, and FIG. 12 is a sectional view taken along line XII-XII of FIG. A fourth contact plug 134 is formed which penetrates the second interlayer insulating film 128 and is connected to the landing pad 122. The fourth contact plug 134 is a storage node contact plug that is connected to a storage node (not shown) in a post process.

제2 Second 실시예Example

도 13 내지 도 19는 본 발명의 제2 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 여기서, 도 13 내지 도 19의 반도체 소자는 디램 반도체 소자를 예로 들어 설명한다. 도 13 내지 도 19는 본 발명의 설명을 도모하기 위하여 모식적으로 도시한 것으로, 이에 한정되는 것은 아니다. 13 to 19 are views for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention. Here, the semiconductor elements of FIGS. 13 to 19 are described using a DRAM semiconductor element as an example. 13 to 19 are schematic diagrams for explaining the present invention, but the present invention is not limited thereto.

본 발명의 제2 실시예는 리세스 콘택 플러그(126)의 형성 방법을 제외하고는 제1 실시예와 동일하다. 제1 실시예의 도 1 내지 도 3의 제조 공정을 진행한 후, 다음의 제조 공정을 진행한다. The second embodiment of the present invention is the same as the first embodiment except for the method of forming the recess contact plug 126. [ 1 to 3 of the first embodiment, the following manufacturing process is carried out.

도 13 및 도 14를 참조하면, 도 13은 평면도이고, 도 14는 도 13의 XIX-XIX에 의한 단면도이다. 제1 콘택 플러그(114) 및 제1 층간 절연막(110) 상에 제2 콘택 플러그(112)를 노출하는 리세스 콘택 플러그 형성용 마스크막(202)을 형성한다. 참조번호 204로 도시한 바와 같이 리세스 콘택 플러그 형성용 마스크막(202)을 식각 마스크로 제2 콘택 플러그(112)를 식각하여 리세스 부분(124)을 형성한다. 이어서, 리세스 콘택 플러그 형성용 마스크막(202)을 제거한다. 13 and 14, FIG. 13 is a plan view, and FIG. 14 is a cross-sectional view taken along line XIX-XIX in FIG. A recess contact plug forming mask film 202 exposing the second contact plug 112 is formed on the first contact plug 114 and the first interlayer insulating film 110. [ The recessed portion 124 is formed by etching the second contact plug 112 using the recessed contact plug forming mask film 202 as an etching mask, Then, the recessed contact plug forming mask film 202 is removed.

도 15 및 도 16을 참조하면, 리세스 부분(124)을 매립하는 매립 절연막(206)을 형성한다. 매립 절연막(206)은 리세스 부분(124)을 매립하도록 반도체 기판(101)의 전면에 절연막을 형성한 후, 평탄화하여 형성한다. 계속하여, 도 16에 도시한 바와 같이 제1 콘택 플러그(114), 매립 절연막(206) 및 제1 층간 절연막(110) 상에 랜딩 패드용 도전막(116)을 형성한다. 15 and 16, a buried insulating film 206 for filling the recessed portion 124 is formed. The buried insulating film 206 is formed by forming an insulating film on the entire surface of the semiconductor substrate 101 so as to fill the recessed portion 124, and then planarizing. 16, a conductive film 116 for a landing pad is formed on the first contact plug 114, the buried insulating film 206, and the first interlayer insulating film 110. Then, as shown in Fig.

도 17 및 도 18을 참조하면, 도 17은 평면도이고, 도 18은 도 17의 XVIII-XVIII에 의한 단면도이다. 랜딩 패드용 도전막(116) 상에 랜딩 패드 형성용 마스크막(208)을 형성한다. 랜딩 패드 형성용 마스크막(208)은 리세스 콘택 플러그(126)의 상부 부분을 노출시킨다. 17 and 18, FIG. 17 is a plan view, and FIG. 18 is a sectional view taken along line XVIII-XVIII of FIG. A landing pad forming mask film 208 is formed on the conductive film 116 for the landing pad. The landing pad forming mask film 208 exposes the upper portion of the recess contact plug 126.

이어서, 참조번호 210으로 표시한 바와 같이 랜딩 패드 형성용 마스크막(208)을 식각 마스크로 랜딩 패드용 도전막(116)을 식각하여 제1 콘택 플러그(114)의 일부와 중첩되게 랜딩 패드(122)를 형성한다. 계속하여, 랜딩 패드 형성용 마스크막(208)을 제거한다. The conductive film 116 for the landing pad is etched by using the landing pad forming mask 208 as an etching mask to form a landing pad 122 ). Subsequently, the landing pad forming mask film 208 is removed.

도 19를 참조하면, 제1 콘택 플러그(114), 랜딩 패드(122) 및 매립 절연막(206)이 형성된 반도체 기판(101)의 전면에 제2 층간 절연막(128)을 형성한다. 제2 층간 절연막(128)을 관통하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)을 형성한다. 이어서, 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)를 형성한다. 제3 콘택 플러그(130)는 후공정에서 비트 라인과 연결되는 비트 라인 콘택 플러그이다. 계속하여, 제3 콘택 플러그(130)와 연결되는 비트 라인(132)을 형성한다. 19, the second interlayer insulating film 128 is formed on the entire surface of the semiconductor substrate 101 on which the first contact plug 114, the landing pad 122, and the buried insulating film 206 are formed. A contact hole 129 is formed through the second interlayer insulating film 128 to expose the recess contact plug 126. Then, a third contact plug 130 connected to the recess contact plug 126 is formed. The third contact plug 130 is a bit line contact plug that is connected to a bit line in a post process. Subsequently, a bit line 132 connected to the third contact plug 130 is formed.

계속하여, 도 11 및 도 12에 도시한 바와 같이 제2 층간 절연막(128)을 관통하여 랜딩 패드(122)와 연결되는 제4 콘택 플러그(134)를 형성한다. 제4 콘택 플러그(134)는 후공정에서 스토리지 노드(미도시)와 연결되는 스토리지 노드 콘택 플러그이다.Next, as shown in FIGS. 11 and 12, a fourth contact plug 134 is formed which penetrates the second interlayer insulating film 128 and is connected to the landing pad 122. The fourth contact plug 134 is a storage node contact plug that is connected to a storage node (not shown) in a post process.

110: 제1 층간 절연막, 112, 114: 콘택 플러그, 116: 랜딩 패드용 도전막, 122: 랜딩 패드, 124: 리세스 부분, 202: 리세스 콘택 플러그 형성용 마스크막, 206: 매립 절연막, 208: 랜딩 패드 형성용 마스크막 A semiconductor device comprising: a first interlayer insulating film; 112, 114 a contact plug, 116 a conductive film for a landing pad, 122 a landing pad, 124 a recessed portion, 202 a recessed contact plug forming mask film, 206 buried insulating film, 208 : Mask film for landing pad formation

Claims (6)

반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고,
상기 게이트 라인들을 절연하는 층간 절연막을 형성하고,
상기 층간 절연막을 관통하여 상기 게이트 라인들 사이에서 상기 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성하고,
상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성하고,
상기 제2 콘택 플러그를 식각하여 상기 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성하는 것을 포함하고,
상기 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 하되,
상기 리세스 콘택 플러그는,
상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고,
상기 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 상기 제2 콘택 플러그를 식각하여 상기 리세스 부분을 형성하고,
상기 랜딩 패드는,
상기 리세스 부분을 매립하는 매립 절연막을 형성하고,
상기 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고,
상기 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고,
상기 랜딩 패드 형성용 마스크막을 식각 마스크로 상기 랜딩 패드용 도전막을 식각하여 상기 제1 콘택 플러그의 일부와 중첩되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming gate lines in a memory cell region on a semiconductor substrate,
Forming an interlayer insulating film for insulating the gate lines,
Forming a first contact plug and a second contact plug between the gate lines through the interlayer insulating film and adjacent to both sides of the gate lines,
Forming a landing pad on the first contact plug and the interlayer insulating film to overlap with a part of the first contact plug,
And etching the second contact plug to form a recess contact plug having a recessed portion recessed lower than the surface of the interlayer insulating film,
The distance between the landing pad and the recess contact plug is increased by the recessed portion,
Wherein the recessed contact plug comprises:
Forming a recess contact plug forming mask film for exposing the second contact plug on the first contact plug and the interlayer insulating film,
Etching the second contact plug with the mask film for forming the recess contact plug using an etching mask to form the recessed portion,
The landing pad includes:
Forming a buried insulating film for filling the recessed portion,
Forming a conductive film for a landing pad on the first contact plug, the buried insulating film, and the interlayer insulating film,
Forming a landing pad mask film on the conductive film,
Wherein the landing pad forming mask film is formed by etching a conductive film for the landing pad with an etching mask so as to overlap a part of the first contact plug. 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정하고,
메모리 셀 영역에 상기 활성 영역을 가로지르는 복수개의 게이트 라인들을 형성하고,
상기 게이트 라인들이 형성된 상기 반도체 기판의 전면에 상기 게이트 라인들을 절연하는 제1 층간 절연막을 형성하고,
상기 제1 층간 절연막을 관통하여 상기 게이트 라인들의 양측면들과 인접하여 형성되고 상기 게이트 라인들 사이의 상기 활성 영역과 각각 접속하는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하고,
상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성하고,
상기 리세스 부분을 매립하는 매립 절연막을 형성하고,
상기 제1 콘택 플러그 및 제1 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.A device isolation film is formed on a semiconductor substrate to define an active region,
Forming a plurality of gate lines across the active region in a memory cell region,
Forming a first interlayer insulating film for insulating the gate lines on the front surface of the semiconductor substrate on which the gate lines are formed,
Forming a first contact plug and a second contact plug which are formed adjacent to both sides of the gate lines through the first interlayer insulating film and respectively connect to the active region between the gate lines,
The second contact plug is etched to form a recess contact plug having a recess portion recessed lower than the surface of the first interlayer insulating film,
Forming a buried insulating film for filling the recessed portion,
Wherein a landing pad is formed on the first contact plug and the first interlayer insulating film so as to overlap with a part of the first contact plug. 제2항에 있어서, 상기 제1 콘택 플러그 및 상기 리세스 콘택 플러그가 형성된 반도체 기판의 전면에 제2 층간 절연막을 형성하고,
상기 제2 층간 절연막을 관통하여 상기 리세스 제2 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고,
상기 제2 층간 절연막을 관통하여 상기 리세스 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고,
상기 제3 콘택 플러그와 연결되는 비트 라인을 형성하고,
상기 제2 층간 절연막을 관통하여 상기 랜딩 패드와 연결되는 제4 콘택 플러그를 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.The semiconductor device according to claim 2, wherein a second interlayer insulating film is formed on a front surface of the semiconductor substrate on which the first contact plug and the recess contact plug are formed,
A third contact plug penetrating the second interlayer insulating film and connected to the recess second contact plug,
Forming a third contact plug through the second interlayer insulating film and connected to the recess contact plug,
Forming a bit line connected to the third contact plug,
Further comprising forming a fourth contact plug through the second interlayer insulating film and connected to the landing pad. 제3항에 있어서, 상기 제3 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고, 상기 제4 콘택 플러그는 스토리지 노드와 연결되는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.4. The method of claim 3, wherein the third contact plug is a bit line contact plug connected to the bit line, and the fourth contact plug is a storage node contact plug connected to the storage node. 제4항에 있어서, 상기 리세스 콘택 플러그는 상기 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이고, 상기 제1 콘택 플러그는 상기 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법. 5. The semiconductor device of claim 4, wherein the recess contact plug is a contact plug electrically connected to the bit line contact plug, and the first contact plug is a contact plug electrically connected to the storage node contact plug. ≪ / RTI > 제2항에 있어서, 상기 리세스 콘택 플러그 및 랜딩 패드는,
상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고,
상기 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 상기 제2 콘택 플러그를 식각하여 상기 리세스 부분을 형성하여 상기 리세스 콘택 플러그를 형성하고,
상기 리세스 부분을 매립하는 매립 절연막을 형성하고,
상기 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고,
상기 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고,
상기 랜딩 패드 형성용 마스크막을 식각 마스크로 상기 랜딩 패드용 도전막을 식각하여 상기 제1 콘택 플러그의 일부와 중첩되게 상기 랜딩 패드를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.3. The integrated circuit of claim 2, wherein the recess contact plug and landing pad comprise:
Forming a recess contact plug forming mask film for exposing the second contact plug on the first contact plug and the interlayer insulating film,
Etching the second contact plug with the mask film for forming the recess contact plug using an etching mask to form the recess portion to form the recess contact plug,
Forming a buried insulating film for filling the recessed portion,
Forming a conductive film for a landing pad on the first contact plug, the buried insulating film, and the interlayer insulating film,
Forming a landing pad mask film on the conductive film,
And etching the conductive film for the landing pad by using the landing pad forming mask film as an etching mask to form the landing pad so as to overlap with a part of the first contact plug.
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