KR101446924B1 - 일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치 - Google Patents

일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치 Download PDF

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Abstract

일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.

Description

일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치 {Method for managing coherence, coherence management unit, cache device and semiconductor device including the same}
본 발명은 일관성 관리 기술에 관한 것으로, 보다 상세하게는 저전력으로 멀티 코어 환경에서 캐시들의 일관성(coherence)을 관리하는 일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치에 관한 것이다.
기술이 발전함에 따라 프로세서의 동작속도가 메인 메모리의 동작속도에 비해 빠르게 되면서, 프로세서와 메인 메모리의 속도 차에 의한 문제를 해결하기 위해 용량은 작지만 고속인 캐시 메모리가 사용되고 있다. 또한 하나의 프로세서 내에 복수의 코어를 구비하여 복수의 코어들이 작업을 분담하여 처리하는 멀티 코어(multi-core) 프로세서들이 개발되었다. 멀티 코어 프로세서 시스템에서는 복수의 코어들이 상응하는 캐시 메모리들과 각각 연결된다. 또한 멀티 코어 환경에서는 각 코어들 사이의 공유 데이터에 대한 일관성(coherence)을 유지하기 위해 일관성 관리 회로(coherence management unit, CMU)를 포함할 수 있다.
Directory-based cache coherence란, 멀티코어 시스템에서 서로 다른 core의 local cache에 저장된 shared data들의 consistency를 directory를 사용하여 유지하는 기술이다. 기본적인 directory는 memory를 구성하는 각 entry 별로 해당 entry를 접근하고 있는 서로 다른 n개의 local cache들의 정보를 갖고 있으며, 이를 그림 1에 표시한 바와 같이 n개의 present bits로 표현한다. 만약 i번째 local cache가 memory entry X를 접근하고 있다면 pi에 1을, 접근하지 않으면 0을 저장한다. 만약 임의의 local cache에 저장된 data X가 수정되었을 경우, X의 directory로부터 수정되기 전 data를 공유했던 local cache들을 찾아 invalidate한다.
수십 혹은 수백 개의 코어를 단일 칩에 통합한 매니코어 시스템에서 directory-based cache coherence를 사용하면 present bit의 수가 크게 증가하는 문제가 있다. 이를 보상하기 위해 최근 연구들에서는 모든 local cache에 대응하는 present bits를 저장하는 대신 가장 빈번하게 사용된 present bits의 pattern을 저장하는 시도를 하였다. 다시 말해 최근 사용된 present bits들은 pattern table에 pattern들로 저장하고 directory에는 table의 해당 pattern을 가리키는 포인터를 저장함에 따라 cache coherence에 요구되는 directory area overhead를 줄일 수 있었다. 하지만 선행 연구들에서는 pattern table을 유지하는 데에 부가적인 area overhead가 요구되었고, 제한된 pattern table이 모든 present bits의 pattern을 cover할 수 없다는 점에서 문제점을 가지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 하드웨어의 복잡성을 감소시키면서 캐시 일관성을 유지할 수 있는 일관성 관리 방법을 제공하는 것이다.
본 발명의 다른 목적은 하드웨어의 복잡성을 감소시키면서 캐시 일관성을 유지할 수 있는 일관성 관리 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 일관성 관리 회로를 포함하는 캐시 장치 및 반도체 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법은 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 디렉토리 라인을 제공하는 단계; 및 상기 적어도 하나의 메모리 엔트리의 공유 정보가 변경될 때마다 상기 디렉토리 라인을 갱신하는 단계를 포함한다.
실시예에 있어서, 상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용될 수 있다.
실시예에 있어서, 상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입될 수 있다.
실시예에 있어서, 상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함할 수 있다.
실시예에 있어서, 상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 피벗 필드는 상기 포함되는 않는 캐시 메모리가 포함되도록 변경될 수 있다.
상기 피벗 필드가 변경된 후에 상기 패턴 윈도우는 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.
실시예에 있어서, 상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용될 수 있다.
실시예에 있어서, 상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입될 수 있다.
실시예에 있어서, 상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함할 수 있다.
실시예에 있어서, 상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 일관성 관리부는 상기 피벗 필드가 상기 포함되는 않는 캐시 메모리가 포함되도록 변경되도록 제어할 수 있다.
상기 일관성 관리부는 상기 피벗 필드가 변경된 후에 상기 패턴 윈도우가 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅시킬 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 캐시 장치는 상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함한다. 상기 일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하며, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 메인 메모리; 상기 메인 메모리의 데이터 중 일부를 저장하고, 상기 저장된 데이터의 일관성을 유지하는 캐시 장치; 및 복수의 코어들을 포함하고, 상기 캐시 장치를 통해 상기 메인 메모리와 데이터를 주고받는 프로세서를 포함한다. 상기 캐시 장치는 상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하며, 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 제어하며 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 일관성 관리 방법 및 일관성 관리 회로는 캐시 메모리들의 수보다 프레즌트 비트들의 수를 현저히 줄여서 종래의 디렉토리 구조보다 간단한 디렉토리 구조로 캐시 메모리들의 일관성을 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 캐시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예와 비교하기 위한 종래의 디렉토리-기반 캐시 메모리 일관성 관리 기법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 캐시 장치에 포함되는 디렉토리 메모리를 구성하는 하나의 디렉토리 라인을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 태그 메모리들 중 하나를 나타낸다.
도 5는 본 발명의 일 실시예에 따라 피벗 필드가 변경되고 패턴 윈도우가 쉬프팅되는 것을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 Reservoir를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 복수의 캐시 메모리의 일관성 관리 방법을 나타내는 순서도이다.
도 8은 본 발명의 일 실시예에 따른 멀티 코어 반도체 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 캐시 장치를 나타내는 블록도이다.
도 1을 참조하면, 캐시 장치(1000)는 복수의 캐시 메모리들(1010, 1020, 1030, 1040) 및 일관성 관리 회로(1100)를 포함한다.
복수의 캐시 메모리들(1010, 1020, 1030, 1040)은 상기 복수의 코어들과 각각 연결된다. 복수의 캐시 메모리들(1010, 1020, 1030, 1040)은 데이터가 저장된 복수의 캐시 라인들을 각각 포함한다. 예를 들어 제1 캐시 메모리(1010)는 복수의 캐시 라인들(1010-1, 1010-2, ..., 1010-n)을 포함하고, 데이터(1017)를 저장한다. 또한 제1 캐시 메모리(1010)는 태그 정보(1015)를 저장하고, 캐시 라인들(1010-1, 1010-2, ..., 1010-n)의 상태 정보(이하, 라인 상태 정보)를 나타내는 1비트의 정보들인 더티(dirty, D) 플래그(1011) 및 유효(valid, V) 플래그(1013)를 저장할 수 있다. 일 실시예에서, 제1 캐시 메모리(1010)는 SRAM과 같은 고속 동작이 가능한 메모리로 구현될 수 있다. 또한 제1 캐시 메모리(1010)는 데이터(1017)를 저장하는 캐시 메모리와 태그 정보(1015) 및 상기 라인 상태 정보를 저장하는 태그 메모리로 분리되어 구현될 수 있다.
일 실시예에서, 상기 라인 상태 정보는 MESI 프로토콜에 기초하여 제공될 수 있다. MESI 프로토콜에서는 캐시 라인들(1010-1, 1010-2, ..., 1010-n)이 수정 상태(Modified, M), 배타 상태(Exclusive, E), 공유 상태(Shared, S) 및 무효 상태(Invalid, I)의 네 가지 상태를 가질 수 있다. 상기의 네 가지 상태는 더티 플래그(1011) 및 유효 플래그(1013)의 값에 따라 표현될 수 있다.
또한 도시하지는 않았지만, 제1 캐시 메모리(1010)는 데이터 기입, 독출 동작 및 상기 라인 상태 정보의 변경 동작 등을 제어하고 상기 복수의 코어들 및 일관성 관리 회로(1100)와의 통신을 제어하는 제1 캐시 컨트롤러와 함께 제1 캐시 회로의 형태로 구현될 수 있다. 이 경우, 상기 제1 캐시 회로에 포함되는 상기 제1 캐시 컨트롤러는 멀티 코어용 캐시 컨트롤러일 수도 있고, 싱글 캐시용 캐시 컨트롤러와 다른 논리 소자들을 이용하여 구현될 수도 있다.
도 1에서는 제1 캐시 메모리(1010)가 복수의 캐시 라인들(1010-1, 1010-2, ..., 1010-n)을 포함하고, 데이터(1017), 태그 정보(1015) 및 상기 라인 상태 정보를 저장하도록 도시되었으나, 제2 내지 제4 캐시 메모리(1020, 1030, 1040)들 역시 제1 캐시 메모리(1010)와 동일한 구성을 가질 수 있다. 또한 도 1에서는 4개의 캐시 메모리들(1010, 1020, 1030, 1040)을 포함하는 캐시 장치(1000)를 도시하였지만, 실시예에 따라서 캐시 장치(1000)는 임의의 개수의 캐시 메모리들을 포함할 수 있다.
일관성 관리 회로(1100)는 중재부(1110), 일관성 관리부(1130) 및 디렉토리 메모리(1140)를 포함한다.
중재부(1110)는 상기 복수의 코어들 중 적어도 하나로부터 데이터를 요청받는다. 즉, 중재부(1110)는 상기 복수의 코어들로부터 복수의 캐시 메모리들(1010, 1020, 1030, 1040)을 통해 각각 제공된, 데이터를 요청하는 요청 신호들(REQ1, REQ2, REQ3, REQ4)을 수신하고, 요청 신호들(REQ1, REQ2, REQ3, REQ4) 중 하나를 일관성 관리부(1130)에 제공한다. 또한 중재부(1110)는 상기 제공된 요청 신호에 대응하는 요청된 데이터를 일관성 관리부(1130)로부터 수신하여 상기 제공된 요청 신호를 발생한 코어와 연결된 캐시 메모리에 제공한다. 예를 들어, 중재부(1110)는 제1 코어로부터 발생되어 제1 캐시 메모리를 통해 제공된 제1 요청 신호(REQ1)를 선택하여 일관성 관리부(1130)에 제공하고, 일관성 관리부(1130)로부터 제1 요청 신호(REQ1)에 대응하는 요청된 데이터를 수신하여 제1 캐시 메모리(1010)에 제공할 수 있다. 중재부(1110)는 멀티플렉서, 제어부 및 디멀티플렉서를 포함하여 구현될 수 있다.
일 실시예에서, 요청 신호들(REQ1, REQ2, REQ3, REQ4)은 복수의 어드레스, Din(data in), Dout(data out), CS(chip select), RW(read/write) 및 BE(bit enable) 신호 등의 조합으로 이루어질 수 있다. 또한 상기 설명한 바와 같이 캐시 메모리들(1010, 1020, 1030, 1040)이 캐시 컨트롤러들을 각각 포함하는 캐시 회로의 형태로 구현된 경우, 요청 신호들(REQ1, REQ2, REQ3, REQ4)은 상기 캐시 컨트롤러를 통해 제공될 수 있다.
일 실시예에서, 중재부(1110)는 복수의 캐시 메모리들(1010, 1020, 1030, 1040)로부터 수신된 데이터(DAT1, DAT2, DAT3, DAT4)들 중 하나를 일관성 관리부(1130)에 제공할 수 있다. 일관성 관리부(1130)는 상기 수신된 데이터(DAT1, DAT2, DAT3, DAT4)들 중 하나를 다른 캐시 메모리들 또는 상기 멀티 코어 반도체 장치에 포함된 메인 메모리에 제공하도록 하여 상기 멀티 코어 반도체 장치에 포함된 복수의 캐시 메모리들(1010, 1020, 1030, 1040)의 데이터의 일관성을 유지하도록 할 수 있다.
일관성 관리부(1130)는 복수의 캐시 메모리들(1010, 1020, 1030, 1040)에 저장된 데이터의 일관성을 유지한다. 일관성 관리부(1130)는 상기 디렉토리 메모리(1140)를 참조하여 데이터의 공유 정보를 이용하여 디렉토리-기반 일관성 관리 기법을 사용하여 상기 데이터의 일관성을 유지할 수 있다.
일관성 관리부(1130)는 상기 제공된 요청 신호들(REQ1, REQ2, REQ3, REQ4) 중 하나에 기초하여 복수의 캐시 메모리들(1010, 1020, 1030, 1040) 및 상기 메인 메모리 등을 검색하고, 상기 요청된 데이터를 제공한다.
또한 일관성 관리부(1130)는 복수의 캐시 메모리들(1010, 1020, 1030, 1040)의 상기 복수의 캐시 라인들 중 상기 라인 상태 정보의 변경이 필요한 경우, 복수의 캐시 메모리들(1010, 1020, 1030, 1040) 중 적어도 하나에 대응하는 변경 신호들(CS1, CS2, CS3, CS4)을 제공한다. 예를 들어 무효 상태(I)인 캐시 라인의 데이터를 독출하는 경우, 상기 무효 상태(I)는 배타 상태(E) 또는 공유 상태(S)로 변경될 수 있다. 예를 들어, 제1 캐시 메모리(1010)의 캐시 라인들(1010-1, 1010-2, ..., 1010-n) 중 상기 라인 상태 정보의 변경이 필요한 경우, 일관성 관리부(1130)는 제1 캐시 메모리(1010)에 제1 변경 신호(CS1)를 제공할 수 있다. 일 실시예에서, 변경 신호(CS1, CS2, CS3, CS4)는 복수의 커맨드 신호 및 어드레스 등의 조합으로 이루어질 수 있으며, 라인 무효화(invalidate line), 독출 및 라인 클린화(read & clean line) 및 독출 및 라인 무효화(read & invalidate line) 등의 명령을 전송할 수 있다.
디렉토리 메모리(1140)는 복수의 디렉토리 라인들(도 3 참조)을 포함한다. 상기 복수의 디렉토리 라인들 각각은 피벗 필드(도 3의 Pivot) 및 패턴 필드(도 3의 Pattern)를 포함할 수 있다. 또한 복수의 디렉토리 라인들 각각은 비축 필드(도 3의 R)를 더 포함할 수 있다. 피벗 필드(도 3의 Pivot), 패턴 필드(도 3의 Pattern) 및 비축 필드(도 3의 R)에 대하여는 도 3을 참조하여 상세히 설명한다. 일관성 관리부(1130)는 디렉토리 메모리(1140)를 제어하고 참조하여 복수의 캐시 메모리들(1010, 1020, 1030, 1040)의 일관성을 관리할 수 있다. 보다 상세하게는 일관성 관리부(1130)는 패턴 윈도우 및 패턴 윈도우 reservoir에 기초하여 캐시 메모리의 일관성을 관리할 수 있다.
도 2는 본 발명의 실시예와 비교하기 위한 종래의 디렉토리-기반 캐시 메모리 일관성 관리 기법을 설명하기 위한 도면이다.
도 2를 참조하면, 종래의 디렉토리-기반 캐시 메모리 일관성 관리 기법에서는 디렉토리는 메인 메모리를 구성하는 각 엔트리 별로 해당 엔트리를 액세스하고 있는 서로 다른 n 개의 로컬 캐시 메모리들(Cache1~Cachen)의 정보를 가지고 있으며 이는 n 개의 프레즌트 비트들(present bit: p1~pn)로 표현된다. 해당 프레즌트 비트가 하이 레벨("1")이면 이는 해당 캐시 메모리가 메인 메모리의 엔트리(X)를 액세스하고 있음을 나타내고 해당 프레즌트 비트가 로우 레벨("0")이면 이는 해당 캐시 메모리가 메인 메모리의 엔트리(X)를 액세스하고 있지 않음을 나타낸다. 수십 혹은 수백 개의 코어를 단일 칩에 통합한 매니코어 시스템에서 directory-based cache coherence를 사용하면 프레즌트 비트의 수가 크게 증가하는 문제가 있다.
도 3은 본 발명의 일 실시예에 따른 도 1의 캐시 장치에 포함되는 디렉토리 메모리를 구성하는 하나의 디렉토리 라인을 나타낸다.
도 3을 참조하면, 디렉토리 라인은 피벗 필드(Pivot), 패턴 필드(Pattern) 및 비축 필드(R)로 구성될 수 있다.
피벗 필드(Pivot)에는 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입될 수 있다. 패턴 필드(Pattern)에는 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입될 수 있다. 저장 필드(R)에는 패턴 윈도우의 수가 기입될 수 있다.
도 4는 본 발명의 일 실시예에 따라 일관성 관리부(1130)가 도 3의 디렉토리 라인을 관리하는 것을 나타낸다.
도 4를 참조하면, 피벗 필드(Pivot)에 기입된 내용(100)은 현재 패턴 윈도우의 기준이 되는 캐시 메모리의 식별자를 나타내고, 패턴 필드(Pattern)에 기입된 "100010100"의 프레즌트 비트들은 100번째 캐시 메모리를 기준으로 하여 96번째 캐시 메모리부터 104번째 캐시 메모리까지의 프레즌트 비트들을 나타낸다. 회색으로 표시된 프레즌트 비트가 피벗에 해당한다. 그리고 피벗이 되는 캐시 메모리를 기준으로 하여 모두 9개의 캐시 메모리들이 패턴 윈도우에 해당한다. 도 4에서는 패턴 윈도우에 포함되는 프레즌트 비트의 수가 피벗을 포함하여 총 9개로 되어있는데, 이는 요구되는 성능에 따라 변경될 수 있다. 최신의 OS는 job을 core들에 배정할 때 공유가 예상되는 데이터를 가까운 코어들에게 배정할 수 있으므로 위와 같은 방법으로도 충분히 공유 정보를 다 표현할 수 있다.
하나의 디렉토리 라인에 기입되는 정보는 공유 정보가 변경될 때마다 갱신될 수 있다. 예를 들어, 도 3에서 X라는 데이터가 가장 먼저 100번 core에 의해 사용되면 피벗에는 100이라는 값이 쓰여지고, 이에 대응되는 프레즌트 비트가 set 된다. 이후 102번째 core가 데이터 X를 공유하면 102번째에 대응되는 프레즌트 비트가 set 된다. 마지막으로 96번째 core가 X를 공유하면, 도 3의 디렉토리 라인의 구조는 도 4의 디렉토리 라인과 같게 된다.
도 5는 본 발명의 일 실시예에 따라 피벗 필드가 변경되고 패턴 윈도우가 쉬프팅되는 것을 나타낸다.
도 5를 참조하면, (a)에서와 같이 96번째, 100번째, 102번째 캐시 메모리의 순으로 데이터의 공유를 시작한다면 피벗 필드의 값이 96이 될 것이고 102번째 캐시 메모리의 프레즌트 비트가 패턴 윈도우에 포함되지 않게 된다. 이러한 경우에는 (b)에서와 같이 피벗 필드(Pivot)를 98번째 캐시 메모리로 변경하고 패턴 윈도우를 쉬프팅하게 되면 102번째 캐시 메모리의 프레즌트 비트가 패턴 윈도우에 포함되게 된다. 이렇게 피벗 필드를 변경하고 패턴 윈도우를 쉬프팅시키는 것을 슬라이딩 윈도우라 한다.
도 6은 본 발명의 일 실시예에 따른 Reservoir를 나타낸다.
패턴 윈도우에 포함되는 프레즌트 비트의 수는 요구되는 성능에 따라 적절하게 조절된다. 그러나 특수한 상황에 의해 하나의 패턴 윈도우로 표현이 불가능한 경우, 하나 이상의 피벗과 그에 대응되는 패턴 윈도우를 reservoir에 저장할 수 있다. Reservoir에 하나 이상의 패턴 위도우가 더 저장되어 있을 경우 저장 필드(R)의 값이 1이 된다. 따라서 저장 필드(R)의 값이 1일 경우 현재 디렉토리의 패턴 윈도우와 reservoir에 있는 패턴 윈도우를 검색한다. Reservoir는 그림 6의 (b)와 같이 여러 개의 line을 저장하는 구조이다. Reservoir는 전체 데이터에 대한 하나의 구조체이므로 각 entry에 대응되는 데이터를 구분하기 위해 데이터의 어드레스 값이 추가로 저장된다.
도 6을 참조하며 디렉토리와 Reservoir의 동작을 설명하면 다음과 같다. (a)에서와 같이 Directory는 91을 피벗으로 하여 87, 91, 93번째 캐시 메모리에서 데이터 X를 공유하고 있다는 것을 알려준다. 이 때 비축 필드(R)의 값이 1이므로reservoir에 다른 패턴 윈도우가 저장되어 있다는 것을 의미하며, 그 패턴 윈도우는 (b)에서와 같이 100을 피벗으로 하여 98, 99, 100, 102번째 캐시 메모리가 데이터 X를 공유하고 있다는 것을 알려준다. 따라서 데이터 X는 97, 91, 93, 98, 99, 100, 102번째 캐시 메모리에서 공유하고 있다. Reservoir는 패턴 윈도우의 슬라이딩만으로는 모든 범위를 커버할 수 없을 때 쓰일 수 있다
도 7은 본 발명의 일 실시예에 따른 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 복수의 캐시 메모리의 일관성 관리 방법을 나타내는 순서도이다.
이하, 도 1 및 도 3 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 일관성 관리 방법을 설명한다.
단계 (S110)에서, 복수의 캐시 메모리들(1010, 1020, 1030, 1040) 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드(Pivot)와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드(patern)를 적어도 구비하는 디렉토리 라인(도 3참조)이 제공된다.
단계(S120)에서, 적어도 하나의 메모리 엔트리의 공유 정보가 변경될 때마다 상기 디렉토리 라인이 갱신된다(도 4 참조).
상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 멀티 코어 반도체 장치를 나타내는 블록도이다.
도 8을 참조하면, 멀티 코어 반도체 장치(2000)는 프로세서(2100), 캐시 장치(2300) 및 메인 메모리(2500)를 포함한다.
메인 메모리(2500)는 프로세서(2100)가 데이터를 요청하면 상기 요청된 데이터를 전송하거나 메인 메모리(2500)에 저장된 데이터 중 일부를 캐시 장치(2300)내의 복수의 캐시 메모리들(2310, 2320, 2330, 2340)에 저장한다. 일 실시예에서, 메인 메모리(2500)와 캐시 장치(2300) 사이에 2차 캐시 메모리가 더 포함될 수 있다.
프로세서(2100)는 복수의 코어들(2110, 2120, 2130, 2140)을 포함한다. 프로세서(2100)는 상기 요청된 데이터가 캐시 장치(2300)에 있으면 캐시 장치(2300)로부터 데이터를 입력 받고, 상기 요청된 데이터가 캐시 장치(2300)에 없으면 메인 메모리(2500)에 데이터를 요청하여 메인 메모리(2500)로부터 캐시 장치(2300)를 통해 상기 요청된 데이터를 입력 받는다.
캐시 장치(2300)는 도 1의 캐시 장치(1000)일 수 있다. 캐시 장치(2300)는 복수의 캐시 메모리들(2310, 2320, 2330, 2340) 및 일관성 관리 회로(2400)를 포함한다.
복수의 캐시 메모리들(2310, 2320, 2330, 2340)은 복수의 코어들(2110, 2120, 2130, 2140)과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함한다. 예를 들어, 제1 캐시 메모리(2310)는 제1 코어(2110)와 연결되어 통신을 수행한다. 또한 복수의 캐시 메모리들(2310, 2320, 2330, 2340)은 메인 메모리(2500)의 데이터 중에서 일부 데이터를 저장한다. 일 실시예에서, 복수의 캐시 메모리들(2310, 2320, 2330, 2340)은 캐시 컨트롤러를 각각 포함하는 캐시 장치들의 형태로 구현될 수 있다.
일관성 관리 회로(2400)는 복수의 캐시 메모리들(2310, 2320, 2330, 2340)에 저장된 상기 데이터의 일관성을 유지한다. 일관성 관리 회로(2400)는 중재부, 일관성 관리부 및 디렉토리 메모리를 포함할 수 있다. 일 실시예에서, 상기 캐시 라인들의 상태 정보는 MESI 프로토콜에 기초하여 제공되며, 상기 내부 저장공간에 저장되는 데이터는 수정 상태의 캐시 라인에 저장된 데이터일 수 있다. 일관성 관리 회로(2400)는 복수의 코어들 중 하나로부터 데이터를 요청받고, 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터가 저장되어 있는 제1 캐시 라인이 존재하는지 여부에 기초하여, 상기 요청된 데이터를 상기 중재부에 제공하고, 복수의 캐시 메모리들의 적어도 하나의 메모리 엔트리의 공유 여부에 기초하여 디렉토리 메모리를 관리할 수 있다. 또한 일관성 관리 회로(2400)는 디렉토리 메모리에 저장된 적어도 하나의 메모리 엔트리의 공유 여부에 기초하여 복수의 캐시 메모리들의 일관성을 관리할 수 있다.
일관성 관리 회로(2400)의 구성 및 동작에 대해서는 도 1을 참조하여 상세히 설명하였으므로 중복된 설명은 생략한다.
도 4에서는 4개의 코어들(2110, 2120, 2130, 2140)을 포함하는 멀티 코어 반도체 장치(2000)를 도시하였지만, 실시예에 따라서 멀티 코어 반도체 장치(2000)는 임의의 개수의 코어들을 포함할 수 있다.
본 발명에 따르면, 멀티코어 시스템에서 캐시 메모리들의 수보다 프레즌트 비트들의 수를 현저히 줄여서 종래의 디렉토리 구조보다 간단한 디렉토리 구조로 캐시 메모리들의 일관성을 유지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법으로서,
    상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 디렉토리 라인을 제공하는 단계; 및
    상기 적어도 하나의 메모리 엔트리의 공유 정보가 변경될 때마다 상기 디렉토리 라인을 갱신하는 단계를 포함하는 복수의 캐시 메모리의 일관성 관리 방법.
  2. 제1항에 있어서,
    상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법.
  3. 제1항에 있어서,
    상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법.
  4. 제1항에 있어서,
    상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함하는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법.
  5. 제1항에 있어서,
    상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 피벗 필드는 상기 포함되는 않는 캐시 메모리가 포함되도록 변경되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법.
  6. 제5항에 있어서,
    상기 피벗 필드가 변경된 후에 상기 패턴 윈도우는 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법.
  7. 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 회로로서,
    상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부;
    상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및
    각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고,
    상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 일관성 관리 회로.
  8. 제7항에 있어서,
    상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용되는 것을 특징으로 하는 일관성 관리 회로.
  9. 제7항에 있어서,
    상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입되는 것을 특징으로 하는 일관성 관리 회로.
  10. 제7항에 있어서,
    상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함하는 것을 특징으로 하는 일관성 관리 회로.
  11. 제7항에 있어서,
    상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 일관성 관리부는 상기 피벗 필드가 상기 포함되는 않는 캐시 메모리가 포함되도록 변경되도록 제어하는 것을 특징으로 일관성 관리 회로.
  12. 제11항에 있어서,
    상기 일관성 관리부는 상기 피벗 필드가 변경된 후에 상기 패턴 윈도우가 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅시키는 것을 특징으로 하는 일관성 관리 회로.
  13. 복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 캐시 장치로서,
    상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및
    요청 신호에 대응하는 요청된 데이터를 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함하고,
    상기 일관성 관리 회로는,
    상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 상기 중재부;
    상기 요청 신호에 대응하는 상기 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및
    각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하며,
    상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 캐시 장치.
  14. 메인 메모리;
    상기 메인 메모리의 데이터 중 일부를 저장하고, 상기 저장된 데이터의 일관성을 유지하는 캐시 장치; 및
    복수의 코어들을 포함하고, 상기 캐시 장치를 통해 상기 메인 메모리와 데이터를 주고받는 프로세서를 포함하고,
    상기 캐시 장치는,
    상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및
    요청 신호에 대응하는 요청된 데이터를 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하며, 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 제어하며 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함하는 반도체 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR980010788A (ko) * 1996-07-01 1998-04-30 원본미기재 캐쉬 일관성이 있는 분산 공유메모리 시스템에서의 디렉토리 상태를 위한 인코딩 방법
KR20090073983A (ko) * 2007-12-31 2009-07-03 인텔 코오퍼레이션 인-메모리, 인-페이지 디렉토리 캐시 일관성 기법
KR20110092014A (ko) * 2010-02-08 2011-08-17 한국과학기술원 일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치

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