KR101431014B1 - Class-D output power stage using multi-phase swiching - Google Patents

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Abstract

본 발명은Class-D 출력단 회로에 관한 것으로서 출력단 트랜지스터 쌍을 복수의 단으로 나누어 순차적으로 스위칭하는 것을 특징으로 함으로써, 고속의 스위칭 동작시 출력전압의 큰 오버슈트 및 언더슈트를 줄일 수 있다.The present invention relates to a Class-D output stage circuit, wherein output stage transistor pairs are divided into a plurality of stages and are sequentially switched. Thus, overshoot and undershoot of the output voltage during high-speed switching operation can be reduced.

Description

다상 스위칭 기반의 Ｃｌａｓｓ-Ｄ 출력단 회로 {Class-D output power stage using multi-phase swiching}A Class-D output stage circuit based on polyphase switching {

본 발명은 Class-D 출력단 회로에 관한 것으로써, 다상 스위칭을 기반으로 하는 Class-D 출력단 회로 및 Class-D 출력단 회로를 포함하는 오디오 시스템에 관한 것이다.The present invention relates to a Class-D output stage circuit, and to an audio system including a Class-D output stage circuit based on polyphase switching and a Class-D output stage circuit.

최근 전자제품의 소형화 추세에 따라 시스템 설계자들은 집적회로 상에 최대한 많은 기능을 집적하여 제품의 크기를 줄이려 하고 있으며, 이러한 경향은 LCD 평판 TV와 같은 digital TV (DTV)용 오디오 시스템에서도 나타나고 있다. 기존의 오디오 시스템의 출력단 회로는 비교적 높은 효율과 선형성을 가지는 Class-AB 구조를 많이 사용해 왔다. 그러나 Class-AB 구조는 출력단 트랜지스터가 포화 영역에서 동작하기 위한 드레인-소스 전압과 일정한 DC 바이어스 전류로 인하여 고출력 응용 시 효율이 감소하고 출력범위가 제한되며 출력단 회로에서 발생하는 열로 인하여 히트싱크 (heat sink)가 요구되는 단점이 있다. 그 반면 Class-D 구조는 펄스 폭 변조 (pulse-width-modulation, PWM)된 신호를 입력으로 받아 차단/선형 영역에서 동작하는 출력단 트랜지스터의 스위칭에 의하여 증폭이 이루어져 드레인-소스 전압 및 일정한 DC 바이어스 전류가 필요하지 않아 고출력 및 고효율 특성을 얻을 수 있으며, 큰 열이 발생하지 않는다. 이와 같은 장점으로 인해 Class-D 구조의 출력단 회로는 평판 DTV 응용에서 Class-AB 구조를 상당 부분 대체하고 있다.Recently, according to the miniaturization trend of electronic products, system designers are attempting to reduce the size of the product by integrating as many functions as possible on the integrated circuit, and this trend is also seen in audio systems for digital TV (DTV) such as LCD flat panel TV. The output stage circuit of a conventional audio system has used a Class-AB structure having relatively high efficiency and linearity. However, due to the drain-source voltage and constant DC bias current for the output stage transistor to operate in the saturation region, the Class-AB structure reduces the efficiency and limits the output range of high-power applications and causes heat sink ) Is required. On the other hand, the Class-D structure receives pulse-width-modulated (PWM) signals as input and is amplified by switching the output stage transistors operating in the blocking / linear region to generate a drain-source voltage and a constant DC bias current High power and high efficiency characteristics can be obtained, and no large heat is generated. Due to these advantages, the output stage circuit of the Class-D structure is largely replacing the Class-AB structure in flat panel DTV applications.

본 발명의 일 실시예에 따른 Class-D 출력단 회로는 "디급증폭기(출원번호: KR10-2002-0057151)" 등의 선행기술에 언급된 Class-D 출력단 회로와 같이, PWM신호 출력에 사용된다.The Class-D output stage circuit according to an embodiment of the present invention is used for PWM signal output, such as the Class-D output stage circuit mentioned in the prior art, such as "a lower amplifier (Application No. KR10-2002-0057151) ".

본 발명이 해결하고자 하는 첫 번째 과제는 다상 스위칭을 기반으로 하는 Class-D 출력단 회로를 제공하는 것이다.The first problem to be solved by the present invention is to provide a Class-D output stage circuit based on polyphase switching.

본 발명이 해결하고자 하는 두 번째 과제는 다상 스위칭을 기반으로 하는 Class-D 출력단 회로를 포함하는 오디오 시스템을 제공하는 것이다.A second object of the present invention is to provide an audio system including a Class-D output stage circuit based on polyphase switching.

본 발명은 상기 첫 번째 과제를 해결하기 위하여, 출력단 트랜지스터 쌍을 복수의 단으로 나누어 순차적으로 스위칭하는 것을 특징으로 하는 Class-D 출력단 회로를 제공한다.In order to solve the first problem, the present invention provides a Class-D output stage circuit characterized in that the output stage transistor pair is divided into a plurality of stages and sequentially switched.

본 발명의 일 실시예에 의하면, 상기 각 출력단 트랜지스터 쌍은 상단 스위치 (high-side switch, HSS) 및 하단 스위치 (low-side switch, LSS)로 구성되는 것을 특징으로 하는 것을 특징으로 하는 Class-D 출력단 회로일 수 있다.According to an embodiment of the present invention, the pair of output stage transistors is composed of a high-side switch (HSS) and a low-side switch (LSS). Output stage circuit.

본 발명의 다른 실시예에 의하면, 상기 상단 스위치는 P 구조의 트랜지스터를 이용하여 구성되는 것을 특징으로 하는 Class-D 출력단 회로일 수 있고, 상기 상단 스위치의 풀-업 (pull-up) 구동회로는, 입력신호를 받아 상단 스위치의 게이트 전압을 상단 스위치의 소스 전압까지 상승시켜 상단 스위치를 열어주어, 상기 하단 스위치에 의해 출력전압을 낮추는 것을 특징으로 하고, 상기 상단 스위치의 풀-업 구동회로는, 제 1 트랜지스터를 이용하여 전류를 흘려보내 풀-다운 동작을 완료한 후, 제 2 트랜지스터를 이용하여 소정의 전류를 유지하는 것을 특징으로 하는 Class-D 출력단 회로일 수 있다.According to another embodiment of the present invention, the upper switch may be a Class-D output stage circuit using a P-type transistor, and the pull-up driving circuit of the upper switch may be a Class- Up drive circuit for receiving the input signal and raising the gate voltage of the upper switch to the source voltage of the upper switch to open the upper switch and lower the output voltage by the lower switch, And a current is flowed by using the first transistor to complete a pull-down operation, and then, a predetermined current is maintained using the second transistor.

본 발명의 다른 실시예에 의하면, 상기 상단 스위치의 풀-다운 (pull-down) 구동회로는, 입력신호를 받으면, 풀 다운 전류를 흘려 상단 스위치를 닫아 출력전압을 높이는 것을 특징으로 하고, 상기 상단 스위치의 풀-다운 구동회로는, 제 3 트랜지스터를 이용하여 전류를 흘려보내 풀-다운 동작을 완료한 후, 제 4 트랜지스터를 이용하여 소정의 전류를 유지하고, 제너 다이오드 (zener diode)를 이용하여 상단 스위치의 게이트 전압을 일정하게 유지하는 것을 특징으로 하는 Class-D 출력단 회로일 수 있다.According to another embodiment of the present invention, the pull-down driving circuit of the upper switch is characterized in that when receiving the input signal, the pull-down current flows to close the upper switch to increase the output voltage, The pull-down driving circuit of the switch uses a third transistor to flow a current to complete a pull-down operation, then uses a fourth transistor to maintain a predetermined current, and uses a zener diode D output stage circuit which keeps the gate voltage of the upper switch constant.

본 발명의 다른 실시예에 의하면, 상기 Class-D 출력단 회로는 5V 스윙 펄스 폭 변조 신호를 입력받아 24V 스윙 펄스 폭 변조 신호로 증폭하여 출력하는 것일 수 있고, 상기 출력된 펄스 폭 변조 신호는 저역통과필터를 통해 아날로그 신호로 출력되는 것을 특징으로 하는 Class-D 출력단 회로일 수 있다.According to another embodiment of the present invention, the Class-D output stage circuit may receive a 5V swing pulse width modulated signal and amplify and output the 24V swing pulse width modulated signal, and the output pulse width modulated signal may be a low- And output as an analog signal through a filter.

본 발명은 상기 두 번째 과제를 해결하기 위하여, 상기 Class-D 출력단 회로를 포함하는 오디오 시스템을 제공한다.In order to solve the second problem, the present invention provides an audio system including the Class-D output stage circuit.

본 발명에 따르면, 다상 스위칭 기반 Class-D 출력단 회로를 구현함으로써 고속의 스위칭 동작시 출력전압의 큰 오버슈트 및 언더슈트를 줄일 수 있다. 또한, 본 발명에 따르면, 오디오 신호의 성능 악화를 최소화할 수 있다. 나아가, 스위칭 동작으로 인해 발생하는 큰 기판 잡음을 줄일 수 있어 시스템-온-칩 응용에 유리하다.According to the present invention, by implementing the multiphase switching based Class-D output stage circuit, it is possible to reduce large overshoot and undershoot of the output voltage during high-speed switching operation. Further, according to the present invention, deterioration in performance of an audio signal can be minimized. Furthermore, large substrate noise caused by the switching operation can be reduced, which is advantageous for system-on-chip applications.

도 1은 본 발명의 일 실시예에 따른 Class-D 출력단 회로를 도시한 것이다.
도 2는 기존 출력단 회로 및 파형과 본 발명의 실시예에 따른 Class-D 출력단 회로의 회로 및 파형을 도시한 것이다.
도 3은 본 발명의 실시예에 따른 Class-D 출력단 회로의 상단 스위치의 풀-업 구동회로 및 파형을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 Class-D 출력단 회로의 상단 스위치의 풀-다운 구동회로 및 파형을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 Class-D 출력단 회로의 측정된 THD+N (total-harmonic-distortion plus noise)를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 Class-D 출력단 회로의 출력의 크기에 따른 측정된 효율을 도시한 것이다.1 shows a Class-D output stage circuit according to an embodiment of the present invention.
Figure 2 shows the circuit and waveform of a conventional output stage circuit and waveform and a Class-D output stage circuit according to an embodiment of the present invention.
3 shows a pull-up drive circuit and waveform of a top switch of a Class-D output stage circuit according to an embodiment of the present invention.
4 shows a pull-down drive circuit and waveform of a top switch of a Class-D output stage circuit according to an embodiment of the present invention.
FIG. 5 illustrates measured THD + N (total-harmonic-distortion plus noise) of a Class-D output stage circuit according to an embodiment of the present invention.
6 shows the measured efficiency according to the magnitude of the output of the Class-D output stage circuit according to the embodiment of the present invention.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the concrete contents of the present invention, for the sake of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea is first given.

본 발명의 일 실시예에 따른 Class-D 출력단 회로는 출력단 트랜지스터 쌍을 복수의 단으로 나누어 순차적으로 스위칭하는 것을 특징으로 한다. The Class-D output stage circuit according to an embodiment of the present invention is characterized in that output stage transistor pairs are sequentially divided into a plurality of stages.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art, however, that these examples are provided to further illustrate the present invention, and the scope of the present invention is not limited thereto.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail preferred embodiments thereof with reference to the attached drawings in which: It is possible to quote the above. In the following detailed description of the principles of operation of the preferred embodiments of the present invention, it is to be understood that the present invention is not limited to the details of the known functions and configurations, and other matters may be unnecessarily obscured, A detailed description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 Class-D 출력단 회로를 도시한 것이다.1 shows a Class-D output stage circuit according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 Class-D 출력단 회로는 출력단 트랜지스터 쌍을 복수의 단으로 나누어 순차적으로 스위칭하는 것을 특징으로 한다.The Class-D output stage circuit according to an embodiment of the present invention is characterized in that output stage transistor pairs are sequentially divided into a plurality of stages.

보다 구체적으로, 본 발명의 일 실시예에 따른 Class-D 출력단 회로는 도 1과 같이 두 개의 단일 신호 채널로 스테레오 스피커를 구동하며 사 구간 (dead-time) 제어 블록, 구동회로 블록, 과 온도 보호회로 그리고 최종 출력단 블록으로 이루어질 수 있다. 사 구간 제어 블록은 PWM 신호를 받아 두 출력단 트랜지스터인 상단 스위치 (high-side switch, HSS)와 하단 스위치 (low-side switch, LSS)가 동시에 켜지지 않도록 겹치지 않는 펄스를 만들어 주며, 구동회로 블록은 최종 출력단이 요구되는 주파수 및 높은 전원전압에서 동작할 수 있도록 펄스의 구동 능력을 향상시켜줄 수 있다. 이때 외부 부스팅 커패시터를 사용하지 않는 상단 스위치(HSS) 구동회로를 구현하여, 외부 소자의 사용 및 핀의 개수를 줄였다. 과 온도 보호회로는 한계 이상의 열이 발생 시, 이를 감지하고 회로의 동작을 멈추게 하여 고온상황에서 회로의 손상을 막아줄 수 있다. 출력단 회로는 제안하는 다상 스위칭 기법을 적용하여 고속 스위칭 동작에 의해 발생하는 오버슈트 (overshoot) 및 언더슈트 (undershoot)와 기판 (substrate)로 인가되는 잡음을 최소화하였다. 다상 스위칭 기법에 대해서는 도 2에서 자세히 설명하도록 한다.More specifically, a Class-D output stage circuit according to an embodiment of the present invention drives a stereo speaker with two single signal channels as shown in FIG. 1, and includes a dead-time control block, a driving circuit block, Circuit and a final output stage block. The interrupt control block receives the PWM signal and generates a pulse that does not overlap so that the two output transistors, the high-side switch (HSS) and the low-side switch (LSS) The driving capability of the pulse can be improved so that the output stage can operate at a required frequency and a high power supply voltage. At this time, the upper switch (HSS) driving circuit without the external boosting capacitor is implemented, and the number of external devices and the number of pins are reduced. And the temperature protection circuit can detect the heat above the limit and stop the operation of the circuit to prevent damage to the circuit at high temperature. The output stage circuit minimizes the overshoot and undershoot caused by the high speed switching operation and the noise applied to the substrate by applying the proposed polyphase switching technique. The polyphase switching technique will be described in detail in FIG.

상기 Class-D 출력단 회로는 5V 스윙 펄스 폭 변조 신호를 입력받아 24V 스윙 펄스 폭 변조 신호로 증폭하여 출력할 수 있으며, 상기 출력된 펄스 폭 변조 신호는 저역통과필터를 통해 아날로그 신호로 출력되는 것을 특징으로 할 수 있다.The Class-D output stage circuit may receive a 5V swing pulse width modulated signal and amplify it with a 24V swing pulse width modulated signal, and output the pulse width modulated signal as an analog signal through a low pass filter .

보다 구체적으로, 본 발명의 일 실시예에 따른 Class-D 출력단 회로는 5V 스윙 및 192∼768kHz의 스위칭 주파수를 가지는 PWM 신호를 입력으로 받아 24V의 높은 스윙을 가지는 PWM 신호로 증폭하여 출력할 수 있으며, 최종적으로 인덕터와 커패시터로 구성된 저역통과필터를 통해 음성신호 대역의 24V 스윙을 가지는 아날로그 신호를 스테레오 스피커로 전달할 수 있다.More specifically, the Class-D output stage circuit according to an embodiment of the present invention receives a PWM signal having a 5V swing and a switching frequency of 192 to 768kHz as an input, and outputs the amplified PWM signal as a PWM signal having a high swing of 24V Finally, an analog signal with a 24V swing of the audio signal band can be transmitted to the stereo speaker through a low-pass filter consisting of an inductor and a capacitor.

도 2는 기존 출력단 회로 및 파형과 본 발명의 실시예에 따른 Class-D 출력단 회로의 회로 및 파형을 도시한 것이다.Figure 2 shows the circuit and waveform of a conventional output stage circuit and waveform and a Class-D output stage circuit according to an embodiment of the present invention.

상기 각 출력단 트랜지스터는 상단 스위치 (high-side switch, HSS) 및 하단 스위치 (low-side switch, LSS)로 구성되는 것을 특징으로 하는 것을 특징으로 한다.And each of the output transistors is composed of a high-side switch (HSS) and a low-side switch (LSS).

보다 구체적으로, 기존의 스위칭 방식의 Class-D 출력단 회로는 도 2(a)와 같이 한 쌍의 상단 스위치 (HSS)와 하단 스위치 (LSS)로 구성되어 있으며, 고효율 특성을 위하여 각각의 트랜지스터는 작은 온-저항 (on-resistance)을 가지기 위해 매우 큰 면적을 차지하게 된다. 이와 같이 매우 큰 출력단 트랜지스터가 열리고 닫히는 고속의 스위칭 동작을 반복할 때 출력 전압 (LX)에서는 큰 오버슈트 및 언더슈트를 발생시켜 오디오 신호의 성능을 열화 시킨다. 또한 스위칭 동작은 기판으로 큰 잡음을 인가하여 민감한 블록의 오동작을 야기할 수 있다.More specifically, a conventional Class-D output stage circuit is composed of a pair of a top switch HSS and a bottom switch LSS as shown in FIG. 2 (a). For high efficiency characteristics, It takes up a very large area to have an on-resistance. When a very large output stage transistor is repeatedly opened and closed at a high speed switching operation, a large overshoot and an undershoot are generated at the output voltage (LX), thereby deteriorating the performance of the audio signal. Also, the switching operation may cause a malfunction of the sensitive block by applying a large noise to the substrate.

이러한 문제점을 극복하기 위해 본 발명의 일 실시예에 따른 Class-D 출력단 회로는 다상 스위칭 기법을 이용한다. 도 2(b)와 같이 출력단 트랜지스터 쌍을 복수의 단으로 나누어 각각의 트랜지스터 쌍을 순차적으로 스위칭함으로써 출력단 회로의 스위칭 동작에 의해 발생하는 출력전압의 큰 오버슈트 및 언더슈트를 감소시킨다. 상기 오버슈트 및 언더슈트를 감소시킴으로써 오디오 신호의 성능 악화를 최소화할 수 있다.In order to overcome such a problem, the Class-D output stage circuit according to an embodiment of the present invention uses a polyphase switching technique. As shown in FIG. 2 (b), the output stage transistor pair is divided into a plurality of stages and each pair of transistors is sequentially switched to reduce large overshoot and undershoot of the output voltage caused by the switching operation of the output stage circuit. By reducing the overshoot and undershoot, performance deterioration of the audio signal can be minimized.

본 발명의 실시예에 따른 Class-D 출력단 회로는 시스템-온-칩으로 형성될 수 있다. The Class-D output stage circuit according to an embodiment of the present invention may be formed as a system-on-chip.

즉, 출력단 회로를 시스템 칩에 집적할 때 스위칭 동작으로 인해 발생하는 큰 기판 잡음을 줄여 시스템 칩의 민감한 블록에 간섭을 최소화할 수 있어 시스템-온-칩 (system-on-a-chip) 응용에 유리하다.In other words, when the output stage circuit is integrated in the system chip, it reduces the large substrate noise caused by the switching operation, minimizing the interference to the sensitive block of the system chip, thereby enabling the system-on-a-chip It is advantageous.

도 3은 본 발명의 실시예에 따른 Class-D 출력단 회로의 상단 스위치의 풀-업 구동회로 및 파형를 도시한 것이다.3 shows a pull-up drive circuit and waveform of a top switch of a Class-D output stage circuit according to an embodiment of the present invention.

상기 상단 스위치는 PLDMOS 트랜지스터를 이용하여 구성되며, 상기 상단 스위치의 풀-업 (pull-up) 구동회로는, 입력신호를 받아 상단 스위치의 게이트 전압을 상단 스위치의 소스 전압까지 상승시켜 상단스위치를 열어주어, 상기 하단 스위치에 의해 출력전압을 낮추는 것을 특징으로 한다. 상기 상단 스위치의 풀-업 구동회로는, 제 1 트랜지스터를 이용하여 큰 전류를 흘려보내 빠른 풀-다운 동작을 완료한 후, 제 2 트랜지스터를 이용하여 소정의 전류를 이용하여 상단 스위치가 열린 상태를 유지하는 것을 특징으로 할 수 있다.The upper switch is configured by using a PLDMOS transistor. The pull-up driving circuit of the upper switch receives an input signal to raise the gate voltage of the upper switch to the source voltage of the upper switch, In this case, the output voltage is lowered by the lower switch. The pull-up drive circuit of the upper switch may be configured such that a large current is flowed using the first transistor to complete a quick pull-down operation, and then a state in which the upper switch is opened using a predetermined current using the second transistor And the like.

보다 구체적으로, 상단 스위치 (HSS)의 경우 회로의 면적을 고려할 때, N 구조의 LDMOS (NLDMOS) 트랜지스터를 사용할 수 있고, 회로의 간단한 구현을 위해서는 P 구조의 LDMOS (PLDMOS) 트랜지스터를 사용할 수 있다. NLDMOS 트랜지스터를 사용하여 상단 스위치 (HSS)를 구현할 경우 PLDMOS 트랜지스터에 비해 면적이 작은 장점이 있지만, 충분한 턴-온 상태를 보장하기 위하여 게이트-부트스트래핑 (gate-bootstrapping) 기법을 사용해 게이트 전압을 높여주어야 하므로 구동회로의 복잡도가 증가하고 칩 외부에 부스팅 커패시터가 필요하며, 이를 위한 핀이 추가되어야 하는 단점이 있다. More specifically, in the case of the upper switch (HSS), an LDMOS (NLDMOS) transistor having an N structure can be used in consideration of the circuit area, and a P structure LDMOS (PLDMOS) transistor can be used for simple implementation of the circuit. The implementation of the top switch (HSS) using NLDMOS transistors has the advantage of a smaller area compared to PLDMOS transistors, but the gate voltage must be increased using a gate-bootstrapping technique to ensure sufficient turn-on Therefore, the complexity of the driving circuit increases and a boosting capacitor is required outside the chip.

하지만, 본 발명의 실시예에 따른 Class-D 출력단 회로는 PLDMOS 트랜지스터를 사용하여 상단 스위치 (HSS)를 구현한다. PLDMOS 트랜지스터를 사용하는 경우, NLDMOS 트랜지스터에 비해 동일한 온-저항을 위하여 공정에 따라 약 2~3배 면적이 증가할 수 있지만, 본 발명의 실시예에 따른 Class-D 출력단 회로는 도 3(a)와 같이, 외부 소자와 추가적인 핀의 사용을 줄일 수 있으며 구동회로의 구현이 간단한 PLDMOS 트랜지스터를 사용해 상단 스위치 (HSS)를 구현하였다.However, the Class-D output stage circuit according to the embodiment of the present invention implements a top switch (HSS) using a PLDMOS transistor. In the case of using a PLDMOS transistor, the area of the Class-D output stage according to the embodiment of the present invention can be increased by about 2 to 3 times as much as the NLDMOS transistor for the same on- , The upper switch (HSS) is implemented using a PLDMOS transistor that can reduce the use of external devices and additional pins and is simple to implement as a driver circuit.

도 3(a)는 상단 스위치 (HSS)의 풀-업 (pull-up) 구동회로로써 게이트 전압을 24V로 인가하여 상단 스위치 (HSS)를 열어주어 하단 스위치 (LSS)에 의해 출력전압을 0V로 낮추는 동작을 한다. 즉, 풀-업 구동회로는 5V의 낮은 전압을 가지는 펄스를 받아 상단 스위치 (HSS) 게이트 전압을 24V로 끌어올려 PLDMOS 트랜지스터의 게이트-소스 전압을 0V로 만들어 줌으로써 상단 스위치 (HSS)를 열어준다. 이때 제 1 트랜지스터 (ND2와 ND3)는 도 3(b)의 VP 신호를 통해 초기에 큰 전류를 흘려주어 빠른 풀-업 동작을 수행하고, 이후 스위칭 동작이 완료되면 제 2 트랜지스터 (ND1과 ND4)는 VT 신호를 통해 작은 전류만을 흘려주어 상태를 유지시켜 전력소모를 최소화한다. 그리고 게이트와 드레인이 연결된 MP1과 MP4를 통해 MP_PU의 소스-게이트 전압을 제한하여 5V PMOS 트랜지스터들이 파괴되는 것을 방지할 수 있다.3 (a) is a pull-up driving circuit of the upper switch HSS, which applies a gate voltage of 24 V to open the upper switch HSS and turns the output voltage to 0 V by the lower switch LSS Lowering operation. That is, the pull-up driving circuit receives a pulse having a low voltage of 5V and lifts the upper switch (HSS) gate voltage to 24V to open the upper switch (HSS) by making the gate-source voltage of the PLDMOS transistor 0V. At this time, the first transistors ND2 and ND3 perform a quick pull-up operation by initially flowing a large current through the VP signal of FIG. 3B, and then, when the switching operation is completed, the second transistors ND1 and ND4 are turned on, The power consumption is minimized by flowing a small current through the VT signal to maintain the state. The source and gate voltages of the MP_PU can be limited through MP1 and MP4 with the gate and drain connected to prevent the 5V PMOS transistors from being destroyed.

도 4는 본 발명의 실시예에 따른 Class-D 출력단 회로의 상단 스위치의 풀-다운 구동회로 및 파형을 도시한 것이다.4 shows a pull-down drive circuit and waveform of a top switch of a Class-D output stage circuit according to an embodiment of the present invention.

상기 상단 스위치의 풀-다운 (pull-down) 구동회로는, 입력신호를 받으면, 풀-다운 전류를 흘려 상단 스위치를 닫아 출력전압을 높이는 것을 특징으로 한다. 상기 상단 스위치의 풀-다운 구동회로는, 제 3 트랜지스터를 이용하여 큰 전류를 흘려 보내 빠른 풀-다운 동작을 완료한 후, 제 4 트랜지스터를 이용하여 소정의 전류를 유지하고, 제너 다이오드를 이용하여 상단 스위치의 게이트 전압을 일정하게 유지하는 것을 특징으로 할 수 있다.The pull-down drive circuit of the upper switch, when receiving the input signal, flows a pull-down current to close the upper switch to increase the output voltage. The pull-down driving circuit of the upper switch may be configured such that a large current is flowed using the third transistor to complete a quick pull-down operation, and then a predetermined current is maintained using the fourth transistor, And the gate voltage of the upper switch is kept constant.

보다 구체적으로, 풀-다운 (pull-down) 구동회로로써 상단 스위치 (HSS)의 게이트 전압을 낮추어 출력전압을 24V 전압으로 올려주는 동작을 한다. 즉, 풀-다운 구동회로에 5V 입력 신호가 가해지면 IPD (풀-다운 전류)를 흘려주어 상단 스위치 (HSS)를 닫아 출력전압을 24V로 올려주게 된다. 이때 제 3 트랜지스터 (ND1)에서 초기의 큰 전류를 흘려주어 빠른 풀-다운 동작을 완료하며, 제 4 트랜지스터 (ND2)의 작은 전류와 5V 제너 다이오드 (zener diode)를 통해 상단 스위치 (HSS)의 게이트 전압을 19V 상태로 유지시킨다.More specifically, the pull-down driving circuit lowers the gate voltage of the top switch HSS and raises the output voltage to 24V. In other words, when a 5V input signal is applied to the pull-down drive circuit, IPD (pull-down current) flows and the top switch (HSS) is closed to raise the output voltage to 24V. At this time, a large initial current flows in the third transistor ND1 to complete a quick pull-down operation, and the gate of the upper switch HSS is turned on through a small current of the fourth transistor ND2 and a 5V zener diode. Keep the voltage at 19V.

상기 제 3 트랜지스터를 이용하여 흘려보내는 전류가 제 4 트랜지스터를 이용하여 유지하는 전류보다 큰 전류인 것을 특징으로 한다.And the current flowing using the third transistor is larger than the current held by the fourth transistor.

도 5는 본 발명의 실시예에 따른 Class-D 출력단 회로의 측정된 THD+N을 도시한 것이다.5 shows the measured THD + N of a Class-D output stage circuit according to an embodiment of the present invention.

본 발명의 실시예에 따른 Class-D 출력단 회로를 0.35um BCDMOS 공정을 사용하여 제작하였다. 도 5는 시제품 회로의 THD+N (total-harmonic-distortion plus noise)이며, 1kHz의 주파수를 가지는 정현파 입력을 768kHz의 PWM 신호로 가해 주어 1W의 출력을 구동할 때 0.04%로 측정되었으며, 20Hz의 정현파 입력을 동일한 PWM 신호로 가해 주어 1W의 출력을 구동할 때 0.03%의 THD+N값을 가진다. A Class-D output stage circuit according to an embodiment of the present invention was fabricated using a 0.35um BCDMOS process. FIG. 5 shows THD + N (total harmonic distortion plus noise) of the prototype circuit. When a sinusoidal input having a frequency of 1 kHz is applied to a 768 kHz PWM signal to drive an output of 1 W, it is measured at 0.04% It has a THD + N value of 0.03% when the sinusoidal input is driven by the same PWM signal to drive an output of 1W.

도 6은 본 발명의 실시예에 따른 Class-D 출력단 회로의 측정된 효율을 도시한 것이다.Figure 6 shows the measured efficiency of a Class-D output stage circuit according to an embodiment of the present invention.

보다 구체적으로, 도 6은 4Ω 스피커에서 출력의 크기에 따른 효율을 나타내며 18W의 출력에서 최대 90% 값을 보여준다. 시제품 다상 스위칭 기반의 Class-D 출력단 회로는 24V의 출력단 전원전압과 5V의 아날로그/디지털 블록 전원전압에서 768kHz의 스위칭 주파수를 기반으로 동작할 때 216mW의 스위칭 전력과 5mW 고정 전력을 소모한다. 시제품 출력단의 측정된 주요 성능을 표 1에 요약하였다.More specifically, FIG. 6 shows the efficiency according to the magnitude of the output in a 4? Speaker and shows a maximum 90% value at an output of 18 W. FIG. The prototype multiphase switching-based Class-D output stage consumes 216mW of switching power and 5mW of fixed power when operating based on a 768kHz switching frequency at an output power supply voltage of 24V and an analog / digital block supply voltage of 5V. The measured main performance of the prototype output stage is summarized in Table 1.

Figure 112012095548378-pat00001
Figure 112012095548378-pat00001

본 발명의 일 실시예에 따른 오디오 시스템은 상기 Class-D 출력단 회로를 포함할 수 있다. 상기 Class-D 출력단 회로에 의해 작은 스윙 펄스 폭 변조 신호를 입력받아 음성신호의 대역의 아날로그 신호를 스테레오 스피커로 전달할 수 있다. 상기 오디오 시스템은 LCD 평판 TV와 같은 디지털 TV용 오디오 시스템에 사용될 수 있다.
The audio system according to an embodiment of the present invention may include the Class-D output stage circuit. A small swing pulse width modulated signal may be input by the Class-D output stage circuit to transmit an analog signal in a band of a voice signal to a stereo speaker. The audio system may be used in an audio system for a digital TV, such as an LCD flat panel TV.

Claims (12)

출력단 트랜지스터 쌍은 상단 스위치 (high-side switch, HSS) 및 하단 스위치 (low-side switch, LSS)로 구성된 복수의 단으로 나누어 순차적으로 스위칭하고,
상기 상단 스위치의 풀-업 (pull-up) 구동회로는,
입력신호를 받아 상단 스위치의 게이트 전압을 상단 스위치의 소스 전압까지 상승시켜 상단스위치를 열어주어, 상기 하단 스위치에 의해 출력전압을 낮추며, 제 1 트랜지스터를 이용하여 큰 전류를 흘려보내 빠른 풀-업 동작을 완료한 후, 제 2 트랜지스터를 이용하여 소정의 전류를 이용해 상단 스위치가 열린 상태를 유지하는 것을 특징으로 하는 Class-D 출력단 회로.The output stage transistor pair is sequentially switched in a plurality of stages composed of a high-side switch (HSS) and a low-side switch (LSS)
The pull-up drive circuit of the upper switch includes:
Up operation by raising the gate voltage of the upper switch to the source voltage of the upper switch to open the upper switch, lowering the output voltage by the lower switch, flowing a large current using the first transistor, And the upper switch is maintained in an open state by using a predetermined current by using the second transistor. 삭제delete 제 1 항에 있어서,
상기 상단 스위치는 P구조의 트랜지스터를 이용하여 구성되는 것을 특징으로 하는 Class-D 출력단 회로.The method according to claim 1,
Wherein the upper switch is configured using a P-type transistor. 삭제delete 삭제delete 제 1 항에 있어서,
상기 상단 스위치의 풀-다운 (pull-down) 구동회로는,
입력신호를 받으면, 풀 다운 전류를 흘려 상단 스위치를 닫아 출력전압을 높이는 것을 특징으로 하는 Class-D 출력단 회로.The method according to claim 1,
The pull-down drive circuit of the upper switch comprises:
Upon receipt of the input signal, a Class-D output stage circuit is characterized by flowing a pull-down current to close the upper switch to increase the output voltage. 제 6 항에 있어서,
상기 상단 스위치의 풀-다운 구동회로는,
제 3 트랜지스터를 이용하여 큰 전류를 흘려보내 빠른 풀-다운 동작을 완료한 후, 제 4 트랜지스터를 이용하여 소정의 전류를 이용해 상단 스위치가 닫힌 상태를 유지하고, 제너 다이오드를 이용하여 상단 스위치의 게이트 전압을 일정하게 유지하는 것을 특징으로 하는 Class-D 출력단 회로.The method according to claim 6,
The pull-down drive circuit of the upper switch includes:
The third transistor is used to flow a large current to complete a fast pull-down operation. Then, the fourth transistor is used to maintain the closed state of the upper switch using a predetermined current, and the gate of the upper switch A Class-D output stage circuit characterized in that the voltage is held constant. 제 1 항에 있어서,
상기 Class-D 출력단 회로는 낮은 전압 스윙 펄스 폭 변조 신호를 입력받아 높은 전압 스윙 펄스 폭 변조 신호로 증폭하여 출력하는 것을 특징으로 하는 Class-D 출력단 회로.The method according to claim 1,
Wherein the Class-D output stage circuit receives a low voltage swing pulse width modulated signal and amplifies and outputs the high voltage swing pulse width modulated signal. 제 8 항에 있어서,
상기 출력된 펄스 폭 변조 신호는 저역통과필터를 통해 아날로그 신호로 출력되는 것을 특징으로 하는 Class-D 출력단 회로.9. The method of claim 8,
And the output pulse width modulated signal is output as an analog signal through a low pass filter. 제 9 항에 있어서,
상기 저역통과필터는 하나의 인덕터와 하나의 커패시터로 구성되는 LC 필터를 특징으로 하는 Class-D 출력단 회로.10. The method of claim 9,
Wherein the low-pass filter comprises an inductor and a capacitor. 제 1 항에 있어서,
상기 Class-D 출력단 회로는 시스템-온-칩으로 집적되는 것을 특징으로 하는 Class-D 출력단 회로.The method according to claim 1,
Wherein said Class-D output stage circuit is integrated into a system-on-chip. 제 1 항, 제 3 항, 및 제 6 항 내지 제 11 항 중 어느 한 항의 Class-D 출력단 회로를 포함하는 오디오 시스템.
An audio system comprising a Class-D output stage circuit according to any one of claims 1, 3 and 6 to 11.
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