KR101426557B1 - Method and appratus for transmitting and receiving data in a communication system using low density parity check code - Google Patents
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Abstract
본 발명이 제안하는 저밀도 패리티 검사(Low Density Parity Check:LDPC) 부호를 사용하는 통신 시스템의 데이터 송신 방법은, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 부호화하여 LDPC 부호어를 생성하는 LDPC 부호화 과정과, 상기 LDPC 부호어를 인터리빙하고, 상기 LDPC 부호어를 구성하는 부호어 비트들을 차수 순으로 출력하는 과정과, 상기 출력된 부호어 비트들을 차수가 높은 순으로 미리 결정된 수의 부호어 비트 그룹으로 그룹핑하고, 상기 부호어 비트 그룹을 구성하는 비트들을 소정의 변조 방식에 따른 변조 심볼들을 구성하는 비트들에 매핑하여 매핑 신호를 출력하는 신호 성좌 비트 매핑(Signal Constellation Bit Mapping) 과정과, 상기 매핑 신호를 고차 변조하여 변조 신호를 출력하는 변조 과정과, 상기 변조 신호를 RF(Radio Frequency) 처리하여 송신 안테나를 통해 전송하는 RF 처리 과정을 포함한다.
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저밀도 패리티 검사(LDPC) 부호, 고차 변조, 신호 성좌 비트 매핑, 인터리빙
A data transmission method of a communication system using a low density parity check (LDPC) code proposed by the present invention is a data transmission method of an LDPC coding method for generating an LDPC codeword by coding information data bits, Interleaving the LDPC codeword and outputting the codeword bits constituting the LDPC codeword in order; outputting the output codeword bits in a predetermined number of codeword bit groups A signal constellation bit mapping process for mapping bits constituting the codeword bit group to bits constituting modulation symbols according to a predetermined modulation scheme and outputting a mapping signal, Modulating a signal by a high-order modulation and outputting a modulated signal, and modulating the modulated signal by an RF (Radio Frequency) And an RF processing process for transmitting through a transmission antenna.
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Low density parity check (LDPC) code, higher order modulation, signal constellation bit mapping, interleaving
Description
본 발명은 통신 시스템에서 데이터 송수신 장치 및 방법에 관한 것으로서, 특히 LDPC 부호를 사용하는 통신 시스템에서 데이터 송수신 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for transmitting and receiving data in a communication system, and more particularly, to an apparatus and method for transmitting and receiving data in a communication system using an LDPC code.
일반적으로 통신 시스템에서 데이터 송수신의 개략적인 과정은 다음과 같다. 즉, 송신측의 정보원(Source)에서 생성된 데이터는 원천 부호화(Source Coding)와 채널 부호화(Channel Coding), 인터리빙(Interleaving), 변조(Modulation)를 거쳐 채널(Channel)을 통해 무선 송신한다. 또한 수신측에서는 상기 무선 송신된 신호를 수신하여 복조(Demodulation), 디인터리빙(Deinterleaving), 채널 복호화(Channel Decoding), 원천 복호화(Source Decoding)를 수행하게 된다.Generally, a general procedure of data transmission and reception in a communication system is as follows. That is, the data generated from the source of the transmission side is transmitted through a channel through Source Coding, Channel Coding, Interleaving, Modulation, and the like. In addition, the receiving side receives the wirelessly transmitted signal and performs demodulation, deinterleaving, channel decoding, and source decoding.
그런데 통신 시스템에서는 채널의 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심볼간 간섭(inter-symbol interference, ISI)에 의해 신호의 왜곡이 생기게 된다. 특히 차세대 이동 통신, 디지털 방송 및 휴대 인터넷과 같이 높은 데이터 처리량과 신뢰도를 요구하는 고속 디지털 통신 시스템에서는 잡음과 페이딩 및 ISI에 의한 신호 왜곡을 극복하기 위한 기술이 필수적이다. 상기 채널 부호화와 인터리빙이 그 대표적인 기술에 해당한다.However, in a communication system, various noise, fading phenomena and inter-symbol interference (ISI) of a channel cause signal distortion. Especially, in a high-speed digital communication system that requires high data throughput and reliability, such as next generation mobile communication, digital broadcasting, and portable Internet, techniques for overcoming signal distortion due to noise, fading and ISI are essential. The channel coding and interleaving correspond to typical techniques.
인터리빙이란 전송하고자 하는 비트들의 손상되는 부분이 한곳에 집중되지 않고 여러 곳으로 분산되도록 함으로써, 페이딩 채널을 통과하면서 자주 발생하는 군집 오류(Burst Error)를 방지하여 데이터 전송 손실을 최소화하고 후술하는 채널 부호화의 효과를 상승시키기 위하여 사용된다.Interleaving is a technique for minimizing data transmission loss by preventing frequent occurrence of burst errors while passing through a fading channel by distributing the damaged bits of the bits to be transmitted to a plurality of places without being concentrated in one place, It is used to raise the effect.
또한 채널 부호화는 잡음과 페이딩 및 ISI 등에 의한 신호의 왜곡을 수신측이 확인하고 이를 효율적으로 복원할 수 있도록 하여 통신의 신뢰도를 높이기 위한 하나의 방법으로 널리 사용되고 있다. 채널 부호화에 사용되는 부호(Code)들은 오류를 정정시킨다는 의미에서 오류 정정 부호(error-correcting code : ECC)로 불리며, 다양한 종류의 오류 정정 부호에 대한 연구가 활발히 이루어지고 있다.In addition, channel coding is widely used as a method for improving the reliability of communication by allowing the receiver side to confirm the distortion of the signal due to noise, fading and ISI and to restore the signal efficiently. Code used for channel coding is called an error-correcting code (ECC) in the sense of correcting errors, and various types of error correction codes are actively studied.
일반적으로 알려져 있는 오류 정정 부호에는 블록 코드(Block code), 길쌈 코드(Convolutional code), 터보 코드(Turbo code), 저밀도 패리티 검사 코드(Low Density Parity Check code : LDPC code) 등이 있다. 후술되는 본 발명은 LDPC 부호를 사용하는 통신 시스템에 관한 것이므로 이하에서 LDPC 부호에 대한 간략한 설명을 하기로 한다.Generally known error correction codes include a block code, a convolutional code, a turbo code, and a low density parity check code (LDPC code). Since the present invention described below relates to a communication system using an LDPC code, a brief description of an LDPC code will be given below.
LDPC 부호는 신호의 완전한 전송을 보장할 수는 없지만 정보 유실 확률을 가능한 한 최소화할 수 있는 부호로 알려져 있다. 즉, LDPC 부호는 섀논(Shannon)의 채널 부호화 이론에서 알려진 최대 데이터 전송률(Shannon limit)에 근접한 수준으 로 신호를 전송할 수 있는 최초의 채널 부호화 부호로서 1960년대에 최초로 제안되었다. 그러나 당시의 기술 수준으로는 LDPC 부호를 구현하기 어려워 실질적으로 사용되지 못하였었다. 그러나 그 후의 정보 이론과 기술의 발달에 힘입어 1996년 이후 LDPC 부호가 `재발견'되면서 반복적 복호(iterative decoding)를 사용하면서도 복잡도가 크게 증가하지 않는 이 부호의 특성 및 생성 방법에 대한 연구가 활기를 띠고 있다. 이러한 LDPC 부호는 터보부호와 더불어 차세대 이동 통신 시스템에 활용될 수 있는 매우 우수한 오류 정정 부호로 평가되고 있다.An LDPC code can not guarantee complete transmission of a signal but is known as a code that minimizes the probability of information loss. That is, the LDPC code was first proposed in the 1960s as the first channel coding code capable of transmitting signals at a level close to the maximum data rate (Shannon limit) known in Shannon's channel coding theory. However, LDPC codes were difficult to implement at the level of technology at that time, so they were not actually used. However, with the development of information theory and technology in the future, studies on the characteristics and generation methods of codes that do not significantly increase complexity using iterative decoding since 1996 have been rediscovered. It is. This LDPC code is evaluated as a very good error correction code that can be used in a next generation mobile communication system in addition to the turbo code.
상기 LDPC 부호는 통상적으로 그래프 표현법을 이용하여 나타내며, 그래프 이론 및 대수학, 확률론에 기반한 방법들을 통해 많은 특성을 분석할 수 있다. 일반적으로 채널 부호의 그래프 모델은 부호의 묘사(descriptions)에 유용할 뿐만 아니라, 부호화된 비트에 대한 정보를 그래프 내의 정점(vertex)에 대응시키고 각 비트들의 관계를 그래프 내에서 선분(edges)으로 대응시키면, 각 정점들이 각 선분들을 통해서 정해진 메시지(messages)를 주고받는 통신 네트워크로 간주할 수 있기 때문에 자연스런 복호 알고리즘을 이끌어 낼 수 있다. 예를 들면 그래프의 일종으로 볼 수 있는 트렐리스(trellis)에서 유도된 복호 알고리즘에는 잘 알려진 비터비(Viterbi) 알고리즘과 BCJR(Bahl, Cocke, Jelinek and Raviv) 알고리즘이 있다.The LDPC codes are typically represented using graphical representations, and many features can be analyzed through graph theory, algebra, and probability-based methods. Generally, a graph model of a channel code is useful not only for describing codes but also to correspond information of encoded bits to a vertex in a graph and to correspond each bit relation to edges in a graph , It is possible to derive a natural decryption algorithm because each vertex can be regarded as a communication network for exchanging messages determined by each line. For example, trellis-derived decoding algorithms, which can be regarded as a kind of graph, include the well-known Viterbi algorithm and BCJR (Bahl, Cocke, Jelinek and Raviv) algorithms.
상기 LDPC 부호는 일반적으로 패리티 검사 행렬(parity-check matrix)로 정의되며 Tanner 그래프로 통칭되는 이분(bipartite) 그래프를 이용하여 표현할 수 있다. 여기서 이분 그래프는 그래프를 구성하는 정점들이 서로 다른 2 종류로 나누어져 있음을 의미하며, 상기 LDPC 부호의 경우에는 변수 노드(variable node)와 검 사 노드(check node)라 불리는 정점들로 이루어진 이분 그래프로 표현된다. 여기서 변수 노드는 부호화된 비트와 일대일 대응된다.The LDPC code can be expressed using a bipartite graph, which is generally defined as a parity-check matrix and is collectively referred to as a Tanner graph. Herein, the half graph means that the vertices constituting the graph are divided into two types. In the case of the LDPC code, a binary graph consisting of a variable node and a vertex called a check node Lt; / RTI > Here, the variable node corresponds one-to-one with the encoded bit.
이하에서 도 1과 2를 참조하여 상기 LDPC 부호의 그래프 표현 방법에 대해 설명한다. 도 1은 LDPC 부호의 패리티 검사 행렬 H1의 예시도이다. 도 1에서는 4개의 행(row)과 8개의 열(column)로 구성된 LDPC 부호의 패리티 검사 행렬을 가정한 것이다. 도 1의 행렬은 8개의 열을 가짐으로써 길이가 8인 부호어(codeword)를 생성하는 LDPC 부호를 나타낸다. 즉, 각각의 열은 부호화된 8 비트와 대응된다.Hereinafter, a graphical representation method of the LDPC code will be described with reference to FIGS. 1 and 2. FIG. 1 is an exemplary diagram of a parity check matrix H1 of an LDPC code. In FIG. 1, it is assumed that a parity check matrix of an LDPC code including four rows and eight columns is assumed. The matrix of FIG. 1 represents an LDPC code generating codeword of length 8 by having eight columns. That is, each column corresponds to the encoded 8 bits.
도 2는 LDPC 부호의 패리티 검사 행렬 H1의 트렐리스(Trellis)도이다. 즉, 도 1의 H1에 대응하는 Tanner 그래프를 도시한 도면이다. 도 2를 참조하면, 상기 LDPC 부호의 상기 Tanner 그래프는 8개의 변수 노드들인 x1(202), x2(204), x3(206), x4(208), x5(210), x6(212), x7(214), x8(216)과 4개의 검사 노드(check node)들(218, 220, 222, 224)로 구성되어 있다. 여기서 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행은 각각 변수 노드 xi와 j 번째 검사 노드에 대응된다. 또한 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행이 교차하는 지점의 1의 값, 즉 0이 아닌 값의 의미는, 상기 도 2와 같이 상기 Tanner 그래프 상에서 상기 변수 노드 xi와 j번째 검사 노드 사이에 선분(edge)이 존재함을 의미한다.2 is a Trellis diagram of a parity check matrix H1 of an LDPC code. That is, FIG. 1 shows a Tanner graph corresponding to H1 in FIG. 2, the Tanner graph of the LDPC code includes eight variable nodes x 1 (202), x 2 (204), x 3 (206), x 4 (208), x 5 (210) 6 212, x 7 214 and x 8 216 and four
상기 LDPC 부호의 Tanner 그래프에서 변수 노드 및 검사 노드의 차수(degree)는 각 노드들에 연결되어 있는 선분의 개수를 의미하며, 이는 상기 LDPC 부호의 패리티 검사 행렬에서 해당 노드에 대응되는 열 또는 행에서 0이 아닌 원소(entry)들의 개수와 동일하다. 예를 들어 상기 도 2에서 변수 노드들 x1(202), x2(204), x3(206), x4(208), x5(210), x6(212), x7(214), x8(216)의 차수는 각각 순서대로 4, 3, 3, 3, 2, 2, 2, 2가 되며, 검사 노드들(218, 220, 222, 224)의 차수는 각각 순서대로 6, 5, 5, 5가 된다. 또한 상기 도 2의 변수 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 열에서 0이 아닌 원소들의 개수는 상기한 차수들 4, 3, 3, 3, 2, 2, 2, 2와 순서대로 일치하며, 상기 도 2의 검사 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 행에서 0이 아닌 원소들의 개수는 상기한 차수들 6, 5, 5, 5와 순서대로 일치한다.In the Tanner graph of the LDPC code, the degree of the variable node and the check node means the number of line segments connected to the respective nodes. This means that in the parity check matrix of the LDPC code, Is equal to the number of non-zero entries. For example, in FIG. 2, variable nodes x 1 202, x 2 204, x 3 206, x 4 208, x 5 210, x 6 212, x 7 214 ), the order of the x 8 (216) are each in
상술한 것처럼 부호화된 각 비트는 패리티 검사 행렬의 열(column)에 일대일 대응되며, Tanner 그래프상의 변수 노드와도 일대일로 대응된다. 또한 부호화된 비트와 일대일 대응 되는 변수 노드의 차수를 부호화 비트의 차수라고 한다. 또한 LDPC 부호는 높은 차수를 갖는 부호어 비트가 낮은 차수를 갖는 부호어 비트에 비하여 복호 성능이 우수한 특성이 있는 것으로 알려져 있다. 이는 높은 차수의 변수 노드가 낮은 차수의 변수 노드에 비하여 반복 복호를 통하여 많은 정보를 획득함에 따라 복호 성능이 우수해 질 수 있기 때문이다.As described above, each bit encoded corresponds to a column of a parity check matrix one-to-one, and also corresponds to a variable node on the Tanner graph on a one-to-one basis. The degree of the variable node corresponding one-to-one with the encoded bit is also referred to as the degree of the encoded bit. It is known that LDPC codes have better decoding performance than codeword bits having a high degree of codeword bits having a low degree. This is because the decoding performance can be improved as the higher-order variable node obtains more information through iterative decoding than the lower-order variable node.
지금까지는 LDPC 부호에 대하여 살펴보았다. 이하에서는 통신 시스템에서 통상적으로 사용하는 고차 변조 방식인 QAM(Quardrature Amplitude Modulation) 방식을 적용할 경우의 신호 성좌(signal constellation)에 대해서 설명한다. QAM에서 변조된 심볼은 실수부와 허수부로 구성되며 각 실수부와 허수부의 크기와 부호를 다르게하여 다양한 변조 심볼을 구성할 수 있다. QAM의 특성을 살펴보기 위하여 QPSK 변조 방식과 함께 설명하기로 한다.So far, we have studied LDPC codes. Hereinafter, a signal constellation when a QAM (Quadrature Amplitude Modulation) scheme, which is a higher order modulation scheme used in a communication system, will be described. The modulated symbols in QAM are composed of real part and imaginary part, and various modulation symbols can be constructed by varying the size and sign of each real part and imaginary part. In order to examine the characteristics of the QAM, a QPSK modulation scheme will be described.
도 3a는 일반적인 QPSK(Quadrature Phase Shift Keying) 변조 방식의 신호 성좌의 개략도이다. y0는 실수부의 부호를 결정하며, y1은 허수부의 부호를 결정한다. 즉, y0가 0일 경우 실수부의 부호는 양(plus : +)이며, y0가 1일 경우 실수부의 부호는 음(minus : -)이다. 또한, y1이 0일 경우 허수부의 부호는 양(plus : +)이며, y1이 1일 경우 허수부의 부호는 음(minus : -)이다. y0, y1 각각이 실수부와 허수부의 부호를 표시하는 부호 표시 비트이므로 y0, y1의 오류 발생 확률은 같기 때문에, QPSK 변조 방식의 경우 하나의 변조 신호에 해당하는 (y0, y1) 각 비트의 신뢰도는 동일하다. 여기서 y0,q, y1,q로 표기했을 때, 아래 첨자 두 번째 인덱스 q는 변조 신호 구성 비트의 q번째 출력임을 의미한다.3A is a schematic diagram of a signal constellation of a general QPSK (Quadrature Phase Shift Keying) modulation scheme. y 0 determines the sign of the real part, and y 1 determines the sign of the imaginary part. That is, when y 0 is 0, the sign of the real part is positive (plus: +), and when y 0 is 1, the sign of the real part is minus (-). The sign of the imaginary part is positive (+) when y 1 is 0, and the sign of the imaginary part is negative (-) when y 1 is 1. y 0 , and y 1 are the sign bits indicating the sign of the real part and the imaginary part, the error occurrence probability of y 0 , y 1 is the same. Therefore, in the case of the QPSK modulation method, (y 0 , y 1 ) The reliability of each bit is the same. Here, denoted by y 0, q, y 1, q , the second subscript index q indicates the q-th output of the modulated signal constituent bits.
도 3b는 일반적인 16-QAM 변조 방식의 신호 성좌의 개략도이다. 하나의 변조 신호 비트에 해당하는 (y0, y1, y2, y3)의 의미는 다음과 같다. 비트 y0와 y2는 각각 실수부의 부호와 크기를 결정하며, 비트 y1과 y3 각각은 허수부의 부호와 크기를 결정한다. 다시 말하면, y0와 y1은 신호의 실수부와 허수부의 부호를 결정하며, y2와 y3는 신호의 실수부와 허수부의 크기를 결정한다. 변조된 신호의 크기를 판별하는 것보다 부호를 판별하는 것이 더 용이하기 때문에 y2와 y3에 대하여 오류가 발생할 확률이 y0와 y1 보다 높다. 따라서 비트들의 오류가 발생하지 않을 확률 즉, 신뢰도는 y0=y1 > y2=y3 의 순서가 된다. 즉, QPSK와 달리 QAM의 변조 신호 구성 비트들 (y0, y1, y2, y3) 각 비트의 신뢰도가 상이한 특성이 있다.3B is a schematic diagram of a signal constellation of a general 16-QAM modulation scheme. The meaning of (y 0 , y 1 , y 2 , y 3 ) corresponding to one modulation signal bit is as follows. The bits y 0 and y 2 determine the sign and magnitude of the real part, respectively, and the bits y 1 and y 3 respectively determine the sign and magnitude of the imaginary part. In other words, y 0 and y 1 determine the sign of the real and imaginary parts of the signal, and y 2 and y 3 determine the magnitude of the real and imaginary parts of the signal. Since it is easier to determine the sign than to determine the magnitude of the modulated signal, the probability of error for y 2 and y 3 is higher than y 0 and y 1 . Therefore, the probability that the errors of the bits do not occur, that is, the reliability, is y 0 = y 1 > y 2 = y 3 . That is, unlike QPSK, the reliability of each bit of modulation signal constituent bits (y 0 , y 1 , y 2 , y 3 ) of QAM is different.
16-QAM 변조 방식은 신호를 구성하는 4비트 중 2개의 비트는 신호의 실수부와 허수부의 부호를 결정하며, 2개의 비트는 신호의 실수부와 허수부의 크기를 나타내면 되므로 (y0, y1, y2, y3)의 순서와 각 비트의 역할은 변할 수 있음은 당연하다.In the 16-QAM modulation scheme, two of the four bits constituting the signal determine the sign of the real part and the imaginary part of the signal, and two bits represent the size of the real part and the imaginary part of the signal (y 0 , y 1 , y 2 , y 3 ) and the role of each bit can be changed.
도 3c는 일반적인 64-QAM 변조 방식의 신호 성좌의 개략도이다. 여기서, 하나의 변조 신호 비트에 해당하는 (y0, y1, y2, y3, y4, y5) 중 비트 y0, y2와 y4는 실수부의 부호와 크기를 결정하며, y1, y3와 y5는 허수부의 부호와 크기를 결정한다. 이때 y0와 y1는 각각 실수부와 허수부의 부호를 결정하며, y2, y3, y4, y5는 각각 실수부와 허수부의 크기를 결정한다. 변조된 심볼의 크기를 판별하는 것보다 부호를 판별하는 것이 더 용이하기 때문에 y0와 y1의 신뢰도는 y2, y3, y4, y5의 신뢰도에 비하여 높다. y2, y3는 변조된 심볼의 크기가 4보다 큰 값인지 작은 값인지에 따라 결정되며, y4, y5는 변조된 심볼의 크기가 2를 기준으로 4와 0에 가까운지 결정되거나, 6을 기준으로 4 또는 8에 가까운지에 따라 결정된다. 따라서 y2, y3의 결정 범위의 크기는 4가 되고, y4, y5의 결정 범위는 2가 된다. 따라서 y2, y3의 신뢰도가 y4, y5에 비하여 높다. 이를 정리하면, 각 비트들의 오류가 발생하지 않을 확률(즉, 신뢰도)은 y0=y1 > y2=y3 > y4=y5 의 순서가 된다.3C is a schematic diagram of a signal constellation of a general 64-QAM modulation scheme. Here, bits y 0 , y 2, and y 4 of (y 0 , y 1 , y 2 , y 3 , y 4 , y 5 ) corresponding to one modulation signal bit determine the sign and magnitude of the real part, 1 , y 3 and y 5 determine the sign and magnitude of the imaginary part. Where y 0 and y 1 determine the sign of the real and imaginary parts, respectively, and y 2, y 3 , y 4 and y 5 determine the magnitude of the real and imaginary parts, respectively. The reliability of y 0 and y 1 is higher than the reliability of y 2, y 3 , y 4 and y 5 because it is easier to distinguish the code than to determine the size of the modulated symbol. y 2 and y 3 are determined according to whether the size of the modulated symbol is larger or smaller than 4 and y 4 and y 5 are determined based on whether the size of the modulated symbol is close to 4 and 0 based on 2, 6 < / RTI > Therefore , the size of the determination range of y 2 and y 3 is 4, and the determination range of y 4 and y 5 is 2. Therefore , the reliability of y 2, y 3 is higher than y 4, y 5 . To summarize, the probability (that is, the reliability) that the error of each bit does not occur is y 0 = y 1 > y 2 = y 3 > y 4 = y 5 .
64-QAM 변조 방식은 신호를 구성하는 6비트 중 2개의 비트는 신호의 실수부와 허수부의 부호를 결정하며, 4개의 비트는 신호의 실수부와 허수부의 크기를 나타내기만 하면 된다. 따라서 (y0, y1, y2, y3, y4, y5)의 순서와 각 비트의 역할은 변할 수 있다. 또한 256-QAM 이상의 신호 성좌의 경우에도 앞서 설명된 것과 동일한 방식으로 변조 신호 구성 비트들의 역할과 신뢰도가 달라진다. 이에 대한 상세한 설명은 생략하기로 한다.In the 64-QAM modulation scheme, two of the 6 bits constituting the signal determine the sign of the real part and the imaginary part of the signal, and the four bits are only required to indicate the size of the real part and the imaginary part of the signal. Therefore, the order of (y 0 , y 1 , y 2 , y 3 , y 4 , y 5 ) and the role of each bit may vary. In the case of a signal constellation of 256-QAM or higher, the role and reliability of the modulation signal constituting bits are changed in the same manner as described above. A detailed description thereof will be omitted.
그런데 종래에는 LDPC 부호를 사용하는 통신 시스템에서 인터리빙/디인터리빙을 수행하는 경우 LDPC 부호나 고차 변조의 변조부호구성비트의 신뢰도 특성과 무관하게 임의의 인터리빙/디인터리빙 방식을 사용하거나, LDPC 부호의 변수 노드 또는 검사 노드의 차수만을 고려한 인터리빙/디인터리빙 방식을 사용함으로써 채널을 통해 전송되는 신호의 왜곡을 최소화하지 못하는 문제점이 있었다.Conventionally, when interleaving / deinterleaving is performed in a communication system using an LDPC code, an arbitrary interleaving / deinterleaving method may be used regardless of the reliability characteristics of the LDPC code or the modulation code bits of the higher order modulation, The interleaving / deinterleaving scheme considering only the order of the nodes or the check nodes is used, so that the distortion of the signals transmitted through the channels can not be minimized.
따라서 본 발명은 LDPC 부호어를 사용하는 통신 시스템에서 신호 왜곡을 감소시키는 송수신 장치 및 방법을 제공한다.Therefore, the present invention provides an apparatus and method for reducing signal distortion in a communication system using an LDPC codeword.
또한 본 발명은 LDPC 부호어를 사용하는 통신 시스템에서 LDPC 부호어의 성능을 향상시키는 인터리빙 장치 및 방법을 제공한다.The present invention also provides an interleaving apparatus and method for improving the performance of an LDPC codeword in a communication system using an LDPC codeword.
또한 본 발명은 LDPC 부호어를 사용하는 통신 시스템에서 LDPC 부호어의 성능을 향상시키는 신호 성좌 비트 매핑 장치 및 방법을 제공한다.The present invention also provides a signal constellation bit mapping apparatus and method for improving the performance of an LDPC codeword in a communication system using an LDPC codeword.
본 발명의 실시 예에 따른 방법은; 저밀도 패리티 검사(Low Density Parity Check: LDPC) 부호를 사용하는 통신 시스템의 데이터 송신 방법에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 부호화하여 LDPC 부호어를 생성하는 LDPC 부호화 과정과, 상기 LDPC 부호어를 인터리빙하고, 상기 LDPC 부호어를 구성하는 부호어 비트들을 차수 순으로 출력하는 과정과, 상기 출력된 부호어 비트들을 차수가 높은 순으로 미리 결정된 수의 부호어 비트 그룹으로 그룹핑하고, 상기 부호어 비트 그룹을 구성하는 비트들을 소정의 변조 방식에 따른 변조 심볼들을 구성하는 비트들에 매핑하여 매핑 신호를 출력하는 신호 성좌 비트 매핑(Signal Constellation Bit Mapping) 과정과, 상기 매핑 신호를 고차 변조하여 변조 신호를 출력하는 변조 과정과, 상기 변조 신호를 RF(Radio Frequency) 처리하여 송신 안테나를 통해 전송하는 RF 처리 과정을 포함한다.
본 발명의 실시 예에 따른 장치는; 저밀도 패리티 검사(Low Density Parity Check: LDPC) 부호를 사용하는 통신 시스템의 데이터 송신 장치에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 부호화하여 생성된 LDPC 부호어를 인터리빙하고, 상기 LDPC 부호어를 구성하는 부호어 비트들을 차수 순으로 출력하는 인터리버와, 상기 출력된 부호어 비트들을 차수가 높은 순으로 미리 결정된 수의 부호어 비트 그룹으로 그룹핑하고, 상기 부호어 비트 그룹을 구성하는 비트들을 소정의 변조 방식에 따른 변조 심볼들을 구성하는 비트들에 신호 성좌 비트 매핑(Signal Constellation Bit Mapping)하여 매핑 신호를 출력하는 비트 매핑기와, 상기 매핑 신호를 고차 변조하여 변조 신호를 출력하고, 상기 변조 신호를 RF(Radio Frequency) 처리하여 송신 안테나로 출력하는 변조기를 포함한다.A method according to an embodiment of the present invention comprises: A method of transmitting data in a communication system using a Low Density Parity Check (LDPC) code, the method comprising: an LDPC encoding step of encoding the information data bits to generate an LDPC codeword when information data bits are input; Interleaving an LDPC codeword and outputting the codeword bits constituting the LDPC codeword in order; outputting the codeword bits into a predetermined number of codeword groups in a descending order; A signal constellation bit mapping process of mapping bits constituting the codeword bit group to bits constituting modulation symbols according to a predetermined modulation scheme and outputting a mapping signal, A modulating step of modulating the modulated signal by a radio frequency (RF) Lt; RTI ID = 0.0 > RF < / RTI >
An apparatus according to an embodiment of the present invention includes: A data transmission apparatus in a communication system using a Low Density Parity Check (LDPC) code, the apparatus comprising: a data transmission apparatus for interleaving an LDPC codeword generated by coding information data bits, An interleaver for outputting the codeword bits constituting the codeword bit sequence in order; a grouping unit for grouping the output codeword bits into a predetermined number of codeword bit groups in descending order; A bit mapper for performing a signal constellation bit mapping on bits constituting modulation symbols according to a predetermined modulation scheme and outputting a mapping signal; a demodulator for demodulating the mapping signal to output a modulated signal, And a modulator for RF (Radio Frequency) processing and outputting the processed signal to a transmission antenna.
본 발명에 따른 효과는 다음과 같다.The effects according to the present invention are as follows.
본 발명에 따르면, LDPC 부호어를 사용하는 통신 시스템에서 LDPC 부호어의 성능을 최대화시킬 수 있다. 또한 LDPC 부호의 복호 성능을 향상시킨다. 특히, LDPC 부호를 구성하는 비트들 중 오류 정정 능력이 낮은 비트들의 신뢰도를 향상시킨다. 또한 잡음과 페이딩 현상 및 심볼간 간섭(ISI) 등에 의해 링크의 성능이 떨어질 확률이 높은 무선 채널 환경에서 특히 링크의 성능을 강하게 하여 데이터 송수신의 신뢰성을 향상시킬 수 있다. 뿐만 아니라 신뢰성 있는 LDPC 부호의 송수신은 전체 통신 시스템에서 신호의 오류 확률을 감소시켜 고속의 통신을 가능하게 한다. According to the present invention, it is possible to maximize the performance of an LDPC codeword in a communication system using an LDPC codeword. And further improves the decoding performance of the LDPC code. In particular, the reliability of bits having low error correction capability among the bits constituting the LDPC code is improved. In addition, the reliability of data transmission and reception can be improved by enhancing the performance of a link especially in a radio channel environment where a link performance is likely to deteriorate due to noise, fading phenomenon, and inter-symbol interference (ISI). In addition, transmission and reception of a reliable LDPC code reduces the error probability of a signal in the entire communication system, thereby enabling high-speed communication.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.The operation principle of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and may be changed according to the intentions or customs of the user, the operator, and the like. Therefore, the definition should be based on the contents throughout this specification.
도 4는 본 발명의 실시 예에 따른 LDPC 부호를 사용하는 통신 시스템의 구성 도이다. 이하 도 4를 참조하여 본 발명의 실시 예에 따른 LDPC 부호를 사용하는 통신 시스템의 구성에 대하여 살펴보기로 한다.4 is a configuration diagram of a communication system using an LDPC code according to an embodiment of the present invention. Hereinafter, a configuration of a communication system using an LDPC code according to an embodiment of the present invention will be described with reference to FIG.
본 발명의 송신기(400)는 부호기(encoder)(411)와, 인터리버(interleaver)(413)와, 신호 성좌 비트 매핑기(bit mapping into constellation or signal constellation bit mapping)(415)(이하 "비트 매핑기"로 약칭한다.), 변조기(modulator)(417)를 포함한다. 또한 본 발명의 수신기(450)는 복조기(de-modulator)(457)와, 신호 성좌 비트 디매핑기(signal constellation bit demapping)(455)(이하 "비트 디매핑기"로 약칭한다.), 디인터리버(deinterleaver)(453)와, 복호기(decoder)(451)를 포함한다.The
우선 도 4에서 본 발명의 송신기 및 수신기의 동작을 간략히 살펴보고 본 발명에서 제안하는 인터리버와 비트 매핑기 구성 및 동작은 도 5 이하에서 상세히 설명하기로 한다.The operation of the transmitter and receiver of the present invention will be briefly described with reference to FIG. 4, and the configuration and operation of the interleaver and bit mapper proposed in the present invention will be described in detail with reference to FIG.
먼저 송신기(400)에 정보 데이터 비트열(information data bit stream)인 i가 입력되면 i는 부호기(411)로 전달되고, 부호기(411)는 상기 정보 데이터 비트들을 소정의 방식으로 부호화하여 부호어(codeword) x를 생성하고 이를 인터리버(413)로 출력한다. 여기서 상기 부호기(411)는 LDPC 부호화기이고 따라서 부호기(411)에서 생성하는 부호어는 LDPC 부호어가 된다.First, when i, which is an information data bit stream, is input to the
인터리버(413)는 부호화기(411)에서 출력된 LDPC 부호어를 소정 방식으로 인터리빙하여 신호 성좌 비트 매핑기(415)로 출력한다. 상기 인터리버(413)의 인터리빙 동작은 본 발명에서 제안하는 인터리빙 방식에 따라 수행된다. 상기 인터리빙 방식의 상세한 설명은 후술하기로 한다.The
비트 매핑기(415)는 인터리버(413)에서 출력된 비트들(즉, 인터리빙된 LDPC 부호어) b를 소정의 방식으로 신호 성좌 비트 매핑하여 변조기(417)로 출력한다. 상기 비트 매핑기(415)는 본 발명에서 제안하는 매핑 방식에 따라 매핑된다. 상기 매핑 방식은 상기 b의 차수 특성에 따라 변조 심볼을 구성하는 비트들에 매핑하는 것으로서 그 상세한 설명은 후술하기로 한다. 변조기(417)는 상기 비트 매핑기(415)에서 출력된 신호를 소정의 방식으로 변조하여 송신 안테나(Tx. Ant)를 통해 송신한다. 본 발명의 상기 인터리버(413)와 비트 매핑기(415)는 변조기(417)가 상기 b를 변조할 때 비트 오류율(또는 부호어 오류율)(bit error rate: BER, Frame error rate: FER)을 최소화할 수 있도록 인터리빙과 비트 매핑을 수행하여 성능을 높이게 된다.The bit mapper 415 maps the bits output from the interleaver 413 (that is, the interleaved LDPC codeword) b to a signal constellation bit in a predetermined manner and outputs the signal constellation bit to the
이하에서 상기 인터리버(413)과 비트 매핑기(415)는 인터리버의 입력 신호인 부호어 비트와 비트 매핑기의 출력 신호인 변조신호구성비트과의 관계가 이하의 규칙을 만족하도록 설계한다. LDPC 부호어의 비트수는 N이며, 22m-QAM 변조 방식을 사용한다고 가정한다.Hereinafter, the
규칙1) LDPC 부호어 비트들 중 차수가 높은 순으로 N/m개의 비트들을 상기 변조 신호 구성 비트 중 신뢰도가 중간인 비트들에 매핑 한다.Rule 1) N / m number of bits of the LDPC codeword bits are mapped to bits having intermediate reliability among the modulated signal constituent bits in order of higher order.
규칙2) LDPC 부호어 비트들 중 차수가 낮은 순으로 N/m개의 비트들을 상기 변조 신호 구성 비트 중 신뢰도가 높은 비트들에 매핑 한다.Rule 2) N / m number of bits of the LDPC codeword bits are mapped to bits of higher reliability among the modulated signal constituent bits in descending order.
예를 들어 차수가 높은 순으로 정렬되어 있는 부호어 c=[c1 c2 c3 ... cN]에 대하여 이중 c=[c1 c2 c3 ... cN/m] 비트들은 상기 변조 신호 구성 비트들 중 신뢰도가 중간인 비트들에 매핑 한다. 즉. 64-QAM을 사용할 경우 도 3c의 y2, y3 비트들에 매핑하도록 한다. 설명의 편의상 상기 비트들로 구성된 그룹을 G1이라고 하자.For example, for the codeword c = [c 1 c 2 c 3 ... c N ] ordered in order, the bits c = [c 1 c 2 c 3 ... c N / m ] And maps the bits of the modulated signal constituting bits to those whose reliability is intermediate. In other words. When 64-QAM is used, it is mapped to y 2 and y 3 bits in FIG. 3C. For convenience of explanation, let a group composed of the bits be G 1 .
그리고, c=[cN-N/m+1 cN-N/m+2 cN-N/m+3 ... cN] 비트들은 상기 변조 신호 구성 비트들 중 신뢰도가 가장 높은 비트들에 매핑 한다. 즉, 64-QAM을 사용할 경우 도 3c의 y0, y1 비트들에 매핑 하도록 한다. 설명의 편의상 상기 비트들로 구성된 그룹을 Gm이라고 하자. And, c = [c NN / m + 1 c NN / m + 2 c NN / m + 3 ... c N] bits are mapped on the modulation signal configuration bits are bits of the highest reliability. That is, when 64-QAM is used, it is mapped to y 0 and y 1 bits in FIG. 3C. For convenience of explanation, let a group composed of the bits be G m .
상기와 같이 LDPC 부호어 비트들과 변조 신호 구성 비트들 사이의 관계를 구성하게 되면 LDPC 부호어의 복호 성능을 향상 시킬 수 있다. 높은 차수의 비트들은 낮은 차수의 비트들에 비하여 우수한 성능을 얻을 수 있으므로, 낮은 신뢰도를 갖는 변조 신호 구성 비트에 매핑 한다고 하더라도 복호 과정에서 충분히 본래 신호로 복원할 수 있다. 그러나 부호어 비트들 중에서 높은 차수의 비트들이 차지하는 비율이 큰 경우 초기의 낮은 신뢰도를 갖는 비트들이 너무 많아짐으로 인하여 오류의 전파(error propagation)가 발생할 수 있다. 반면에 높은 차수의 비트들을 높은 신뢰도를 갖는 변조 신호 구성 비트에 매핑하면 상대적으로 낮은 차수의 비트들에 낮은 신뢰도를 갖는 변조 신호 구성 비트들을 매핑하게 됨으로 인하여 오류 마루(error floor)가 발생할 수 있다. 그러므로 높은 차수를 갖는 비트들을 신뢰도가 가장 높거나 낮은 비트에 할당하지 않고 중간 정도의 신뢰도를 갖는 변조 신호 구성 비트들에 매핑함으로써 복호 성능을 향상시킬 수 있다.By constructing the relationship between the LDPC codeword bits and the modulated signal constituent bits as described above, the decoding performance of the LDPC codeword can be improved. Since the high order bits are superior to the low order bits, even if they are mapped to the modulation signal configuration bits having low reliability, they can be restored sufficiently to the original signal in the decoding process. However, if the ratio of the higher order bits among the codeword bits is large, error propagation may occur due to too many initial low reliability bits. On the other hand, if high order bits are mapped to high reliability modulation signal configuration bits, the modulation signal configuration bits having low reliability are mapped to relatively low order bits, resulting in an error floor. Therefore, it is possible to improve the decoding performance by mapping bits having a high order to modulated signal configuration bits having intermediate reliability without allocating them to the highest or lowest reliability bits.
그러므로 상기 그룹 G1에 속하는 비트들은 중간 신뢰도를 갖는 변조 신호 구성 비트에 매핑 하도록 한다. 그리고 그룹 Gm에 속하는 비트들을 신뢰도가 높은 변조 신호 구성 비트에 매핑하면 우수한 복호 성능을 얻을 수 있다. 상기 그룹 Gm에 속하는 비트들은 다수의 낮은 차수를 갖는 부호어 비트들로 구성되어 있다. 이때 낮은 차수의 부호어들은 복호 과정에서 다른 비트들로부터 정보를 많이 받아들이지 못함으로 인하여 복호 성능이 떨어진다. 그러므로 초기에 좋은 정보를 매핑함으로 인하여 복호 성능을 향상 시킬 수 있다.Therefore, the bits belonging to the group G 1 are mapped to modulated signal constituent bits having intermediate reliability. If the bits belonging to the group G m are mapped to the modulation signal constituting bits having high reliability, excellent decoding performance can be obtained. The bits belonging to the group G m are composed of codeword bits having a plurality of low orders. At this time, low-order codewords are not able to receive a large amount of information from other bits in the decoding process, resulting in poor decoding performance. Therefore, decoding performance can be improved by mapping good information at an early stage.
한편 수신기(450)는 송신기(400)에서 송신된 신호를 수신하여 송신기(400)의 역의 과정을 거쳐 신호를 출력한다. 즉, 수신 안테나(Rx. Ant)를 통해서 수신기(450)로 입력된 신호는 복조기(457)로 전달된다. 복조기(457)는 상기 송신기(400)의 변조기(417)의 변조 방식에 대응하는 복조 방식으로 수신된 신호를 복조하여 비트 디매핑기(455)로 출력한다. 비트 디매핑기(455)는 상기 복조기(457)에서 출력한 신호를 송신기(400)의 비트 매핑기(415)에서 수행한 매핑 방식에 대응하여 비트 디매핑한 후 디인터리버(453)로 출력한다. 디인터리버(453)는 비트 디매핑기(455)에서 출력된 신호를 송신기(400)의 인터리버(413)에서 적용한 인터리빙 방식에 대응하도록 디인터리빙한 후 복호기(451)로 출력한다. 복호기(451)는 상기 디인터리빙된 신호를 상기 송신기(400)의 부호기(411)에서 적용한 방식에 대응하는 복호 방식으로 복호하여 최종 정보 데이터 비트로 복원한다.Meanwhile, the
한편, 상기 도 4에서는 상기 변조기(417)에서 출력된 신호는 별도의 무선 주파수(Radio Frequency : 이하 "RF"라 함) 신호 송신 처리를 위한 RF송신부(도 4에 도시하지 않음)에서 RF 처리되어 송신 안테나를 통해 송신되고, 마찬가지로 수신 안테나에서 수신된 신호는 RF 신호 수신 처리를 위한 RF 수신부(도 4에 도시하지 않음)에서 RF 처리되어 상기 복조기(457)로 입력된다.4, the signal output from the
본 발명의 송신기는 고차 변조 방식의 비균일(unequal) 신뢰도 특성을 이용한 인터리버(413)와 비트 매핑기(415)를 특징으로 하며, 본 발명의 수신기는 고차 변조 방식의 비균일(unequal) 신뢰도 특성을 이용한 디인터리버(453)와 비트 디매핑기(455)를 특징으로 한다. 이하의 도 5에서 본 발명에서 제안하는 인터리버와 신호 성좌 비트 매핑기의 동작을 상세히 설명하도록 한다.The transmitter of the present invention is characterized by an
도 5는 본 발명 일 실시 예에 따른 인터리버와 신호 성좌 비트 매핑기의 구성도이다. 이하 도 5를 참조하여 본 발명에 따른 인터리버와 신호 성좌 비트 매핑기의 구성에 대하여 살펴보기로 한다.5 is a configuration diagram of an interleaver and a signal constellation bit mapper according to an embodiment of the present invention. Hereinafter, a configuration of an interleaver and a signal constellation bit mapper according to the present invention will be described with reference to FIG.
도 5에 도시한 바와 같이 도 4의 비트 매핑기(415)는 역다중화부(DEMUX)로 구성됨을 알 수 있다. 도 5에서 첫 번째 도시한 (1)은 QPSK 변조 신호를 사용하는 방식이고, 두 번째로 도시한 (2)는 16-QAM 변조 신호를 사용하는 방식이며, 세 번째로 도시한 (3)은 64-QAM 변조 신호를 사용하는 방식이고, 네 번째로 도시한 (4)는 256-QAM 변조 신호를 사용하는 방식을 각각 도시한 것이다. 그러면 이하에서는 4가지 방식들에 대하여 함께 살펴보기로 한다.As shown in FIG. 5, the
부호화된 신호 x가 인터리버(511, 531, 551, 571)에 입력되면 인터리빙된 신호 b가 출력된다. 인터리빙된 신호 b가 역다중화부(521, 541, 561, 581)에 입력되면, 다수의 스트림으로 분리된다. 즉, (1)은 QPSK의 경우이므로 2개의 스트림으로 분리되고, (2)는 16-QAM의 경우이므로 4개의 스트림으로 분리되고, (3)은 64-QAM의 경우이므로 6개의 스트림으로 분리되고, (4)는 256-QAM의 경우이므로 8개의 스트림으로 분리된다. 각각 입력된 신호들은 해당하는 방식에 따라 다수의 스트림으로 분리된 신호를 출력한다.When the encoded signal x is input to the
상기 각 역다중화부들(521, 541, 561, 581)은 하나의 스트림을 입력받아 다수의 스트림으로 분리하여 변조 신호의 비트들을 구성하게 되는데 본 발명에서는 인터리빙된 부호어들이 변조 신호의 비트들 중 어느 비트를 구성하게 되는지가 중요하다. 이하에서 각 역다중화부들(521, 541, 561, 581)의 동작 상세히 설명한다. 설명의 편의상 (2)의 16QAM 변조 신호를 사용하는 경우에 대하여 상세한 설명을 한다. 다른 변조 신호를 사용하는 경우는 동일한 방식으로 적용이 가능하다.Each of the
먼저 LDPC 부호어 비트들 x0, x1 ...xN-2, xN-1이 인터리버(531)에 입력된다. 인터리빙 방식은 각각의 변조 신호의 비트 매핑 방식과, LDPC 부호의 비트별 차수 분포 및 신호 성좌의 비트별 신뢰도를 동시에 고려하여 결정된다. 이하에서 상세히 설명한다.First, LDPC codeword bits x 0 , x 1 ... x N-2 , x N-1 are input to the
인터리버(531)의 출력 비트들 b0, b1 ...bN-2, bN-1은 역다중화부(541)에 입력되고 변조 신호를 구성하는 비트 수만큼 분리되어 출력된다. 즉, 16-QAM의 경우 변 조 신호는 4개의 비트로 구성되므로 역다중화부(541)의 입력 비트들은 4개의 비트로 분리되어 출력된다. 이때 연속적으로 입력되는 4개의 비트들 b0, b1, .b2, b3과 신호를 구성하는 y0, y1, y2, y3와의 매핑 관계에 따라 상기 비트 매핑 방법이 결정된다. 이하에서 비트 매핑 방법을 상세한 설명한다.The output bits b 0 , b 1, ..., b N-2 , b N-1 of the
도 5에서는 역다중화부(541)의 출력 비트 y0, y1, y2, y3 중 y0, y2이 실수부를 구성하며 y1, y3가 허수부를 구성함을 알 수 있다.5, the output bits y 0 , y 1 , y 2 of the
이하에서는 본 발명의 실시 예에 따른 인터리빙 방식과 비트 매핑 방식을 상세히 설명한다. 본 발명이 제안하는 인터리버와 비트 매핑기는 상기에서 언급한 규칙에 의하여 설계된 것이다.Hereinafter, the interleaving method and bit mapping method according to the embodiment of the present invention will be described in detail. The interleaver and bit mapper proposed by the present invention are designed according to the above-mentioned rules.
먼저 본 발명의 실시 예에 따른 인터리버의 설계 과정은 다음의 단계를 따른다.First, the designing process of the interleaver according to the embodiment of the present invention follows the following steps.
제 1 단계 : 변조 심볼에서 사용하는 비트의 수 즉, 변조 신호 구성 비트의 수와 동일하도록 인터리버의 열(column)의 개수를 결정한다. First , the number of columns of the interleaver is determined so as to be equal to the number of bits used in the modulation symbol, that is, the number of modulation signal configuration bits.
제 2 단계 : 부호어의 길이를 상기 제 1 단계에서 결정된 열의 수로 나눈 값을 인터리버 행(row)의 개수로 결정한다. Step 2 : The value obtained by dividing the length of the codeword by the number of columns determined in the first step is determined as the number of interleaver rows.
제 3 단계 : 크기가 결정된 인터리버에 LDPC 부호어 비트를 열의 순서로 입력(write)된다. Step 3 : The LDPC codeword bits are written in the order of the columns in the determined interleaver.
제 4 단계 : 부호어 비트가 쓰여진 각각의 열에서 하나의 비트씩 출력(read)한다. Step 4: One bit is read out from each column in which a codeword bit is written.
하기의 <표 1>에서 부호어의 길이가 16200과 64800인 경우를 예로 들어 각 변조 방식에 따른 인터리버의 행(row)과 열(column)의 크기를 표시하였다.In Table 1 below, the row and column sizes of the interleaver according to the respective modulation schemes are shown by taking the case where the codeword length is 16200 and 64800, for example.
그러면 이하에서 도 6을 참조하여 상기 인터리버의 설계와 동작을 예를 들어 설명한다. 이하의 설명에서는 LDPC 행렬이 차수가 높은 행부터 순차적으로 정렬이 되어 있음을 가정한다. 이같이 가정하는 이유는 다음과 같다. 즉, 앞서 설명한 바와 같이 LDPC 행렬의 변수 노드에 대응되는 부호어 비트의 차수가 높을수록 복호 성능이 우수하다. 따라서 내림차순으로 정렬된 LDPC 행렬을 가정하여 생성된 부호어의 대응 비트도 내림차순으로 정렬되며, 상기 내림차순으로 정렬된 부호어 비트는 각 비트들간의 복호 성능의 순위를 의미하게 되기 때문이다.Hereinafter, the design and operation of the interleaver will be described with reference to FIG. In the following description, it is assumed that the LDPC matrix is sequentially arranged from a row having a higher order. The reason for this assumption is as follows. That is, as described above, the higher the degree of the codeword bits corresponding to the variable nodes of the LDPC matrix, the better the decoding performance. Therefore, the corresponding bits of the codeword generated by assuming the LDPC matrix arranged in descending order are also arranged in descending order, and the codeword bits arranged in the descending order indicate the order of decoding performance between the respective bits.
도 6은 본 발명의 일 실시 예에 따른 인터리버의 동작을 나타내는 예시도이다. 도 6의 인터리버는 64-QAM 변조 방식을 사용하고 LDPC 부호어의 길이가 64800인 경우를 가정하였다. 상술한 인터리버의 설계와 동작의 4 단계에 따라서 설명한다.6 is an exemplary diagram illustrating an operation of an interleaver according to an embodiment of the present invention. The interleaver of FIG. 6 uses a 64-QAM modulation scheme and assumes that the length of the LDPC codeword is 64,800. The description will be made in accordance with four steps of the design and operation of the above-described interleaver.
제 1 단계에서 64-QAM에서 사용하는 비트 수인 6개의 열이 구성되고, 제 2 단계에서 행의 비트 수는 부호어 길이를 열의 개수로 나눈 값인 "64800/6 = 10800"으로 결정된다. 제 3 단계에서 LDPC 부호어 비트들이 순차적으로 각 열에 입력된다. 이때 각 열에 입력되는 비트 수는 행의 개수(10800)이다. 그리고 제 4 단계에 따라 각 열에서 한 비트씩 순차적으로 출력하도록 한다. 이때 도 6의 (a)의 경우는 column 1의 첫 번째 비트부터 column 6의 첫 번째 비트까지 순차적으로 출력한 후 column 1의 두 번째 비트부터 column 6의 두 번째 비트까지 순차적으로 출력한다. 위의 과정을 행의 개수(10800)만큼 반복한다.In the first step, six columns are used as the number of bits used in 64-QAM. In the second step, the number of bits in the row is determined as 64800/6 = 10800, which is the codeword length divided by the number of columns. In the third step, LDPC codeword bits are sequentially input to each column. At this time, the number of bits input to each column is the number of rows (10800). In accordance with the fourth step, one bit is sequentially output from each column. In this case, in FIG. 6 (a), the first bit of the
상기 과정을 거쳐 LDPC 부호어는 인터리빙된다. 이에 부가하여 인터리빙의 성능을 추가적으로 높이기 위하여 각각의 열 내부에서도 임의의 인터리빙이 수행되도록 구성될 수도 있다. 만약 인접한 부호어 비트들 사이에 연관성이 있을 경우 인터리빙을 수행하여 연집 오류(burst error)에 더 강해질 수 있다.The LDPC codeword is interleaved through the above process. In addition, in order to further enhance interleaving performance, arbitrary interleaving may be performed in each column. If there is a correlation between adjacent codeword bits, interleaving may be performed to be stronger for a burst error.
지금까지 인터리빙 방식에 대해 설명하였다. 이하에서는 본 발명이 제안하는 비트 매핑 방식에 대하여 설명한다. 이하에서 설명되는 비트 매핑 방식은 LDPC 부호어의 인터리빙 출력 중 한 행의 출력을 기준으로 차수가 높은 비트들, 즉 첫 번째, 두 번째로 차수가 높은 비트들은 변조 신호를 구성하는 변조 신호 구성 비트들 중 신뢰도가 중간인 비트들에 매핑하고, 차수가 낮은 비트들은 변조 신호 구성 비트들 중 신뢰도가 높은 비트에 매핑하여 전체적인 비트 오류율을 최소화하는 비트 매핑 방식을 제안한다.The interleaving method has been described so far. Hereinafter, the bit mapping method proposed by the present invention will be described. In the bit mapping scheme described below, bits having a higher order based on the output of one row of the interleaving output of the LDPC codeword, that is, the first and second higher order bits are used as modulated signal constituting bits And a bit mapping method for mapping the low order bits to the bits having high reliability among the modulation signal configuration bits to minimize the overall bit error rate.
도 6에서 설명된 인터리버의 출력 값들 중에 column 1과 column 2의 출력 비트들은 변조 신호 구성 비트들 중 신뢰도가 중간인 비트에 할당되며 column 5과 column 6에서 출력된 비트들은 신뢰도가 높은 비트에 할당되는 방식이다. 도 6의 (a)와 같이 column 1의 비트부터 column 6의 비트로 순차적으로 출력하는 인터리버를 가정할 때, 각 변조 방식에 따라 인터리버의 출력 비트가 변조 신호 구성 비트에 할당되는 방식을 하기 <표 2>에서 표시하였다.Among the output values of the interleaver described in FIG. 6, the output bits of
b1 maps to y1,0b0 maps to y0,0
b1 maps to y1,0
b1 maps to y3,0
b2 maps to y0,0
b3 maps to y1,0b0 maps to y2,0
b1 maps to y3,0
b2 maps to y0,0
b3 maps to y1,0
b1 maps to y3,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y0,0
b5 maps to y1,0b0 maps to y2,0
b1 maps to y3,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y0,0
b5 maps to y1,0
b1 maps to y3,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y6,0
b5 maps to y7,0
b6 maps to y0,0
b7 maps to y1,0b0 maps to y2,0
b1 maps to y3,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y6,0
b5 maps to y7,0
b6 maps to y0,0
b7 maps to y1,0
상기 <표 2>에서 256 QAM의 경우 8개의 비트로 구성되며 신뢰도가 가장 높은 비트가 2개 신뢰도가 중간이 비트들이 4개 신뢰도가 낮은 비트들이 2개가 존재 한다. 그러므로 256 QAM의 경우 본 발명의 설계 규칙에 의하여 구성할 수 있는 인터리버가 다양하게 존재 할 수 있다. 즉, 아래 <표 3>과 같이 다양한 방법들이 존재 할 수 있다.In Table 2, there are 8 bits for 256 QAM, 2 reliability bits, 4 reliability bits, 4 reliability bits, and 2 reliability bits. Therefore, in the case of 256 QAM, there can be various interleavers which can be configured according to the design rule of the present invention. That is, various methods may exist as shown in Table 3 below.
b1 maps to y3,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y4,0
b5 maps to y5,0
b6 maps to y0,0
b7 maps to y1,0b0 maps to y2,0
b1 maps to y3,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y4,0
b5 maps to y5,0
b6 maps to y0,0
b7 maps to y1,0
b1 maps to y5,0
b2 maps to y2,0
b3 maps to y3,0
b4 maps to y6,0
b5 maps to y7,0
b6 maps to y0,0
b7 maps to y1,0b0 maps to y4,0
b1 maps to y5,0
b2 maps to y2,0
b3 maps to y3,0
b4 maps to y6,0
b5 maps to y7,0
b6 maps to y0,0
b7 maps to y1,0
b1 maps to y5,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y2,0
b5 maps to y3,0
b6 maps to y0,0
b7 maps to y1,0b0 maps to y4,0
b1 maps to y5,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y2,0
b5 maps to y3,0
b6 maps to y0,0
b7 maps to y1,0
상기에서 부호어 비트의 개수가 N일 경우 인터리버의 출력 비트들을 b={b0, b1, b2, b3, b4, b5, b6, . . . , bN}으로 표시하였다. 또한 각 변조 신호 구성 비트 중 최초로(0번째) 출력되는 변조 신호 구성 비트들을 y0,0 과 같이 표기하였다. 즉,If the number of codeword bits is N, the output bits of the interleaver are b = {b 0 , b 1 , b 2 , b 3 , b 4 , b 5 , b 6 ,. . . , b N }. Also, the first (0th) modulated signal constituent bits among the modulated signal constituent bits are denoted as y 0 , 0 . In other words,
QPSK의 경우 (y0,0, y1,0)로 표기되고, In the case of QPSK (y 0,0 , y 1,0 )
16-QAM의 경우 (y0,0, y1,0, y2,0, y3,0)로 표기되고, In the case of 16-QAM (y 0,0 , y 1,0 , y 2,0 , y 3,0 )
64-QPSK의 경우 (y0,0, y1,0, y2,0, y3,0, y4,0, y5,0)로 표기되고, In the case of 64-QPSK (y 0,0 , y 1,0 , y 2,0 , y 3,0 , y 4,0 , y 5,0 )
256-QPSK의 경우 (y0,0, y1,0, y2,0, y3,0, y4,0, y5,0, y6,0, y7,0)로 표기된다.In the case of 256-QPSK (y 0,0 , y 1,0 , y 2,0 , y 3,0 , y 4,0 , y 5,0 , y 6,0 , y 7,0 ).
인터리빙된 부호어 비트들을 상기와 같은 방식으로 변조 심볼 구성 비트에 매핑하면 차수가 낮은 부호어 비트들이 변조 심볼 구성 비트들 중 신뢰도가 높은 비트들에 매핑되게 되어 수신된 신호에 에러가 많이 발생하더라도 복호 과정에서 신뢰도를 높일 수 있게 된다. 이해를 돕기 위하여 지금까지 본 발명에서 제안한 인터리빙 및 비트 매핑 방식에 따라서 신호의 입출력을 이하의 도 7을 참조하여 간략히 설명하기로 한다.If the interleaved codeword bits are mapped to the modulation symbol configuration bits in the same manner as described above, codeword bits of low order are mapped to the bits of high reliability among the modulation symbol configuration bits, It is possible to increase the reliability in the process. In order to facilitate understanding, input / output of signals according to the interleaving and bit mapping method proposed in the present invention will be briefly described with reference to FIG. 7 below.
도 7은 본 발명의 일 실시 예에 따라 인터리빙과 비트 매핑 방법을 설명하는 예시도이다. 도 7의 실시 예에서 변조 방식은 64-QAM이고 부호어의 길이를 18로 가정하면, 인터리버의 열의 크기는 6, 행의 크기는 3이 된다.FIG. 7 is an exemplary diagram illustrating an interleaving and bit mapping method according to an embodiment of the present invention. Referring to FIG. Assuming that the modulation scheme is 64-QAM and the codeword length is 18, the size of the column of the interleaver is 6 and the size of the row is 3 in the embodiment of FIG.
LDPC 부호기에서 출력된 부호어를 X = [x0, x1, x2, x3, x4, x5, x6, x7, x8, x9, x10, x11, x12, x13, x14, x15, x16, x17]라 하고 각 비트들의 차수가 [8, 8, 8, 8, 3, 3, 3, 3, 3, 2, 2, 2, 2, 2, 2, 2, 2, 2]이라고 하자. 인터리버(551)에 상기 부호어 비트를 열의 순서로 쓰면, 인터리버(551)의 column 1에는 {x0, x1, x2}, column 2에는 {x3, x4, x5}, column 3에는 {x6, x7, x8}, column 4에는 {x9, x10, x11}, column 5에는 {x12, x13, x14}, column 6에는 {x15, x16, x17}이 입력된다. 입력된 각 열들에서 행의 순서로 출력되는 비트들은 b = [b0, b1, b2, b3, b4, b5] = [x0, x3, x6, x9, x12, x15] 이 된다.A code word output from the LDPC encoder X = [x 0, x 1 ,
b가 역다중화부(551)에 입력되면 상기의 매핑 규칙에 따라 매핑되므로 y={y0,0, y1,0, y2,0, y3,0, y4,0, y5,0}={b4, b5, b0, b1, b2, b3}={x12, x15, x0, x3, x6, x9}으로 대응된다. 즉, 신뢰도가 높은 부호 결정 비트인 y0,0 및 y1,0에 매핑되는 부호어는 두 번째 그룹 Gm에 속하는 x12, x15이다. 또한 크기 결정 비트인 y2,0, y3,0 에 매핑되는 부호어는 차수가 높아 복호 성능이 높은 비트인 x0, x3가 된다. y, 0,0 , y2,0 , y3,0 , y4,0 , y5 , and y5 are mapped according to the mapping rule when they are input to the demultiplexing unit 551 , 0 } = {b 4 , b 5 , b 0 , b 1 , b 2 , b 3 } = {x 12 , x 15 , x 0 , x 3 , x 6 , x 9 }. That is, codewords mapped to y 0,0 and y 1,0 , which are highly reliable code determination bits, are x 12 , x 15 belonging to the second group G m . Also, the size of the bit y 2,0, of the codeword are mapped to y 3,0-order high decoding performance, the high bit x 0, x 3.
지금까지 설명된 인터리빙 및 비트 매핑 방식은 인터리버(551)의 출력이 column 1에서 column 6의 방향으로 출력되고 이에 대응하여 비트 매핑되는 방식이다. 이 같은 인터리빙 방식과 비트 매핑 방식을 '순방향 인터리빙' 및 '순방향 비트 매핑'이라고 정의하겠다. 본 발명에서는 순방향을 'column 1에서 column 6의 방향'으로 정의하였으나 경우에 따라서는 'column 6에서 column 1의 방향'을 순방향으로 정의할 수도 있을 것이다.The interleaving and bit mapping method described so far is a method in which the output of the
그런데 인터리버(551)가 상기 도 6의 (a)와 같이 순방향으로만 부호어 비트들을 출력할 필연성은 없다. 따라서 만약 인터리버(551)가 도 6(b)와 같은 순서, 즉 '역방향' 도면에서는 도 6의 (a)와 반대 방향으로 부호어 비트들을 출력한다면 비트 매핑기(560)의 매핑 방식은 하기 <표 4>와 같은 방식으로 변경될 수 있다. 이 같은 방식을 '역방향 인터리빙' 및 '역방향 비트 매핑'이라고 정의한다.However, there is no necessity for the
b1 maps to y1,0b0 maps to y0,0
b1 maps to y1,0
b1 maps to y1,0
b2 maps to y2,0
b3 maps to y3,0b0 maps to y0,0
b1 maps to y1,0
b2 maps to y2,0
b3 maps to y3,0
b1 maps to y1,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y2,0
b5 maps to y3,0b0 maps to y0,0
b1 maps to y1,0
b2 maps to y4,0
b3 maps to y5,0
b4 maps to y2,0
b5 maps to y3,0
b1 maps to y1,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y4,0
b5 maps to y5,0
b6 maps to y2,0
b7 maps to y3,0b0 maps to y0,0
b1 maps to y1,0
b2 maps to y6,0
b3 maps to y7,0
b4 maps to y4,0
b5 maps to y5,0
b6 maps to y2,0
b7 maps to y3,0
또한 도 6의 (b)의 역방향 인터리빙에 따라 상기의 역방향 비트 매핑 방식에 의한 매핑의 예는 도 7의 (b)에 도시되었다.An example of the mapping by the reverse bit mapping scheme according to the reverse interleaving of FIG. 6 (b) is shown in FIG. 7 (b).
도 7의 (b)의 출력은The output of Figure 7 (b)
y={y0,0, y1,0, y2,0, y3,0, y4,0, y5,0}={b0, b1, b4, b5, b2, b3}={x15, x12, x3, x0, x9, x6}이고, y = {y 0,0, y 1,0 ,
도 7의 (a)의 출력은The output of Figure 7 (a)
y={y0,0, y1,0, y2,0, y3,0, y4,0, y5,0}={b4, b5, b0, b1, b2, b3}={x12, x15, x0, x3, x6, x9}이다. y = {y 0,0, y 1,0 ,
양자의 출력을 비교하면 y0,0에 대응되는 x는 (a)의 경우 x12, (b)의 경우 x15, y1,0에 대응되는 x는 (a)의 경우 x15, (b)의 경우 x12으로 차이가 난다. 그런데 y0,0, y1,0 은 부호 결정 비트로서 신뢰도가 동일하고 x15과 x12는 6개의 출력 비트 중 차수가 가장 낮은 비트로부터 첫 번째, 두 번째 비트에 해당하므로 도 7의 (a)와 도 7의 (b)는 비트 오류율의 측면에서 동일한 결과를 갖게 될 것이다. 즉, 6개의 비트 중 차수가 낮은 순으로 첫 번째 두 번째 비트는 신뢰도가 높은 변조 신호 구성 비트에 매핑되고, 차수가 낮은 2개의 비트(x12, x15)는 신뢰도가 높은 2개의 변조 신호 구성 비트에 매핑되는 결과가 되므로 양자는 비트 오류율의 측면에서 실질적으로 동일한 성능을 갖게 되는 것이다.Comparing the output of both the case of x is (a) corresponding to the case of y 0,0 x 12, (b) in the case of x is (a) corresponding to the x 15, y 1,0 x 15, (b ), The difference is x 12 . Since y 0,0 and y 1,0 are the same as the code bits and the reliability is the same and x 15 and x 12 correspond to the first and second bits from the least significant bit among the six output bits, ) And Fig. 7 (b) will have the same results in terms of the bit error rate. That is, the first two bits of the six bits are mapped to the high-reliability modulation signal configuration bits, and the two low-order bits (x 12 , x 15 ) are composed of two highly reliable modulation signals Bit, so that they have substantially the same performance in terms of bit error rate.
지금까지는 64-QAM을 예로 하여 인터리버 입력 비트와 변조 신호 구성 비트간의 매핑 관계를 설명하였으나 일반적인 변조 방식에 따른 매핑 관계식을 설명한다. 먼저 변조 방식은 22m-QAM 방식이라고 하고, LDPC 부호어 비트 수를 N, i 번째의 변조신호를 y={y0,i, y1,i, ... , y2m-2,i, y2m-1,i}라 한다. 인터리빙은 순방향 인터리빙이라고 가정한다. 또한 y2m-1,i, y2m-2,i은 신뢰도가 가장 낮은 2개의 비트를 의미하고, y1,i, y0,i는 신뢰도가 가장 높은 2개의 비트를 의미하면 매핑 관계식은 다음 식으로 표현될 수 있다.Although the mapping relation between the interleaver input bits and the modulated signal configuration bits has been described using 64-QAM as an example, a mapping relation according to a general modulation scheme will be described. First, the modulation method is referred to as a 2 2m -QAM method, the number of bits of the LDPC codeword is N, the modulation signal of the i-th is y = {y 0, i , y 1, i , ..., y 2m-2, i , y 2m-1, i }. It is assumed that interleaving is forward interleaving. In addition, y 2m-1, i , y 2m-2, i mean the two least reliable bits, and y 1, i , y 0, i mean two bits with the highest reliability. .
(1) QPSK: i=0, 1, . . . , N/2-1 ,(1) QPSK: i = 0, 1,. . . , N / 2-1,
(y0,i, y1,i) = (xi, xN/2+i)(y 0, i , y 1, i ) = (x i , x N / 2 + i )
(2) 16-QAM: i=0, 1, . . . , N/4-1 ,(2) 16-QAM: i = 0, 1,. . . , N / 4-1,
(y0,i, y1,i, y2,i, y3,i) = (x2N/4+i, x3N/4+i, xi, xN/4+i)(y 0, i , y 1, i, y 2, i,
(3) 64-QAM: i=0, 1, . . . , N/6-1 ,(3) 64-QAM: i = 0, 1,. . . , N / 6-1,
(y0,i, y1,i, y2,i, y3,i, y4,i, y5,i) = (x4N/6+i, x5N/6+i, xi, xN/6+i, x2N/6+i, x3N/6+i)(y 0, i , y 1, i, y 2, i,
(4) 256-QAM: i=0, 1, . . . , N/8-1 ,(4) 256-QAM: i = 0, 1,. . . , N / 8-1,
(y0,i, y1,i, y2,i, y3,i, y4,i, y5,i, y6,i, y7,i)(y 0, i , y 1, i , y 2, i , y 3, i , y4 , i , y5 , i , y6 , i , y7 , i )
= (x6N/8+i, x7N/8+i, xi, xN/8+i, x2N/8+i, x3N/8+i, x4N/8+i, x5N/8+i) = (X 6N / 8 + i , x 7N / 8 + i, x i, x N / 8 + i, x 2N / 8 + i, x 3N / 8 + i, x 4N / 8 + i, x 5N / 8 + i )
지금까지 설명된 본 발명의 매핑 방식을 일반화하여 설명하면 다음과 같다. N개의 비트로 구성된 부호어는 변조 신호 구성 비트 m개수만큼의 그룹으로 구분하고 각 그룹 원소의 개수는 N/m이 된다. LDPC 부호어 비트들은 내림차순 정렬되어 있으므로 LDPC 부호어 비트들 중 가장 높은 차수의 비트들이 첫 번째 그룹에 속하며 LDPC 부호어 비트들 중 가장 낮은 차수를 갖는 비트들이 마지막 그룹에 속한다. 첫 번째 그룹에 속하는 비트들이 실수부와 허수부 각각을 구성하는 비트 중에 신뢰도가 중간인 두 개의 비트에 매핑되며, m 번째 그룹에 속하는 비트들이 실수부와 허수부 각각을 구성하는 비트 중에 신뢰도가 높은 두 개의 비트에 매핑된다.The mapping method of the present invention explained so far is generalized as follows. The codeword composed of N bits is divided into groups of m number of modulation signal constituent bits, and the number of each group element is N / m. Since the LDPC codeword bits are arranged in descending order, the bits of the highest order among the LDPC codeword bits belong to the first group, and the bits of the LDPC codeword bits having the lowest order belong to the last group. The bits belonging to the first group are mapped to two bits whose reliability is intermediate among the bits constituting each of the real part and the imaginary part and the bits belonging to the mth group are mapped in the bits constituting the real part and the imaginary part, It is mapped to two bits.
본 발명에서는 인터리버, 역다중화기로 구성된 비트 매핑기를 사용하였다. 그러나 상기 매핑기와 인터리버를 하드웨어로 구성하지 않고 상술한 매핑 방식에 따른 인터리버를 메모리에 저장하는 등의 경우처럼 소프트웨어적으로 구현될 수 있다. 또한 경우에 따라서는 부호어 비트를 상술한 변조 신호 구성 비트에 직접 매핑하는 방식으로 구현될 수도 있다.In the present invention, a bit mapper composed of an interleaver and a demultiplexer is used. However, the present invention can be implemented in software as in the case of storing the interleaver according to the above-described mapping method in a memory without configuring the mapping unit and the interleaver in hardware. And may also be implemented in some cases by directly mapping the codeword bits to the modulation signal configuration bits described above.
이하에서는 본 발명의 인터리빙 및 비트 매핑 방식에 의한 데이터 전송시의 성능 향상에 대하여 설명한다. Hereinafter, the performance improvement during data transmission by the interleaving and bit mapping method of the present invention will be described.
도 8은 본 발명의 일 실시 예에 따른 데이터 전송 방식에 따른 성능 향상을 설명한 도면이다. 도 8은 길이가 64800인 LDPC 부호어를 사용한 경우의 부호어 오율(Frame error rate, FER)을 나타낸 것이다. 또한 64-QAM 변조 신호가 사용되었고 AWGN 채널에서 실험된 결과이다. 점선은 랜덤(random) 방식으로 설계된 인터리버의 부호어 오류율을 나타내며, 실선은 본 발명에 따른 인터리버 및 비트 매핑 방식을 사용한 경우의 부호어 오류율을 표시한다. 본 발명의 경우 BER이 10^-4에서 0.2 dB 정도의 성능 이득을 얻을 수 있음을 알 수 있다.8 is a diagram for explaining performance enhancement according to a data transmission method according to an embodiment of the present invention. 8 shows a frame error rate (FER) when an LDPC codeword having a length of 64800 is used. In addition, a 64-QAM modulation signal was used and this is the experimental result on the AWGN channel. The dotted line represents the error rate of the codeword of the interleaver designed in a random manner, and the solid line represents the error rate of the codeword when the interleaver and the bit mapping method according to the present invention are used. It can be seen that the BER performance of the present invention is about 0.2 dB at 10 ^ -4.
지금까지 송신기(400)에서의 인터리빙 방식과 비트 매핑 방식에 대해 설명하였다. 이하에서 수신기(450)에서 사용되는 디인터리빙 및 비트 디매핑 방식에 대해서 설명한다. 수신기(450)는 송신기(400)에 대응하여 구성됨은 당업자에 자명하므로 간략히 설명한다. 즉, 수신기(450)의 복조기(457)는 수신된 신호를 고차 복조하여 변조 신호 구성 비트를 출력하고, 신호성좌 비트 디매핑기(455)는 출력된 변조 신호 구성 비트를 비트 디매핑하여 디매핑 신호를 출력한다. 이때 사용되는 디매핑 방법은 송신기(400)의 비트 매핑 방식에 상응한다. 즉, 변조 신호 구성 비트 중 신뢰도가 높은 두 개의 비트를 차수가 낮은 LDPC 부호어에 디매핑시키고, 신뢰도가 낮은 두 개의 비트를 차수가 높은 LDPC 부호어에 디매핑시킨다. 또한 비트 디매핑기(455)는 송신기(400)의 비트 매핑기(415)에 대응하므로 다중화부(도시되지 않음)로 구성된다.The interleaving method and the bit mapping method in the
비트 디매핑되어 출력된 신호는 디인터리버(453)로 입력된다. 이 때 디인터리버의 크기는 상기 상술한 송신기의 인터리버의 크기와 동일하다. 디인터리버에 상기 비트 디매핑된 신호를 행으로 차례로 입력하고, 이를 열의 순서로 순방향(row 1부터 출력함)으로 출력하면 디인터리빙된 LDPC 부호어 비트들이 출력된다. 출력된 LDPC 부호어들은 복호기(451)로 입력되어 복호되어 출력된다. 만약 송신기(400)의 인터리빙이 역방향 인터리빙이었다면, 수신기의 디인터리빙도 역방향으로 수행됨은 자명하다.The bit demapped and output signal is input to the
도 1은 LDPC 부호의 패리티 검사 행렬 H1의 예시도,1 is an exemplary diagram of a parity check matrix H1 of an LDPC code,
도 2는 LDPC 부호의 패리티 검사 행렬 H1의 트렐리스(Trellis)도,2 is a Trellis diagram of a parity check matrix H1 of an LDPC code,
도 3a는 일반적인 QPSK 변조 방식의 신호 성좌의 개략도,3A is a schematic diagram of a signal constellation of a general QPSK modulation scheme,
도 3b는 일반적인 16-QAM 변조 방식의 신호 성좌의 개략도,3B is a schematic diagram of a signal constellation of a general 16-QAM modulation scheme,
도 3c는 일반적인 64-QAM 변조 방식의 신호 성좌의 개략도,3C is a schematic diagram of a signal constellation of a general 64-QAM modulation scheme,
도 4는 본 발명의 실시 예에 따른 LDPC 부호를 사용하는 통신 시스템의 구성도,4 is a configuration diagram of a communication system using an LDPC code according to an embodiment of the present invention.
도 5는 본 발명 실시 예에 따른 인터리버와 신호 성좌 비트 매핑기의 구성도,5 is a configuration diagram of an interleaver and a signal constellation bit mapper according to an embodiment of the present invention,
도 6은 본 발명의 실시 예에 따른 인터리버의 동작을 나타내는 예시도,6 is a diagram illustrating an operation of an interleaver according to an embodiment of the present invention.
도 7은 본 발명의 실시 예에 따른 인터리버와 비트 매핑 방법을 설명하는 예시도,FIG. 7 is a diagram illustrating an interleaver and a bit mapping method according to an embodiment of the present invention. FIG.
도 8은 본 발명의 실시 예에 따른 데이터 전송 방식에 따른 성능 향상을 설명한 도면.8 is a diagram for explaining performance enhancement according to a data transmission scheme according to an embodiment of the present invention.
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