KR101422931B1 - Muti-layer Printed Circuit Board - Google Patents

Muti-layer Printed Circuit Board Download PDF

Info

Publication number
KR101422931B1
KR101422931B1 KR1020120128001A KR20120128001A KR101422931B1 KR 101422931 B1 KR101422931 B1 KR 101422931B1 KR 1020120128001 A KR1020120128001 A KR 1020120128001A KR 20120128001 A KR20120128001 A KR 20120128001A KR 101422931 B1 KR101422931 B1 KR 101422931B1
Authority
KR
South Korea
Prior art keywords
layer
circuit board
ground
printed circuit
power supply
Prior art date
Application number
KR1020120128001A
Other languages
Korean (ko)
Other versions
KR20140060980A (en
Inventor
이희경
이상경
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120128001A priority Critical patent/KR101422931B1/en
Publication of KR20140060980A publication Critical patent/KR20140060980A/en
Application granted granted Critical
Publication of KR101422931B1 publication Critical patent/KR101422931B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224—Patterned shielding planes, ground planes or power planes
    • H05K1/0225—Single or multiple openings in a shielding, ground or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

본 발명은 수직 방향으로 적층되는 2 이상의 접지층(ground layer); 상기 2 이상의 접지층 사이에 적층되며, 복수개의 클리어런스 홀(clearance hole)을 구비하는 1 이상의 전원층(power layer); 및 상기 클리어런스 홀을 관통하고 2 이상의 접지층을 전기적으로 연결하는 도전성 비아; 를 포함하고, 상기 도전성 비아와 상기 전원층과의 동일평면상 최단 거리는 전원층과 인접한 접지층의 적층 방향으로 이격된 간격의 20 내지 30배인 다층 인쇄회로기판을 제공한다.The present invention provides a semiconductor device comprising: at least two ground layers stacked in a vertical direction; At least one power layer stacked between the at least two ground layers and having a plurality of clearance holes; And a conductive via penetrating the clearance hole and electrically connecting two or more ground layers; Wherein the shortest distance on the same plane between the conductive via and the power supply layer is 20 to 30 times the spacing distance between the power supply layer and the adjacent ground layer in the stacking direction.

Description

다층 인쇄회로기판 {Muti-layer Printed Circuit Board}[0002] Multilayer Printed Circuit Board [0003]

본 발명은 인쇄회로기판에서 발생하는 잡음 신호를 저감하고, EMI(Electromagenetic interference)특성을 개선한 다층 인쇄회로기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed circuit board that reduces noise signals generated in a printed circuit board and improves electromagnetic interference (EMI) characteristics.

최근 출시되고 있는 전자기기 및 통신기기들은 점점더 소형화, 박형화, 경량화 되어가고 있다. 이는 이동성이 중요시되는 최근의 경향과도 밀접히 관련된다. 이러한 전자기기 및 통신기기들에는 해당 기기의 기능/동작을 구현시키기 위한 다양한 전자회로들(아날로그 회로(analog circuit)와 디지털 회로(digital circuit))이 복합적으로 포함되어 있으며, 이러한 전자회로들은 일반적으로 인쇄회로기판(PCB, printed circuit board)에 탑재됨으로써 해당 기능을 수행하게 된다.
Recently, electronic devices and communication devices are becoming smaller, thinner, and lighter. This is closely related to the recent tendency in which mobility is important. Such electronic devices and communication devices include a variety of electronic circuits (analog circuits and digital circuits) for implementing the functions / operations of the devices, And is mounted on a printed circuit board (PCB) to perform the corresponding function.

이때, 인쇄회로기판에 탑재된 전자회로들은 각각의 동작 주파수가 상이한 경우가 대부분이고 다양한 전자회로들이 복합적으로 탑재되어 있는 인쇄회로기판에서는 일반적으로 어느 하나의 전자회로의 동작 주파수와 그 하모닉스(harmonics) 성분들에 의한 전자파(EM wave)가 다른 전자 회로로 전달됨으로써 노이즈 문제를 발생시키는 경우가 많다.
At this time, electronic circuits mounted on the printed circuit board often have different operating frequencies. In a printed circuit board in which various electronic circuits are mounted in a complex manner, generally, the operating frequency of any one of the electronic circuits and the harmonics thereof, Electromagnetic waves due to components are transmitted to other electronic circuits, which often causes a noise problem.

따라서 고 신뢰성의 전자기기 및 통신기기의 제공을 위해 인쇄회로기판의 노이즈를 효율적으로 차폐하는 방법에 대한 요구가 증가하고 있다.
Therefore, there is an increasing demand for a method for efficiently shielding noise of a printed circuit board to provide a highly reliable electronic apparatus and a communication apparatus.

한국 공개 특허 공보 10-2009-0100193 호Korean Patent Publication No. 10-2009-0100193

본 발명은 인쇄회로기판에서 발생하는 잡음 신호를 저감하고, EMI(Electromagenetic interference)특성을 개선할 수 있는 다층 인쇄회로기판을 제공하고자 한다.
The present invention provides a multilayer printed circuit board capable of reducing noise signals generated from a printed circuit board and improving electromagnetic interference (EMI) characteristics.

본 발명의 일 실시형태는 수직 방향으로 적층되는 2 이상의 접지층(ground layer); 상기 2 이상의 접지층 사이에 적층되며, 복수개의 클리어런스 홀(clearance hole)을 구비하는 1 이상의 전원층(power layer); 및 상기 클리어런스 홀을 관통하고 2 이상의 접지층을 전기적으로 연결하며, 상기 2 이상의 접지층의 상면 및 하면에 노출되는 도전성 비아; 를 포함하고, 상기 도전성 비아와 상기 전원층과의 동일평면상 최단 거리는 전원층과 인접한 접지층의 적층 방향으로 이격된 간격의 20 내지 30배인 다층 인쇄회로기판을 제공한다.
One embodiment of the present invention is a semiconductor device comprising at least two ground layers stacked in a vertical direction; At least one power layer stacked between the at least two ground layers and having a plurality of clearance holes; And conductive vias passing through the clearance holes and electrically connecting two or more ground layers, the conductive vias being exposed on upper and lower surfaces of the at least two ground layers; Wherein the shortest distance on the same plane between the conductive via and the power supply layer is 20 to 30 times the spacing distance between the power supply layer and the adjacent ground layer in the stacking direction.

상기 클리어런스 홀은 원형의 형상을 가질 수 있다.
The clearance hole may have a circular shape.

상기 도전성 비아 및 상기 클리어런스 홀은 상기 접지층 및 상기 전원층의 가장자리에 인접하여 일정간격으로 복수 개 형성될 수 있다.
The conductive vias and the clearance holes may be formed at a plurality of intervals adjacent to the edges of the ground layer and the power source layer.

상기 도전성 비아는 관통형 비아(through hole via)인 것을 특징으로 할 수 있다.
The conductive via may be a through hole via.

상기 접지층은 도전성 비아를 둘러싸는 랜드를 더 포함할 수 있다.
The ground layer may further comprise a land surrounding the conductive via.

상기 복수 개의 클리어런스 홀은 동일한 크기를 가질 수 있다.
The plurality of clearance holes may have the same size.

본 발명의 다층 인쇄회로기판에 의하면 인쇄회로기판에서 발생하는 잡음 신호를 저감하고, EMI(Electromagenetic interference)특성을 개선할 수 있다.According to the multilayer printed circuit board of the present invention, it is possible to reduce noise signals generated in the printed circuit board and to improve electromagnetic interference (EMI) characteristics.

도 1은 본 발명의 일 실시형태에 따른 다층 인쇄회로기판을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 도전성 비아 부근(V)을 A-A'면으로 절단하여 본 사시도이다.
도 3은 도 1의 A-A' 단면도이다.
도 4는 본 발명 일 실시예에 따른 방사 노이즈 양을 시뮬레이션한 자료이다.
도 5는 본 발명 비교예에 따른 방사 노이즈 양을 시뮬레이션한 자료이다.1 is a perspective view schematically showing a multilayer printed circuit board according to an embodiment of the present invention.
2 is a perspective view of the vicinity of the conductive via (V) of Fig. 1 cut along the line A-A '.
3 is a cross-sectional view taken along line AA 'of FIG.
4 is a simulation result of the amount of radiation noise according to an embodiment of the present invention.
5 is data simulating the amount of radiation noise according to the comparative example of the present invention.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1, 도 2 및 도 3은 본 발명의 일 실시형태에 따른 다층 인쇄회로기판을 개략적으로 나타내며, 각각 사시도, 도전성 비아(21) 부근(V)을 A-A'면으로 절단하여 본 사시도 및 도 1의 A-A'단면도에 해당한다.
FIGS. 1, 2 and 3 are schematic perspective views of a multilayer printed circuit board according to an embodiment of the present invention, respectively, and are a perspective view of the vicinity of the conductive via 21 cut along the line A-A ' Sectional view taken along the line A-A 'in FIG.

본 발명의 일 실시형태는 접지층(ground layer)(11); 전원층(power layer)(12); 및 도전성 비아(21);를 포함하는 다층 인쇄회로기판(100)을 제공한다.
One embodiment of the invention comprises a ground layer 11; A power layer 12; And a conductive via (21) on the multilayer printed circuit board (100).

상기 접지층(11)은 2 이상일 수 있으며, 상기 전원층(12)은 상기 접지층(11)의 사이에 배치되어 접지층(11)과 전원층(12)이 적층된다. 전원층(12)이 인접하고 있는 층은 접지층(11)이지만, 접지층(11)이 인접하고 있는 층은 다른 접지층(11) 또는 전원층(12)일 수 있다.
The power supply layer 12 may be disposed between the ground layer 11 and the ground layer 11 and the power supply layer 12 may be stacked. The layer to which the power supply layer 12 is adjacent is the ground layer 11 but the layer to which the ground layer 11 is adjacent may be another ground layer 11 or a power supply layer 12.

예를 들어 도 1, 도 2 및 도 3에 도시된 바와 같이 다층 인쇄회로기판(100)은 접지층(11a), 전원층(12a), 2 층의 접지층(11b,11c), 전원층(12b), 접지층(11d)의 순서로 적층될 수 있다.
For example, as shown in FIGS. 1, 2 and 3, the multilayer printed circuit board 100 includes a ground layer 11a, a power supply layer 12a, two ground layers 11b and 11c, 12b, and a ground layer 11d in this order.

상기 도전성 비아(21)는 2 이상의 접지층(11)을 전기적으로 연결하는 역할을 하며, 관통형 비아(through hole via)로 형성될 수 있다.
The conductive vias 21 serve to electrically connect two or more ground layers 11 and may be formed of through-holes vias.

상기 전원층(12)은 도전성 비아(21)가 관통되는 클리어런스 홀(clearance hole)(H)을 복수 개 포함할 수 있다. 클리어런스 홀(H)은 다층 인쇄회로기판(100)에서 관통형 비아와 전기적으로 접속하지 않도록 관통형 비아의 폭보다 크게 도체부를 제거한 부분을 말한다.
The power supply layer 12 may include a plurality of clearance holes H through which the conductive vias 21 pass. The clearance hole H refers to a portion where the conductor portion is removed from the multilayer printed circuit board 100 so as not to be electrically connected to the through via.

즉, 본 발명의 일 실시형태에 따르면, 전원층(12)은 클리어런스 홀(H)을 구비하고 도전성 비아(21)가 클리어런스 홀(H)을 관통하도록 형성하여 전원층(12)과 도전성 비아(21)는 전기적으로 연결되지 않는다.
That is, according to an embodiment of the present invention, the power supply layer 12 has the clearance hole H and the conductive via 21 is formed to penetrate the clearance hole H to form the power supply layer 12 and the conductive via 21 are not electrically connected.

상기 클리어런스 홀(H)의 폭은 W.Michanel King에 의해 정의된 20H 규칙을 만족할 수 있도록 형성될 수 있다.
The width of the clearance hole H can be formed so as to satisfy the 20H rule defined by W. Michanel King.

20H 규칙이란 전원층(12)과 접지층(11)이 적층된 다층 인쇄회로기판(100)에서 전원층(12)과 가장 가까운 접지층(11)과의 간격을 H라고 할 때, 전원층(12)의 단부가 접지층(11)의 단부 보다 20H 이상 들어오도록, 즉 평면상의 일 측면에서 단부의 위치가 20H 이상 차이가 나도록 접지층(11)이 더 크게 형성되는 경우, RF(radio frequency, 무선 주파수) 방사가 줄어들게 된다는 이론이다.
The rule 20H is that when the distance between the power supply layer 12 and the ground layer 11 closest to the multilayer printed circuit board 100 in which the power supply layer 12 and the ground layer 11 are stacked is H, When the ground layer 11 is formed to be larger than the end of the ground layer 11 by 20H or more, that is, the position of the end portion on one side of the plane is 20H or more, Radio frequency) radiation is reduced.

20H 규칙을 만족하도록 다층 인쇄회로기판(100)을 제작하기 위해서는 전원층(12)과 접지층(11)의 크기를 다르게 해야하기 때문에 제조공정이 복잡해 지고, 최종 형성된 인쇄회로기판의 형태도 불안정하다.
In order to manufacture the multilayer printed circuit board 100 so as to satisfy the 20H rule, the size of the power supply layer 12 and the ground layer 11 must be different from each other, so that the manufacturing process becomes complicated and the shape of the finally formed printed circuit board is unstable .

하지만 본 발명은 20H 규칙을 통한 RF 방사 저감을 인쇄회로기판의 단부가 아닌 내부에서 구현하므로 상기와 같은 문제를 해결할 수 있다.
However, the present invention can solve the above-described problem because the RF radiation reduction through the 20H rule is implemented inside the end of the printed circuit board rather than at the end.

구체적으로 상기 클리어런스 홀(H)의 폭은, 상기 도전성 비아(21)와 상기 전원층(12)과의 동일 평면상 최단 거리가 전원층(12)과 인접한 접지층(11)의 적층 방향으로 이격된 간격의 20 내지 30배가 되도록 형성될 수 있다.
Specifically, the width of the clearance hole H is set such that the shortest distance on the same plane between the conductive via 21 and the power supply layer 12 is different from the power supply layer 12 in the stacking direction of the ground layer 11 adjacent to the power supply layer 12 20 to 30 times the spacing.

다시말해. 도 3에 나타난 바와 같이 전원층(12)과 인접한 접지층(11)의 적층 방향으로 이격된 간격을 d1, 도전성 비와아 전원층(12)과의 동일 평면상 최단 거리를 d2라고 할 때 20d1≤d2≤30d1이 되도록 클리어런스 홀(H)을 형성할 수 있다.
In other words. Assuming that a distance d 1 is spaced apart in the stacking direction between the power source layer 12 and the adjacent ground layer 11 and a shortest distance on the same plane between the power source layer 12 and the conductive non-via power source layer 12 is d 2 The clearance hole H can be formed so that 20d 1 d 2 30d 1 .

d2가 20d1 보다 작은 경우 20H 규칙을 만족하지 못해 RF 방사가 발생하게 되고, d2가 30d1보다 큰경우, RF 방사 저감 효과의 차이가 크지않은 반면 회로기판의 면적이 줄어들게 되어 공간 효율성이 떨어지게 된다.
When d 2 is smaller than 20d 1 , RF emission is generated because 20H rule is not satisfied. When d 2 is larger than 30d 1 , the difference in RF emission reduction effect is not large, but the area of the circuit board is reduced. Fall off.

상기 클리어런스 홀(H)은 원형의 형상을 가질 수 있다. 원형의 형상을 가지는 경우, 도전성 비와와 전원층(12)과의 동일 평면상 최단 거리가 모든 방향에서 동일하게 되어, 20H 규칙을 효율적으로 구현할 수 있다.
The clearance hole H may have a circular shape. In the case of having a circular shape, the shortest distance on the same plane between the conductive ratio and the power supply layer 12 is the same in all directions, and the 20H rule can be implemented efficiently.

상기 도전성 비아(21) 및 상기 클리어런스 홀(H)은 상기 접지층(11) 및 상기 전원층(12)의 가장자리에 인접하여 일정간격으로 복수 개 형성될 수 있다. 즉, 다층 인쇄회로기판(100)의 측면에 인접하여 다층 인쇄회로기판(100)의 상면에서 하면을 관통하도록 도전성 비아(21)를 복수개 형성하여 방사 노이즈를 차폐하기 위한 비아 펜스(via fence)를 형성할 수 있다. 이 경우, 넓은 폭의 클리어런스 홀(H)의 20H 규칙에 의한 방사 노이즈 저감 및 비아 펜스에 의한 차폐로 인해, 더욱 효율적으로 RF 방사 노이즈를 차폐할 수 있다.
A plurality of the conductive vias 21 and the clearance holes H may be formed at regular intervals adjacent to the edges of the ground layer 11 and the power source layer 12. That is, a plurality of conductive vias 21 are formed so as to penetrate the lower surface of the upper surface of the multilayer printed circuit board 100 adjacent to the side surface of the multilayer printed circuit board 100 to provide a via fence for shielding radiation noise. . In this case, it is possible to more effectively shield the RF radiation noise due to the reduction of the radiation noise by the 20H rule of the wide-width clearance hole H and the shielding by the via-fence.

상기 접지층(11)은 도전성 비아(21)를 둘러싸는 랜드(22)를 더 포함할 수 있다.
The ground layer 11 may further include lands 22 surrounding the conductive vias 21.

상기 복수 개의 클리어런스 홀(H)은 동일한 크기를 가질 수 있으며, 복수 개의 도전성 비아(21) 역시 동일한 크기로 형성될 수 있다.
The plurality of clearance holes H may have the same size, and the plurality of conductive vias 21 may have the same size.

상기 전원층(12)과 상기 접지층(11)은 동일한 면적을 가지도록 형성될 수 있다.
The power supply layer 12 and the ground layer 11 may be formed to have the same area.

도 4와 도 5는 각각 본 발명 일 실시형태(이하 실시예)에 따른 다층 인쇄회로기판 및 비교예의 다층 인쇄회로기판의 동일 노이즈 소스에 대한 3m 거리에서의 방사 노이즈의 양을 시뮬레이션한 결과이다.
FIGS. 4 and 5 are the results of simulating the amount of radiation noise at a distance of 3 m from the same noise source of the multilayer printed circuit board according to the embodiment of the present invention (hereinafter, the embodiment) and the multilayer printed circuit board according to the comparative example.

실시예의 경우, 도전성 비아와 전원층과의 동일 평면상 최단 거리가 전원층과 인접한 접지층의 적층 방향 간격의 20배가 되도록 클리어런스 홀을 형성하고 전원층의 랜드를 제거하였으며, 비교예의 경우 도전성 비아 주변의 랜드가 제거되지 않고 존재한다. 색깔 있는 점으로 방사 노이즈의 양을 도시하였으며 푸른색에서 초록색, 붉은 색으로 갈수록 방사 노이즈의 양이 많은 것을 의미하며, 검은색 화살표는 노이즈의 방사 방향을 개략적으로 나타낸다.
In the case of the embodiment, clearance holes were formed so that the shortest distance on the same plane between the conductive via and the power source layer was 20 times the stacking direction gap of the power source layer and the adjacent ground layer, and the land of the power source layer was removed. Of the land are not removed. The amount of radiated noise is indicated by a colored dot, and the amount of radiated noise increases from blue to green or red, and the black arrow indicates the radial direction of noise.

도 4 및 도 5에 나타난 바와 같이 실시예의 경우 20H 규칙에 따른 방사 차폐 효과로 인해 다층 인쇄회로기판에서 방출되는 방사 노이즈의 양이, 비교예 보다 현저히 적은 것을 알 수 있다.
As shown in FIGS. 4 and 5, it can be seen that the amount of radiation noise emitted from the multilayer printed circuit board is significantly smaller than that of the comparative example due to the radiation shielding effect according to the rule 20H in the embodiment.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100 : 다층 인쇄회로기판
11, 11a, 11b, 11c, 11d : 접지층
12. 12a, 12b : 전원층
21 : 도전성 비아
22 : 랜드
H : 클리어런스 홀100: multilayer printed circuit board
11, 11a, 11b, 11c and 11d: a ground layer
12. 12a, 12b: power layer
21: conductive vias
22: Land
H: Clearance hole

Claims (6)

수직 방향으로 적층되는 2 이상의 접지층(ground layer);
상기 2 이상의 접지층 사이에 적층되며, 복수개의 클리어런스 홀(clearance hole)을 구비하는 1 이상의 전원층(power layer); 및
상기 클리어런스 홀을 관통하고 2 이상의 접지층을 전기적으로 연결하며, 상기 2 이상의 접지층의 상면 및 하면에 노출되는 도전성 비아; 를 포함하고,
상기 도전성 비아와 상기 전원층과의 동일 평면상 최단 거리는 전원층과 인접한 접지층의 적층 방향으로 이격된 간격의 20 내지 30배인 다층 인쇄회로기판.
At least two ground layers stacked in a vertical direction;
At least one power layer stacked between the at least two ground layers and having a plurality of clearance holes; And
Conductive vias passing through the clearance holes to electrically connect two or more ground layers and exposed to upper and lower surfaces of the at least two ground layers; Lt; / RTI >
Wherein the shortest distance on the same plane between the conductive via and the power supply layer is 20 to 30 times the distance spaced apart in the stacking direction of the power supply layer and the adjacent ground layer.
제1항에 있어서,
상기 클리어런스 홀은 원형의 형상을 가지는 다층 인쇄회로기판.
The method according to claim 1,
Wherein the clearance hole has a circular shape.
제1항에 있어서,
상기 도전성 비아 및 상기 클리어런스 홀은 상기 접지층 및 상기 전원층의 가장자리에 인접하여 일정 간격으로 복수 개 형성되는 다층 인쇄회로기판.
The method according to claim 1,
Wherein a plurality of the conductive vias and the clearance holes are formed at regular intervals adjacent to edges of the ground layer and the power source layer.
제1항에 있어서,
상기 도전성 비아는 관통형 비아(through hole via)인 것을 특징으로 하는 다층 인쇄회로기판.
The method according to claim 1,
Wherein the conductive vias are through-hole vias.
제1항에 있어서,
상기 접지층은 도전성 비아를 둘러싸는 랜드를 더 포함하는 다층 인쇄회로기판.
The method according to claim 1,
Wherein the ground layer further comprises a land surrounding the conductive via.
제1항에 있어서,
상기 복수 개의 클리어런스 홀은 동일한 크기를 가지는 다층 인쇄회로기판.The method according to claim 1,
Wherein the plurality of clearance holes have the same size.
KR1020120128001A 2012-11-13 2012-11-13 Muti-layer Printed Circuit Board KR101422931B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120128001A KR101422931B1 (en) 2012-11-13 2012-11-13 Muti-layer Printed Circuit Board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120128001A KR101422931B1 (en) 2012-11-13 2012-11-13 Muti-layer Printed Circuit Board

Publications (2)

Publication Number Publication Date
KR20140060980A KR20140060980A (en) 2014-05-21
KR101422931B1 true KR101422931B1 (en) 2014-07-24

Family

ID=50890148

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120128001A KR101422931B1 (en) 2012-11-13 2012-11-13 Muti-layer Printed Circuit Board

Country Status (1)

Country Link
KR (1) KR101422931B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102469292B1 (en) 2015-11-25 2022-11-22 삼성전자주식회사 Wireless power transmitter and wireless power receiver
CN105979699A (en) * 2016-07-22 2016-09-28 深圳天珑无线科技有限公司 Printed circuit board and mobile phone housing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068801A (en) * 1999-08-27 2001-03-16 Sony Corp Printed wiring board

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068801A (en) * 1999-08-27 2001-03-16 Sony Corp Printed wiring board

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
F Gisin et al., "Radiation From Printed Circuit Board Edge Structures", Electromagnetic Compatibility, IEEE, Aug. 2001, pp.881-883 *
F Gisin et al., "Radiation From Printed Circuit Board Edge Structures", Electromagnetic Compatibility, IEEE, Aug. 2001, pp.881-883*
Y.Q. Cheng et al., "Signal Integrity Simulation Design of Image Processor PCB Combined with Electromagnetic Compatibility Analysis Based on Altium Designer 6", ICIEA 2009, May. 2009, pp. 745-749. *
Y.Q. Cheng et al., "Signal Integrity Simulation Design of Image Processor PCB Combined with Electromagnetic Compatibility Analysis Based on Altium Designer 6", ICIEA 2009, May. 2009, pp. 745-749.*

Also Published As

Publication number Publication date
KR20140060980A (en) 2014-05-21

Similar Documents

Publication Publication Date Title
JP4755209B2 (en) Electromagnetic band gap structure and printed circuit board
JP4736988B2 (en) Multilayer printed circuit board
KR100998720B1 (en) Electromagnetic bandgap structure and printed circuit board
JP4823252B2 (en) Electromagnetic band gap structure and printed circuit board
US8330048B2 (en) Electromagnetic bandgap structure and printed circuit board having the same
JP2015507358A (en) Printed circuit board with reduced crosstalk
JP2009044121A (en) Electromagnetic band gap structure and printed-circuit board
JPWO2011111313A1 (en) Electronic device, wiring board, and noise shielding method
JP2009004791A (en) Electromagnetic bandgap structure and printed circuit board
JP2009141326A (en) Electromagnetic bandgap structure and printed circuit board
JP2008130915A (en) Component built-in substrate
KR101046716B1 (en) Electromagnetic bandgap structures and circuit boards
US11309615B2 (en) Dual slot common mode noise filter
KR101422931B1 (en) Muti-layer Printed Circuit Board
US20160270214A1 (en) Printed circuit board and electronic device
JP5353042B2 (en) Printed wiring board
KR100871346B1 (en) Electromagnetic bandgap structure and printed circuit board
TW201444462A (en) Fixed structure of printed circuit board and shield case
KR100945289B1 (en) Electromagnetic bandgap structure and printed circuit board
KR101055492B1 (en) Electromagnetic wave shielding board
JP2007088102A (en) Printed circuit board
US8399777B2 (en) Electromagnetic bandgap structure and printed circuit board having the same
JP2010251554A (en) Printed board and harness
JPWO2008010445A1 (en) Multilayer printed circuit board
JP2009218258A (en) High frequency module

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 6