KR101416739B1

KR101416739B1 - Discharge circuit

Info

Publication number: KR101416739B1
Application number: KR1020080076658A
Authority: KR
Inventors: 타쿠야 아리키
Original assignee: 삼성전자주식회사
Priority date: 2007-12-20
Filing date: 2008-08-05
Publication date: 2014-07-09
Also published as: JP2009151873A; JP5235400B2; KR20090067025A

Abstract

불휘발성 메모리 소거 동작 후, 정부(正負)의 2개의 고전압을 리셋시켰을 때의 커플링 노이즈를 방지하는 방전 회로를 제공한다.A discharge circuit for preventing coupling noises when two positive and negative high voltages are reset after a nonvolatile memory erase operation is provided.

전원 전압으로부터 상기 불휘발성 메모리의 부(負) 고전압 노드로 정전류를 흘려 상기 부 고전압 노드를 방전시키는 부 고전압측 방전부와; 상기 부 고전압측 방전부와 동시에 동작하여, 상기 불휘발성 메모리의 정(正) 고전압 노드로부터 접지 전압으로 정전류를 흘려 상기 정 고전압 노드를 방전시키는 정 고전압측 방전부를 포함하고, 상기 부 고전압측 방전부와 정 고전압측 방전부에서 흘리는 정전류의 전류치는 대략 동일하다.A secondary high voltage side discharging unit for discharging the secondary high voltage node by flowing a constant current from a power source voltage to a negative high voltage node of the nonvolatile memory; And a positive high voltage side discharge section that operates simultaneously with the auxiliary high voltage side discharge section and discharges the constant voltage node from a positive high voltage node of the nonvolatile memory by flowing a constant current from the positive high voltage node to the ground voltage, And the constant current flowing in the positive high voltage side discharge part are substantially the same.

Description

Discharge Circuit {DISCHARGE CIRCUIT}

본 발명은 불휘발성 메모리 소거 동작 후의 정부의 2개의 고전압을 방전시키는 방전 회로에 관한 것이다.The present invention relates to a discharge circuit for discharging two high voltages of a bank after a nonvolatile memory erase operation.

도 8은 플래시 메모리 셀의 간단한 단면 구조와 소거 동작시에 있어서의 전위 상태를 나타낸다. 동시에 도 8에는, 플래시 메모리 셀 소거 동작 후의 전압 리셋시에 문제가 되는 커플링 기생 용량(Cp)에 대해서도 병기한다. 도 8의 플래시 메모리 셀은, P형 기판(11)에 N-웰(12)과 P-웰(13)이 형성되고 P-웰(13) 내에 메모리 셀의 소스·드레인 영역(14)이 형성된다. 게다가, 소스·드레인 영역(14) 사이에서 P-웰(13) 상에 플로팅 게이트(15)와 컨트롤 게이트(16)가 적층하여 형성된다. 컨트롤 게이트(16)는 워드 라인(WL)에 접속된다. 워드 라인(WL)과 P-웰(13) 간에 커플링 기생 용량(Cp)이 형성된다.8 shows a simple cross-sectional structure of a flash memory cell and a potential state in an erase operation. At the same time, FIG. 8 also describes the coupling parasitic capacitance Cp, which is a problem in voltage reset after the flash memory cell erase operation. The flash memory cell of Fig. 8 is formed such that the source and drain regions 14 of the memory cell are formed in the P-well 13 by forming the N- well 12 and the P-well 13 in the P- do. In addition, the floating gate 15 and the control gate 16 are stacked on the P-well 13 between the source and drain regions 14. The control gate 16 is connected to the word line WL. The coupling parasitic capacitance Cp is formed between the word line WL and the P-

이러한 플래시 메모리 셀을 가지는 현재의 NOR 플래시 메모리에서는, 데이터 소거시에 워드 라인(WL)에 차지 펌프로부터 공급된 큰 부전압(-9V으로, 이하 Vneg라고 기재한다)을 인가하고, 웰(12, 13) 측에 다른 차지 펌프로부터 공급된 큰 정전압(９V으로, 이하 Vpm라고 기재한다)을 인가함으로써, 플로팅 게이트(15)에 있는 전자를 FN 터널 현상을 이용해 웰(13, 12) 측으로 이동시켜 데이터를 소거한다. 도 8에는 물리 1비트의 셀만을 기재하고 있지만, 소거는 통상 큰 블록 단위로 행해져 여러 개의 워드 라인(WL)에 Vneg이 동시에 인가된다. 따라서, 워드 라인(WL)-P-웰(13) 간의 전체 커플링 기생 용량(Cp)은 커지게 된다. 이 큰 커플링 기생 용량(Cp)은 소거 동작 후의 전압 리셋시에 커플링 노이즈로서 문제가 된다.In the present NOR flash memory having such a flash memory cell, a large negative voltage (-9 V, hereinafter referred to as Vneg) supplied from the charge pump to the word line WL is applied at the time of data erasing, Electrons in the floating gate 15 are moved toward the wells 13 and 12 using FN tunneling phenomenon by applying a large constant voltage (9 V, hereinafter referred to as Vpm) supplied from another charge pump to the data lines 13 and 13, Lt; / RTI > Although only a physical 1-bit cell is shown in Fig. 8, the erase is normally performed in units of a large block, and Vneg is simultaneously applied to a plurality of word lines WL. Therefore, the total coupling parasitic capacitance Cp between the word line (WL) and the P-well 13 becomes large. This large coupling parasitic capacitance Cp is a problem as coupling noise when resetting the voltage after the erase operation.

이 문제점의 자세한 설명은 미국 특허 제6,373,749호에 기재되어 있지만, 여기에서도 간단하게 설명하기로 한다. 도 9 내지 도 11은 이 문제점을 설명하는 간단한 타이밍 차트를 나타낸다. 도 9는 Vneg과 Vpm의 리셋을 동시에 실시하지 않고, Vneg을 선행해 리셋하는 경우의 타이밍이며, 일본특허공개공보 제2005-310301호는 이 타이밍을 채용하고 있다. 그러나, 이 타이밍 방법에서는, -9V을 0V에 방전하기 때문에 큰 전압 진폭이 발생해 그 잡음이 커플링 기생 용량 Cp을 통해서 플로팅 상태의 Vpm도 상승시킨다. 따라서, 원래 큰 전압을 가진 Vpm이 노이즈에 의해 한층 더 상승하기 때문에, Vpm을 공급하고 있는 디코더 회로 등의 트랜지스터의 내압을 넘는 위험성이 있다. 이렇게 되면 트랜지스터에 물리적인 손상을 주어 칩 불량이 될 가능성도 있다.A detailed description of this problem is described in U. S. Patent No. 6,373, 749, which will also be briefly described herein. Figs. 9 to 11 show a simple timing chart for explaining this problem. FIG. 9 shows the timing when Vneg and Vpm are not reset at the same time, and Vneg is reset beforehand, and Japanese Patent Laid-Open Publication No. 2005-310301 adopts this timing. However, in this timing method, since -9V is discharged at 0V, a large voltage amplitude is generated, and the noise also rises in the floating state Vpm through the coupling parasitic capacitance Cp. Therefore, since the Vpm having the original large voltage is further raised by the noise, there is a risk that the breakdown voltage of the transistor such as the decoder circuit supplying the Vpm is exceeded. This can cause physical damage to the transistor and possibly chip failure.

도 10은 Vpm을 선행해 리셋하는 경우이지만, 같은 이유에 의해 이번에는 Vneg이 내압 오버되어, 방금 전과 같은 위험성을 가진다.Fig. 10 shows a case where Vpm is reset first. However, due to the same reason, this time, Vneg is overvoltage and has the same danger as before.

도 11은 동시에 리셋하는 경우이다. 이 경우는, Vneg과 Vpm의 리셋 능력에 의해서 노이즈를 받는 쪽이 바뀐다. 도 11에서는 Vpm을 리셋하는 트랜지스터의 능력이 Vneg에 비해 높고, Vpm이 재빠르게 리셋되는 반면, Vneg의 리셋은 완만하고, Vpm으로부터 받는 노이즈가 리셋보다 커져 버려, 결국, Vneg가 내압 위반을 일으키게 된다.Fig. 11 shows a case of resetting at the same time. In this case, the ability to receive noise changes due to the reset capability of Vneg and Vpm. In Fig. 11, the ability of the transistor for resetting the Vpm is higher than Vneg and Vpm is quickly reset, while the reset of Vneg is gentle and the noise received from Vpm becomes larger than reset, resulting in Vneg violating the breakdown voltage .

본 발명은 상기의 점에 착안한 것으로, 불휘발성 메모리 소거 동작 후, 정부의 2개의 고전압을 리셋시켰을 때의 커플링 노이즈를 방지할 수 있는 방전 회로를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a discharge circuit capable of preventing coupling noises when two high voltages are reset after a nonvolatile memory erase operation.

본 발명의 방전 회로는, 불휘발성 메모리 소거 동작 후의 정부의 2개의 고전압을 방전시키는 방전 회로이며, 전원 전압으로부터 상기 불휘발성 메모리의 부 고전압 노드로 정전류를 흘려 상기 부 고전압 노드를 방전시키는 부 고전압측 방전부와; 상기 부 고전압측 방전부와 동시에 동작하여, 상기 불휘발성 메모리의 정 고전압 노드로부터 접지 전압으로 정전류를 흘려 상기 정 고전압 노드를 방전시키는 정 고전압측 방전부를 포함하고, 상기 부 고전압측 방전부와 정 고전압측 방전부에서 흘리는 정전류의 전류치는 대략 동일한 것을 특징으로 한다.A discharge circuit according to the present invention is a discharge circuit for discharging two high voltages of the first and second groups after a nonvolatile memory erase operation and supplies a constant current to the secondary high voltage node of the nonvolatile memory from the power supply voltage, A discharge unit; And a positive high voltage side discharge section that operates simultaneously with the auxiliary high voltage side discharge section and discharges the positive high voltage node by flowing a constant current from a constant voltage node of the nonvolatile memory to a ground voltage, And the current value of the constant current flowing in the side discharge portion is substantially the same.

상기 부 고전압측 방전부 및 정 고전압측 방전부는, 불휘발성 메모리 소거 동작 후, 상기 부 고전압 노드 및 정 고전압 노드에 대한 정부의 2개의 고전압이 리셋되었을 때, 방전 개시 신호를 받아 동시에 동작한다. The secondary high-voltage side discharging unit and the positive high-voltage side discharging unit receive the discharging start signal and operate simultaneously when the two high voltages of the positive high voltage node and the positive high voltage node are reset after the nonvolatile memory erasing operation.

보다 바람직한 형태로는, 상기 부 고전압 노드가 접지 전압으로 방전된 것을 검출하는 부 고전압측 전위 검지부와; 상기 부 고전압측 전위 검지부에 의해 접지 전압으로 방전된 것이 검출되면, 상기 부 고전압 노드를 접지 전압에 고정하는 접지 전압 고정부와; 상기 정 고전압 노드가 전원 전압으로 방전된 것을 검출하는 정 고전압측 전위 검지부와; 상기 정 고전압측 전위 검지부에 의해 전원 전압으로 방전된 것이 검출되면, 상기 정 고전압 노드를 전원 전압에 고정하는 전원 전압 고정부를 더 포함한다. In a more preferred form, the secondary battery includes a secondary high-voltage-side potential detection unit for detecting that the secondary high-voltage node is discharged to the ground voltage; A ground voltage fixing unit that fixes the secondary high voltage node to the ground voltage when it is detected by the secondary high voltage side voltage detection unit that the ground voltage has been discharged; A positive high-voltage-side potential detection unit for detecting that the positive high-voltage node is discharged to a power supply voltage; And a power supply voltage fixing unit fixing the positive high voltage node to the power supply voltage when the positive high voltage side potential detection unit detects that the power supply voltage is discharged.

게다가, 정전류를 흘리는 PMOS 트랜지스터와 기준 전압이 게이트에 공급되는 NMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 부 고전압측 방전부가 상기 부 고전압측 전위 검지부를 겸하고, 정전류를 흘리는 NMOS 트랜지스터와 기준 전압이 게이트에 공급되는 PMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 정 고전압측 방전부가 상기 정 고전압측 전위 검지부를 겸하도록 한다.In addition, by connecting a PMOS transistor for flowing a constant current and an NMOS transistor for supplying a reference voltage to a gate in series to constitute a gate grounded type amplifier, the secondary high voltage side discharging part serves also as the secondary high voltage side potential detecting part, The PMOS transistor having the NMOS transistor and the PMOS transistor supplied with the reference voltage in series is connected in series to constitute a gate grounded type amplifier so that the positive high voltage side discharge section also serves as the positive voltage side potential detection section.

게다가, 상기 부 고전압측 방전부 및 정 고전압측 방전부는, 정전류 발생부에 발생한 정전류를 반영하고, 상기 정전류 발생부에 흐르는 정전류의 M배의 정전류를 흘리도록 한다.Further, the secondary high-voltage side discharging portion and the positive high-voltage side discharging portion reflect the constant current generated in the constant current generating portion and flow a constant current of M times the constant current flowing in the constant current generating portion.

본 발명의 방전 회로에 의하면, 전원 전압으로부터 불휘발성 메모리의 부 고전압 노드로 정전류를 흘리는 것과 동시에, 이 정전류의 전류치와 대략 동일한 정전류를 불휘발성 메모리의 정 고전압 노드로부터 접지 전압으로 흘리고, 부 고전압 노드와 정 고전압 노드를 동시에 방전시키도록 했으므로, 커플링 노이즈가 방지되어 디코더 회로 등의 트랜지스터에 손상을 주는 내압 위반을 방지할 수 있다.According to the discharge circuit of the present invention, a constant current flows from the power supply voltage to the high-voltage node of the nonvolatile memory, and a constant current approximately equal to the current value of the constant current is passed from the constant voltage node of the nonvolatile memory to the ground voltage, And the positive high voltage node are discharged at the same time, coupling noise is prevented, and breakdown of the breakdown voltage which damages the transistor of the decoder circuit and the like can be prevented.

이하, 본 발명에 의한 방전 회로의 실시 형태를 도면을 참조하여 상세하게 설명한다. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of a discharge circuit according to the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 방전 회로의 제1의 실시 형태를 나타내는 회로 구성도이다. 이 방전 회로는, 제어부(21), 정전류 발생부(22), 부 고전압측 방전부(23) 및 정 고전압측 방전부(24)로 구성된다. 1 is a circuit diagram showing a first embodiment of a discharge circuit of the present invention. This discharge circuit is constituted by a control section 21, a constant current generating section 22, an auxiliary high voltage side discharge section 23 and a positive high voltage side discharge section 24.

제어부(21)는 2개의 인버터(211, 212)가 직렬 접속되어 구성되며, 전단의 인버터(211)의 입력에는 방전 개시 신호가 공급된다. The control unit 21 is configured by connecting two inverters 211 and 212 in series, and a discharge start signal is supplied to the input of the inverter 211 at the previous stage.

정전류 발생부(22)는 전원 전압과 접지 전압 사이에 접속된 2개의 직렬 회로(25, 26)로 구성된다. 제1의 직렬 회로(25)는 2개의 PMOS 트랜지스터(251, 252)와 정전류원(253)으로 구성되어, 정전류(Idc)를 발생시킨다. 제2의 직렬 회로(26)는, ２개의 PMOS 트랜지스터(261, 262)와 ２개의 NMOS 트랜지스터(263, 264)로 구성되고, PMOS 트랜지스터(262)가 제1의 직렬 회로(25)의 PMOS 트랜지스터(252)와 경향 밀러를 구성하는 것에 의해서, 제1의 직렬 회로(25)와 동일한 정전류(Idc)를 발생시킨다. 또, 이 ２개의 직렬 회로(25, 26)는, 제어부(21)의 인버터(211) 출력에 의해서 PMOS 트랜지스터(251, 261)가 온 되는 동시에 제어부(21)의 인버터(212) 출력에 의해서 NMOS 트랜지스터(264)가 온 되는 것에 의해서 동작 가능해진다.The constant current generating section 22 is composed of two series circuits 25 and 26 connected between a power supply voltage and a ground voltage. The first series circuit 25 is composed of two PMOS transistors 251 and 252 and a constant current source 253 and generates a constant current Idc. The second series circuit 26 is composed of two PMOS transistors 261 and 262 and two NMOS transistors 263 and 264 and the PMOS transistor 262 is connected to the PMOS transistor 262 of the first series circuit 25. [ The constant current Idc generated by the first series circuit 25 is generated by constituting the inclined mirror 252 and the inclined mirror. The PMOS transistors 251 and 261 are turned on by the output of the inverter 211 of the control unit 21 and the output of the inverter 212 of the control unit 21 is turned on by the NMOS And becomes operable when the transistor 264 is turned on.

부 고전압측 방전부(23)는 ２개의 PMOS 트랜지스터(231, 232)의 직렬 회로로 구성되며, 전원 전압(예를 들면 ３V)과 플래시 메모리 셀의 소거 동작시의 부 고전압 노드(27), 즉 도 8의 플래시 메모리 셀의 워드 라인(WL)과의 사이에 접속된다. 부 고전압측 방전부(23)는, 제어부(21)의 인버터(211) 출력에 의해서 PMOS 트랜지스터(231)가 온 됨으로써 동작 가능해진다. 또, 부 고전압측 방전부(23)는, PMOS 트랜지스터(232)가 정전류 발생부(22)의 PMOS 트랜지스터(252)와 경향 밀러를 구성함으로써 정전류 발생부(22)의 정전류를 반영한 정전류가 흐르지만, PMOS 트랜지스터(231, 232)의 사이즈(채널폭)를 정전류 발생부(22)의 트랜지스터 사이즈(채널폭)보다 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐른다. The secondary high voltage side discharging portion 23 is constituted by a series circuit of two PMOS transistors 231 and 232 and is connected to the auxiliary high voltage node 27 during the erasing operation of the flash memory cell, And the word line (WL) of the flash memory cell of Fig. The secondary high-voltage side discharging unit 23 can be operated by turning on the PMOS transistor 231 by the output of the inverter 211 of the control unit 21. [ The secondary high voltage side discharging unit 23 is configured such that the constant current reflecting the constant current of the constant current generating unit 22 flows by the PMOS transistor 232 constituting the tendency mirror with the PMOS transistor 252 of the constant current generating unit 22 , The constant current (M x Idc) flows at a Miller ratio of M times Idc by making the size (channel width) of the PMOS transistors 231 and 232 larger than the transistor size (channel width) of the constant current generating section 22. [

정 고전압측 방전부(24)는, 2개의 NMOS 트랜지스터(241, 242)의 직렬 회로로 구성되며, 플래시 메모리 셀의 소거 동작시의 정 고전압 노드(28) 즉, 도 8의 플래시 메모리 셀의 P-웰(13)과 접지 전압(0V) 사이에 접속된다. 정 고전압측 방전부(24)는, 제어부(21)의 인버터(212) 출력에 의해서 NMOS 트랜지스터(242)가 온 됨으로써 동작 가능해진다. 또, 정 고전압측 방전부(24)는, NMOS 트랜지스터(241)가 정전류 발생부(22)의 NMOS 트랜지스터(263)와 경향 밀러를 구성함으로써 정전류 발생부(22)의 정전류를 반영한 정전류가 흐르지만, NMOS 트랜지스터(241, 242)의 사이즈(채널폭)를 정전류 발생부(22)의 트랜지스터 사이즈(채널폭)보다 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐른다. The positive high voltage side discharging part 24 is constituted by a series circuit of two NMOS transistors 241 and 242 and is connected to the positive high voltage node 28 in the erasing operation of the flash memory cell, And is connected between the well 13 and the ground voltage (0 V). The positive high voltage side discharge unit 24 is enabled by turning on the NMOS transistor 242 by the output of the inverter 212 of the control unit 21. [ The positive high voltage side discharging unit 24 is configured such that the constant current reflecting the constant current of the constant current generating unit 22 flows due to the NMOS transistor 241 configuring the inclined mirror with the NMOS transistor 263 of the constant current generating unit 22 And the size (channel width) of the NMOS transistors 241 and 242 is made larger than the transistor size (channel width) of the constant current generating section 22, a constant current (M x Idc) flows at a Miller ratio of M times Idc.

덧붙여, 부 고전압 노드(27)가 플래시 메모리 셀의 워드 라인(WL), 정 고전압 노드(28)가 플래시 메모리 셀의 P-웰(13)이기 때문에, 부 고전압 노드(27)와 정 고전압 노드(28) 간에는 도 8에 도시된 커플링 기생 용량(Cp)이 존재한다. 게다가, 부 고전압 노드(27)와 정 고전압 노드(28) 각각은, 대접지 기생 용량(291, 292)이 접속된다. 게다가, 플래시 메모리 셀의 소거 동작시, 부 고전압 노드(27)에는 부 고전압(예를 들면 -9V로, 이하 Vneg라고 기재한다)이, 정 고전압 노드(28)에는 정 고전압(예를 들면 ９V로, 이하 Vpm라고 기재한다)이 인가된다.In addition, since the extra high voltage node 27 is the word line WL of the flash memory cell and the high voltage node 28 is the P-well 13 of the flash memory cell, the high voltage node 27 and the positive high voltage node 28 have the coupling parasitic capacitance Cp shown in FIG. In addition, the auxiliary high-voltage node 27 and the positive high-voltage node 28 are connected to the ground-side parasitic capacitances 291 and 292, respectively. (For example, -9 V, hereinafter referred to as Vneg) is applied to the auxiliary high voltage node 27 and a positive high voltage (for example, 9 V) is applied to the positive high voltage node 28 in the erasing operation of the flash memory cell , Hereinafter referred to as Vpm) is applied.

이와 같이 구성된 방전 회로는, 플래시 메모리 셀의 소거 동작 후, 부 고전압 노드(27)와 정 고전압 노드(28)에 인가되는 Vneg과 Vpm이 리셋되었을 때, 방전 개시 신호가 입력됨으로써 동작한다. 그리고, 방전 회로가 동작하면, 부 고전압측 방전부(23)에 의해, 전원 전압(3V)으로부터 부 고전압 노드(27)(-9V)로 M×Idc의 정전류가 흐른다. 동시에, 정 고전압측 방전부(24)에 의해, 정 고전압 노드(28)(9V)로부터 접지 전압(0V)으로 M×Idc의 정전류가 흐른다. 그리고, 이와 같이 정전류가 흐른 결과, 부 고전압 노드(27)는 도 2에 나타나듯이 -9V로부터 0V(접지 전압)로 직선적으로 방전하고, 동시에 정 고전압 노드(28)는 9V로부터 3V(전원 전압)로 직선적으로 방전하게 된다. 즉, 2개의 고전압 노드(27, 28)가 동시에 역전압 방향으로 대칭적으로 방전함으로써, 일측의 전위 변화가 커플링 기생 용량(Cp)으로 개입되어 일측에 영향을 미치는 커플링 노이즈가 방지된다. 따라서, 디코더 회로 등의 트랜지스터에 손상을 주는 내압 위반을 방지할 수 있다. 게다가, 정전류 발생부(22)의 정전류(Idc)에 대한 부 고전압측 방전부(23)와 정 고전압측 방전부(24)의 정전류 밀러비(M)을 제어함으로써, 방전 시간을 제어할 수 있다. The discharge circuit configured in this way operates by inputting a discharge start signal when Vneg and Vpm applied to the extra high voltage node 27 and the positive high voltage node 28 are reset after the erase operation of the flash memory cell. Then, when the discharge circuit operates, a constant current of M x Idc flows from the power supply voltage (3V) to the secondary high voltage node 27 (-9V) by the secondary high voltage side discharge portion 23. [ At the same time, a constant current of M x Idc flows from the positive high voltage node 28 (9 V) to the ground voltage (0 V) by the positive high voltage side discharge part 24. As a result of the constant current flow, the auxiliary high voltage node 27 is linearly discharged from -9 V to 0 V (ground voltage), and at the same time, the positive high voltage node 28 changes from 9 V to 3 V (power supply voltage) As shown in FIG. That is, the two high voltage nodes 27 and 28 simultaneously discharge symmetrically in the reverse voltage direction, so that the coupling noise that intervenes in the coupling parasitic capacitance Cp at one side and affects one side is prevented. Therefore, it is possible to prevent breakdown of the breakdown voltage which damages the transistor of the decoder circuit or the like. The discharge time can be controlled by controlling the constant current mirror ratio M between the secondary high voltage side discharge portion 23 and the positive high voltage side discharge portion 24 with respect to the constant current Idc of the constant current generating portion 22 .

실제로는 부 고전압 노드(27) 및 정 고전압 노드(28)와도 커플링 기생 용량(Cp) 외에 대접지의 기생 용량(291, 292)이 존재하기 때문에, 소망한 전압으로 방전(-９V→0V, 9V→3V)되는 소요 시간은 부 고전압 노드(27)와 정 고전압 노드(28)가 다르다. 따라서, 도 1의 구성만으로 커플링 노이즈는 방지할 수 있지만, 소망한 전압으로 도달한 후의 처리가 문제가 된다. 이것을 해결하기 위해, 방전 셀프 스톱 기능을 갖춘 방전 회로를 제２의 실시 형태로서 도 3 및 도 4에 나타낸다. 도 3은 부 고전압 노드용의 방전 회로, 도 4는 정 고전압 노드용의 방전 회로를 나타낸다. 도 3 및 도 4는 상보(相補) 회로로 되어 있어 동작 원리는 완전히 동일하므로, 도 3의 부 고전압 노드용 방전 회로를 이용해 제２의 실시 형태를 설명하기로 한다.Since the parasitic capacitances 291 and 292 of the ground contact are present in addition to the coupling parasitic capacitance Cp in addition to the auxiliary high voltage node 27 and the positive high voltage node 28, → 3V) is different between the high voltage node 27 and the high voltage node 28. Therefore, although the coupling noise can be prevented by only the configuration of Fig. 1, the processing after reaching the desired voltage becomes a problem. In order to solve this problem, a discharge circuit having a discharge self-stop function is shown in Figs. 3 and 4 as a second embodiment. Fig. 3 shows a discharge circuit for a secondary high-voltage node, and Fig. 4 shows a discharge circuit for a high-voltage node. 3 and 4 are complementary circuits and the operation principle is completely the same. Therefore, the second embodiment will be explained using the discharge circuit for the auxiliary high voltage node of FIG.

도 3의 방전 회로는, 바이어스부(31), 방전 겸 전위 검지부(32), 제어부(33) 및 접지 전압 고정부(34)를 가진다. The discharge circuit of Fig. 3 has a bias portion 31, a discharge-cum-potential detecting portion 32, a control portion 33, and a ground voltage fixing portion 34. Fig.

제어부(33)는, 방전 개시 펄스가 입력되는 인버터(331)와, 인버터(331)의 출력, 방전 종료 신호 및 인에이블(enable) 신호가 공급되는 플립 플랍(332)과, 플립 플랍(332)의 출력에 접속되어 방전 개시 신호를 출력하는 인버터(333)로 구성된다. The control unit 33 includes an inverter 331 to which a discharge start pulse is input, a flip-flop 332 to which an output of the inverter 331, a discharge end signal and an enable signal are supplied, And an inverter 333 connected to the output of the inverter 333 for outputting a discharge start signal.

접지 전압 고정부(34)는, 하나의 입력단으로 방전 개시 신호를 직접 받고 다른 하나의 입력단으로 직렬로 접속된 ３개의 인버터(342)를 통해 방전 개시 신호를 받는 낸드 회로(341)와, 낸드 회로(341)의 출력과 인에이블 신호가 입력되는 플립 플랍(343)과, 플립 플랍(343)의 출력과 인에이블 신호가 입력되는 낸드 회로(344)와, 낸드 회로(344) 출력의 접지 전압 고정 신호를 레벨 시프트 하는 레벨 시프터(345)와, 레벨 시프터(345)의 출력에 의해 제어되며 부 고전압 노드(35)와 접지 전압 간에 접속된 NMOS 트랜지스터(346)를 포함한다. 부 고전압 노드(35)에는, 부 고전압 노드(35)에 Vneg를 공급하는 네거티브 차지 펌프 회로(36)가 접속된다. The ground voltage fixing unit 34 includes a NAND circuit 341 for directly receiving a discharge start signal at one input terminal and receiving a discharge start signal through three inverters 342 connected in series to the other input terminal, A flip flop 343 to which an output of the NAND circuit 341 and an enable signal are input; a NAND circuit 344 to which an output of the flip flop 343 and an enable signal are inputted; A level shifter 345 for level shifting the signal and an NMOS transistor 346 controlled by the output of the level shifter 345 and connected between the auxiliary high voltage node 35 and the ground voltage. To the secondary high voltage node 35, a negative charge pump circuit 36 for supplying Vneg to the secondary high voltage node 35 is connected.

바이어스부(31)는, 2개의 PMOS 트랜지스터(311, 312)와 1개의 NMOS 트랜지스 터(313)의 직렬 회로로 구성되며 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(311)는, 방전 개시 신호에 의해 온 되어 바이어스부(31)를 동작 가능하게 한다. PMOS 트랜지스터(312)는, 도 1의 정전류 발생부(22)의 PMOS 트랜지스터(252)와 경향 밀러를 구성함으로써, 바이어스부(31)에 정전류(Idc)를 발생시켜 NMOS 트랜지스터(313)의 드레인에 기준 전압(Vref)을 발생시킨다.The bias unit 31 is composed of a series circuit of two PMOS transistors 311 and 312 and one NMOS transistor 313 and is connected between a power supply voltage and a ground voltage. The PMOS transistor 311 is turned on by the discharge start signal to make the bias section 31 operable. The PMOS transistor 312 generates a constant current Idc in the bias section 31 by constituting the ramp mirror with the PMOS transistor 252 of the constant current generating section 22 in Fig. 1, and supplies the constant current Idc to the drain of the NMOS transistor 313 Thereby generating the reference voltage Vref.

방전 겸 전위 검지부(32)는, 3개의 직렬 회로(37, 38, 39)와 1개의 NMOS 트랜지스터(40)로 구성될 수 있다.The discharging and potential detecting section 32 may be composed of three serial circuits 37, 38, and 39 and one NMOS transistor 40. [

제1의 직렬 회로(37)는, 2개의 PMOS 트랜지스터(371, 372)와 1개의 NMOS 트랜지스터(373)로 구성될 수 있으며, 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(371)는, 방전 개시 신호에 의해 온 되어 제1의 직렬 회로(37)를 동작 가능하게 한다. NMOS 트랜지스터(373)는, 바이어스부(31)의 NMOS 트랜지스터(313)와 경향 밀러를 구성함으로써, 제1의 직렬 회로(37)에 바이어스부(31)와 동일한 정전류(Idc)를 발생시킨다. The first series circuit 37 may be composed of two PMOS transistors 371 and 372 and one NMOS transistor 373 and is connected between a power supply voltage and a ground voltage. The PMOS transistor 371 is turned on by the discharge start signal to enable the first series circuit 37 to operate. The NMOS transistor 373 generates the constant current Idc in the first series circuit 37 as the bias section 31 by configuring the bias mirror with the NMOS transistor 313 of the bias section 31. [

제2의 직렬 회로(38)는, 2개의 PMOS 트랜지스터(381, 382)와 １개의 NMOS 트랜지스터(383)로 구성될 수 있으며, 전원 전압과 부 고전압 노드(35) 사이에 접속된다. PMOS 트랜지스터(381)는, 방전 개시 신호에 의해 온 되어 제2의 직렬 회로(38)를 동작 가능하게 한다. PMOS 트랜지스터(382)는, 제1의 직렬 회로(37)의 PMOS 트랜지스터(372)와 경향 밀러를 구성함으로써, 제2의 직렬 회로(38)에 제1의 직렬 회로(37)의 정전류를 반영해 정전류를 발생시키지만, 제2의 직렬 회로(38)의 MOS 트랜지스터(381, 382, 383)의 사이즈(채널폭)를 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐르도록 한다. 제2의 직렬 회로(38)가 부 고전압 노드(35)에 대한 방전부가 된다. 바이어스부(31)의 NMOS 트랜지스터(313)의 드레인에 발생하는 기준 전압(Vref)을 게이트에 공급함으로써, NMOS 트랜지스터(383)는 PMOS 트랜지스터(382)와 함께 게이트 접지형의 앰프를 구성한다. 이 앰프는, 부 고전압 노드(35)의 방전시, 부 고전압 노드(35)가 접지 전압으로 방전된 것을, NMOS 트랜지스터(383)의 드레인 전위의 변화로 검출한다. 따라서, 부 고전압 노드(35)에 대한 방전부가, 접지 전압으로 방전된 것을 검출하는 전위 검지부를 겸하게 된다.The second series circuit 38 may be composed of two PMOS transistors 381 and 382 and one NMOS transistor 383 and is connected between the power supply voltage and the extra high voltage node 35. The PMOS transistor 381 is turned on by the discharge start signal to enable the second series circuit 38 to operate. The PMOS transistor 382 constitutes a tendency mirror with the PMOS transistor 372 of the first series circuit 37 to reflect the constant current of the first series circuit 37 to the second series circuit 38 A constant current (M x Idc) flows at a Miller ratio of M times Idc by increasing the size (channel width) of the MOS transistors 381, 382, and 383 of the second series circuit 38 . And the second series circuit 38 becomes a discharging part to the secondary high voltage node 35. [ The NMOS transistor 383 constitutes a gate grounded type amplifier together with the PMOS transistor 382 by supplying the reference voltage Vref generated in the drain of the NMOS transistor 313 of the bias section 31 to the gate. This amplifier detects that the secondary high voltage node 35 is discharged to the ground voltage at the time of discharging the secondary high voltage node 35 by detecting a change in the drain potential of the NMOS transistor 383. Therefore, the discharging unit for the secondary high voltage node 35 also serves as a potential detecting unit for detecting that the discharging unit is discharged to the ground voltage.

제3의 직렬 회로(39)는, 2개의 PMOS 트랜지스터(391, 392)와 １개의 NMOS 트랜지스터(393)로 구성되며, 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(391)는, 방전 개시 신호에 의해 온 되어 제3의 직렬 회로(39)를 동작 가능하게 한다. PMOS 트랜지스터(392)와 NMOS 트랜지스터(393)는, 캐스케이드 접속된 소스 접지형 앰프를 구성하여, 전단의 NMOS 트랜지스터(383)의 드레인에 나타나는 방전 검출 신호를 증폭해 방전 종료 신호로서 출력한다. The third series circuit 39 is composed of two PMOS transistors 391 and 392 and one NMOS transistor 393, and is connected between the power supply voltage and the ground voltage. The PMOS transistor 391 is turned on by the discharge start signal to enable the third series circuit 39 to operate. The PMOS transistor 392 and the NMOS transistor 393 constitute a source grounded amplifier connected in cascade to amplify a discharge detection signal appearing at the drain of the NMOS transistor 383 at the previous stage and output it as a discharge end signal.

NMOS 트랜지스터(40)는, 방전 종료 신호의 라인과 접지 전압 간에 접속되며 방전 개시 신호에 의해 제어된다.The NMOS transistor 40 is connected between the line of the discharge end signal and the ground voltage and is controlled by the discharge start signal.

도 3의 부 고전압 노드용 방전 회로는 이상과 같이 구성되지만, 도 4의 정 고전압 노드용 방전 회로도는, MOS 트랜지스터의 극성, 전압의 인가 상태가 반대이며, 상기의 부 고전압 노드용 방전 회로와 같게 구성된다. 도 4에 대해서는, 도 3과 동일 부분에 도 3과 동일 부호를 교부하고 상세한 설명을 생략한다. 다만, 도 4에서는, 제어부(33)가, 2개의 인버터(334, 335)와 2개의 노어 회로(336, 337)로 구 성된다. 또한, 방전되는 노드가 정 고전압 노드(51)이며, 정 고전압 노드(51)에 포지티브 차지 펌프 회로(52)로부터 Vpm이 인가된다. 게다가, 방전 겸 전위 검지부(32)는 정 고전압 노드(51)가 전원 전압으로 방전된 것을 검출하고, 고정부는 전원 전압 고정 신호에 의해 정 고전압 노드(51)를 전원 전압에 고정하는 전원 전압 고정부(34')이다. 게다가, 방전 겸 전위 검지부(32)는, 정전류를 흘리는 NMOS 트랜지스터(382')와 기준 전압이 게이트에 공급되는 PMOS 트랜지스터(383')가 직렬로 접속된 게이트 접지형의 앰프를 구성한다.The discharge circuit for the secondary high-voltage node shown in Fig. 3 is configured as described above. However, the discharge circuit for the high-voltage node shown in Fig. 4 has a polarity opposite to that of the voltage applied to the MOS transistor. . 4, the same reference numerals as in Fig. 3 are assigned to the same parts as those in Fig. 3, and a detailed description thereof will be omitted. 4, the control unit 33 is composed of two inverters 334 and 335 and two NOR circuits 336 and 337. Also, the discharged node is the positive high voltage node 51, and Vpm is applied to the positive high voltage node 51 from the positive charge pump circuit 52. Further, the discharging and potential detecting section 32 detects that the positive high voltage node 51 is discharged to the power supply voltage, and the fixing section is a power supply voltage fixing section 32 for fixing the positive high voltage node 51 to the power supply voltage by the power supply voltage fixing signal. (34 '). In addition, the discharging and potential detecting section 32 constitutes a gate grounded type amplifier in which an NMOS transistor 382 'for flowing a constant current and a PMOS transistor 383' for supplying a reference voltage to the gate are connected in series.

상기와 같이 구성된 방전 회로(도 3)의 동작을 도 5의 동작 순서를 참조해 설명하면 다음과 같다.The operation of the discharge circuit (FIG. 3) configured as described above will now be described with reference to the operation sequence of FIG.

소거 전의 스탠바이시, 인에이블 신호는“L”(도 5의 a)이며, 접지 전압 고정 신호는“H”(도 5의 b)로, 부 고전압 노드(35)는 NMOS 트랜지스터(346)에 의해 접지 전압에 고정되어 있다. 소거 개시와 동시에 인에이블 신호는“H”(도 5의 c)가 되어, 접지 전압 고정 신호는“L”(도 5의 d)가 되고, 부 고전압 노드(35)가 접지 전압으로부터 해방된다. 동시에, 네거티브 차지 펌프 회로(36)로부터 Vneg(-9V)가 부 고전압 노드(35)에 인가된다(도 5의 m).5A), the ground voltage fixing signal is " H " (Fig. 5B), and the secondary high voltage node 35 is grounded by the NMOS transistor 346 It is fixed to the ground voltage. 5 (c)), the ground voltage fixing signal becomes " L " (d in Fig. 5), and the secondary high voltage node 35 is released from the ground voltage. At the same time, Vneg (-9 V) is applied from the negative charge pump circuit 36 to the high voltage node 35 (m in Fig. 5).

따라서, 소거가 실시되지만, 그 소거가 완료되어 Vneg가 리셋되면, 동시에 짧은 "H”펄스의 방전 개시 펄스(도 5의 e)가 발생됨으로써 방전 개시 신호가“H”→“L”(도 5의 f)가 되어, 바이어스부(31)와 방전 겸 전위 검지부(32)가 동작하게 된다. 이로써, 방전이 개시된다. 즉, 바이어스부(31)가 정전류(Idc)를 생성해, NMOS 트랜지스터(313, 373)의 경향 밀러에 의해 PMOS 트랜지스터(372)에 정전 류(Idc)를 흘리고, 더 나아가 PMOS 트랜지스터(382)에 밀러비(M)로 접속됨으로써 부 고전압 노드(35)에 정전류(M×Idc)가 전원 전압으로부터 흘러가 부 고전압 노드(35)가 방전된다. Therefore, when the erase is completed and Vneg is reset, a discharge start pulse (e in Fig. 5) of a short "H " pulse is generated at the same time so that the discharge start signal changes from " H " The bias unit 31 and the discharge-cum-potential detection unit 32 operate so as to start the discharge. That is, the bias unit 31 generates the constant current Idc, and the NMOS transistor A constant current Idc is supplied to the PMOS transistor 372 by the tendency mirror of the PMOS transistor 382 and the PMOS transistor 382 is connected to the PMOS transistor 382 by the mirror ratio M, Idc) flows from the power supply voltage and the secondary high voltage node 35 is discharged.

그리고, 이 방전에 의해 부 고전압 노드(35)가 접지 전압에 도달하면(도 5의 k), PMOS 트랜지스터(382)와 NMOS 트랜지스터(383)로 구성될 수 있는 게이트 접지형의 앰프로 접지 전압에의 도달이 검출되어 검출 신호가, PMOS 트랜지스터(392)와 NMOS 트랜지스터(393)로 구성될 수 있는 캐스케이드 접속된 소스 접지형 앰프를 통해서 방전 종료 신호로서 출력된다(도 5의 h). When the secondary high voltage node 35 reaches the ground voltage by this discharge (k in FIG. 5), the gate grounded type amplifier, which can be composed of the PMOS transistor 382 and the NMOS transistor 383, And a detection signal is outputted as a discharge end signal through a cascade connected source grounded type amplifier which can be composed of the PMOS transistor 392 and the NMOS transistor 393 (FIG. 5 (h)).

이 방전 종료 신호는 방전 개시 시점에서“H”(도 5의 g)가 되어 있지만, 부 고전압 노드(35)가 접지 전압에 도달한 시점에서 레벨 검지에 의해 "L" (도 5의 h)가 된다. 이것이 방전 개시 신호를“H”(도 5의 i)로 하여 바이어스부(31)와 방전 겸 전위 검지부(32)의 동작을 정지시켜, 부 고전압 노드(35)에의 정전류 방전을 정지시키는 것과 동시에, 방전 종료 신호 라인은 NMOS 트랜지스터(40)를 온 시켜 접지 전압에 고정하고, 더 나아가 접지 전압 고정 신호를“H”(도 5의 j)로 해 부 고전압 노드(35)를 NMOS 트랜지스터(346)를 통해서 접지 전압에 고정한다. 5 (h) in FIG. 5) is reached by the level detection at the time when the secondary high voltage node 35 reaches the ground voltage. do. The operation of the bias unit 31 and the discharge-cum-potential detection unit 32 is stopped with the discharge start signal being " H " (i in FIG. 5) to stop the constant current discharge to the secondary high voltage node 35, The discharge end signal line turns the NMOS transistor 40 on and fixes it to the ground voltage and further turns the high voltage node 35 to the NMOS transistor 346 by setting the ground voltage fixing signal to " H " To the ground voltage.

도 4에 나타내는 정 고전압 노드(51)의 방전에 대해서도 완전히 같은 순서에 따라 최종적으로 전원 전압에 고정된다. 도 5에서는 부 고전압 노드(35)가 접지 전압(GND)에 도달한 시점(도 5의 k)에서, 아직 정 고전압 노드(51)가 전원 전압(VDD)에 도달하여 있지 않고 방전 계속 중의 상태를 나타내고 있지만, 부 고전압 노드(35)가 접지 전압(GND)에 도달한 시점(도 5의 k)에서 부 고전압 노드(35)가 NMOS 트랜지스터(346)에 의해 접지 전압(GND)에 고정되는 것으로, 계속 중인 정 고전압 노드(51)의 방전에 의한 노이즈가 부 고전압 노드(35)에 영향을 주는 것을 방지할 수 있다. 이것은 정 고전압 노드(51)의 방전이 빨리 종료했을 경우에도 완전히 동일하다. 이러한 방전 순서에 따라, 커플링 노이즈의 영향을 없게 하여 정전류량의 조정에 의해 고속 방전이 가능해진다. 또한, 방전 전위를 검지하는 것으로 방전 후의 전위도 완전하게 컨트롤하는 것이 가능해진다.The discharge of the positive high voltage node 51 shown in Fig. 4 is finally fixed to the power supply voltage in completely the same order. 5, the state in which the positive high voltage node 51 has not yet reached the power source voltage VDD at the point when the secondary high voltage node 35 reaches the ground voltage GND (k in FIG. 5) The auxiliary high voltage node 35 is fixed to the ground voltage GND by the NMOS transistor 346 at the time point when the auxiliary high voltage node 35 reaches the ground voltage GND (k in FIG. 5) It is possible to prevent the noise caused by the discharge of the constant high voltage node 51 that continues to be affected from the secondary high voltage node 35. [ This is completely the same even when the discharge of the positive high voltage node 51 is terminated quickly. According to this discharge order, the influence of the coupling noise is eliminated, and high-speed discharge can be performed by adjusting the constant current amount. Further, by detecting the discharge potential, it becomes possible to completely control the potential after discharge.

한편, 도 6에 도시된 불휘발성 메모리(400)는 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(500)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 불휘발성 메모리(400)는 본 발명의 방전 회로(450)를 포함할 수 있다. 불휘발성 메모리(400)는 데이터 스토리지 뿐만 아니라 전원 공급에 상관없이 보존되어야 할 내용을 기억시키는 코드 스토리지로서 사용될 수 있다. 불휘발성 메모리(400)는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들에 사용될 수 있고, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에도 사용될 수 있다. On the other hand, the nonvolatile memory 400 shown in Fig. 6 can constitute a memory card and / or a memory card system. In such a case, the memory controller 500 may be used for various interface protocols such as USB, MMC, PCI-E, Advanced Technology Attachment (ATA), Serial-ATA, Parallel-ATA, SCSI, ESDI, and Integrated Drive Electronics And may be configured to communicate with an external (e. G., Host) via one. The non-volatile memory 400 may include the discharge circuit 450 of the present invention. The non-volatile memory 400 can be used not only as a data storage but also as a code storage for storing contents to be preserved regardless of a power supply. The non-volatile memory 400 may be used in mobile devices such as cellular phones, PDA digital cameras, portable game consoles, and MP3Ps, and may also be used in home applications such as HDTVs, DVDs, routers, and GPS.

도 7은 본 발명에 따른 방전 회로를 구비한 불휘발성 메모리(400)를 포함하는 컴퓨팅 시스템(2000)의 개략적인 구성을 보여주는 도면이다. 7 is a diagram showing a schematic configuration of a computing system 2000 including a nonvolatile memory 400 having a discharge circuit according to the present invention.

도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(2000)은 버스(650)에 전기 적으로 연결된 불휘발성 메모리(400), 메모리 컨트롤러(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(600), 마이크로프로세서(700), 그리고 사용자 인터페이스(800)를 포함한다. 도 7에 도시된 불휘발성 메모리(400)에 구비된 방전 회로(450)는 도 1, 도 3 및 도 4 중 어느 하나에 도시된 것과 실질적으로 동일한 구조를 갖는다. 불휘발성 메모리(400)에는 마이크로프로세서(700)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(500)를 통해 저장된다. 7, a computing system 2000 according to the present invention includes a nonvolatile memory 400 electrically coupled to a bus 650, a memory controller 500, a modem 600 such as a baseband chipset, ), A microprocessor 700, and a user interface 800. The discharge circuit 450 provided in the nonvolatile memory 400 shown in FIG. 7 has substantially the same structure as that shown in any of FIGS. 1, 3, and 4. N-bit data to be processed / processed by the microprocessor 700 (N is an integer of 1 or greater) is stored in the non-volatile memory 400 through the memory controller 500.

본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(900)가 추가적으로 제공된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(500)와 불휘발성 메모리(400)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.When the computing system according to the present invention is a mobile device, a battery 900 for supplying the operating voltage of the computing system is additionally provided. Although it is not shown in the drawing, the computing system according to the present invention can be provided with application chipset, camera image processor (CIS), mobile DRAM, etc., It is clear to those who have learned. The memory controller 500 and the nonvolatile memory 400 can constitute, for example, a solid state drive / disk (SSD) using nonvolatile memory for storing data.

본 발명에 따른 불휘발성 메모리(400) 그리고/또는 메모리 컨트롤러(500)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리(400) 그리고/또는 메모리 컨트롤러(500)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 본 발명의 예시적인 실시예에 있어서, 불휘발성 메모리(400)를 구성하는 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다. The non-volatile memory 400 and / or the memory controller 500 according to the present invention may be implemented using various types of packages. For example, the nonvolatile memory 400 and / or the memory controller 500 according to the present invention may be implemented as package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers ), Plastic In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP) And can be implemented using packages such as Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP), and the like. In an exemplary embodiment of the present invention, the memory cells constituting the non-volatile memory 400 may be implemented using one of various cell structures having a charge storage layer. The cell structure having the charge storage layer can be applied to a charge trap flash structure using a charge trap layer, a stack flash structure in which arrays are stacked in multiple layers, a flash structure without a source-drain, a pin-type flash structure, To those of ordinary skill in the art.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, an optimal embodiment has been disclosed in the drawings and specification. Although specific terms have been employed herein, they are used for purposes of illustration only and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

도 1은 본 발명에 의한 방전 회로의 제１ 실시 형태를 나타내는 회로 구성도이다. 1 is a circuit diagram showing a first embodiment of a discharge circuit according to the present invention.

도 2는 도 １의 방전 회로에 의한 방전 특성을 나타내는 파형도이다.Fig. 2 is a waveform chart showing discharge characteristics by the discharge circuit of Fig. 1. Fig.

도 3은 본 발명에 의한 방전 회로의 제２ 실시 형태, 특히 부 고전압 노드용의 방전 회로를 나타내는 회로 구성도이다.Fig. 3 is a circuit configuration diagram showing a second embodiment of the discharge circuit according to the present invention, particularly a discharge circuit for an extra high voltage node.

도 4는 본 발명에 의한 방전 회로의 제２ 실시 형태, 특히 정 고전압 노드용의 방전 회로를 나타내는 회로 구성도이다.4 is a circuit configuration diagram showing a second embodiment of the discharge circuit according to the present invention, in particular, a discharge circuit for a high-voltage node.

도 5는 본 발명의 제２ 실시 형태의 동작 순서를 나타내는 타이밍 차트이다.5 is a timing chart showing an operation procedure of the second embodiment of the present invention.

도 6은 본 발명에 의한 방전 회로를 구비한 불휘발성 메모리 및, 그것을 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.6 is a diagram showing a schematic configuration of a nonvolatile memory having a discharge circuit according to the present invention and a memory system including the same.

도 7은 본 발명에 의한 방전 회로를 구비한 불휘발성 메모리를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.FIG. 7 is a diagram showing a schematic configuration of a computing system including a non-volatile memory having a discharge circuit according to the present invention.

도 8은 플래시 메모리 셀의 간단한 단면 구조와 소거 동작시에 있어서의 전위 상태를 나타내는 도면이다.8 is a diagram showing a simple cross-sectional structure of a flash memory cell and a potential state in an erase operation.

도 9는 종래의 문제점을 설명하기 위한 타이밍 차트이다.9 is a timing chart for explaining a conventional problem.

도 10은 종래의 문제점을 설명하기 위한 타이밍 차트이다.10 is a timing chart for explaining a conventional problem.

도 11은 종래의 문제점을 설명하기 위한 타이밍 차트이다.11 is a timing chart for explaining a conventional problem.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

22 : 정전류 발생부 23 : 부 고전압측 방전부22: constant current generating part 23: auxiliary high voltage side discharging part

24 : 정 고전압측 방전부 27, 35 : 부 고전압 노드24: Positive high voltage side discharging part 27, 35: Negative high voltage node

28, 51 : 정 고전압 노드 32 : 방전 겸 전위 검지부28, 51: Positive high voltage node 32: Discharge and potential detection unit

34 : 접지 전압 고정부 34' : 전원 전압 고정부34: ground voltage fixing unit 34 ': power supply voltage fixing unit

382 : PMOS 트랜지스터 383 : NMOS 트랜지스터382: PMOS transistor 383: NMOS transistor

382' : NMOS 트랜지스터 383' : PMOS 트랜지스터　382 ': NMOS transistor 383': PMOS transistor

Claims

A discharge circuit for discharging the two high voltages of the cells after the nonvolatile memory erase operation,

A secondary high voltage side discharging unit for discharging the secondary high voltage node by flowing a constant current from the power supply voltage to the secondary high voltage node of the nonvolatile memory;

A positive high voltage side discharger which operates in conjunction with the auxiliary high voltage side discharger to discharge the constant voltage node by flowing the constant current from a constant voltage node of the nonvolatile memory to a ground voltage; And

And a constant current generator for outputting the constant current,

Wherein the secondary high-voltage side discharge unit and the positive high-voltage side discharge unit supply a current of M times the constant current generated in the constant current generation unit.

The method according to claim 1,

A secondary high-voltage-side potential detecting unit for detecting that the secondary high-voltage node is discharged to a ground voltage;

A ground voltage fixing unit that fixes the secondary high voltage node to the ground voltage when it is detected by the secondary high voltage side voltage detection unit that the ground voltage has been discharged;

A positive high-voltage-side potential detection unit for detecting that the positive high-voltage node is discharged to a power supply voltage;

Further comprising a power supply voltage fixing section for fixing the positive high voltage node to the power supply voltage when the positive high voltage side potential detection section detects that the power supply voltage is discharged.

3. The method of claim 2,

A PMOS transistor for passing a constant current and an NMOS transistor for supplying a reference voltage to a gate are connected in series to constitute a gate grounded type amplifier so that the secondary high voltage side discharge section also serves as the secondary high voltage side potential detection section, And a PMOS transistor to which a reference voltage is supplied to a gate are connected in series to constitute a gate grounded type amplifier, whereby the positive high voltage side discharging part doubles as the positive high voltage side voltage detecting part.

The method according to claim 1,

The secondary high-voltage side discharging section and the positive high-voltage side discharging section receive the discharge start signal and operate simultaneously when the two high voltages of the positive high voltage node and the positive high voltage node are reset after the nonvolatile memory erasing operation .

delete

And a discharge circuit for discharging the two high voltages of the first and second electrodes,

The discharge circuit

And a constant current generator for outputting the constant current,

Wherein the secondary high voltage side discharging unit and the positive high voltage side discharging unit supply a current of M times the constant current generated in the constant current generating unit.

A nonvolatile memory device; And

And a memory controller for controlling the nonvolatile memory device,

The nonvolatile memory device

The discharge circuit

A positive high voltage side discharging unit that operates simultaneously with the auxiliary high voltage side discharging unit and discharges the positive high voltage node by flowing a constant current from a constant voltage node of the nonvolatile memory to a ground voltage; And

And a constant current generator for outputting the constant current,

Wherein the secondary high voltage side discharging unit and the positive high voltage side discharging unit supply a constant current of M times the constant current generated in the constant current generating unit.

Host;

A nonvolatile memory device; And

And a memory controller for controlling the nonvolatile memory device at the request of the host,

The nonvolatile memory device

The discharge circuit

A positive high voltage side discharger that operates in conjunction with the auxiliary high voltage side discharger and discharges the constant voltage node from a constant voltage node of the nonvolatile memory by flowing a constant current from the constant voltage node to the ground voltage; And

And a constant current generator for outputting the constant current,

Wherein the secondary high-voltage side discharging unit and the positive high-voltage side discharging unit supply a current of M times the constant current generated in the constant current generating unit.