KR101405684B1 - Metal Insulator Metal capacitor - Google Patents

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Abstract

실시예에 따른 MIM 커패시터는 제1금속층, 제2금속층, 상기 제1금속층 및 제2금속층 사이에 위치된 유전체층을 포함하여 이루어지고, 병렬로 연결된 다수의 부속 커패시터; 및 상기 부속 커패시터 각각에 연결된 다수의 패드를 포함한다.An MIM capacitor according to an embodiment includes a first metal layer, a second metal layer, a plurality of sub capacitors connected in parallel, the dielectric layer being disposed between the first metal layer and the second metal layer; And a plurality of pads connected to each of the sub-capacitors.

실시예에 의하면, 전체 커패시턴스를 일정하게 유지하면서 금속층의 형태 및 크기를 다양하게 변경할 수 있으므로, 신호 특성을 향상시킬 수 있고, 회로 설계의 자유도가 확보되는 효과가 있다. 또한, 신호 경로의 삽입 손실을 최소화할 수 있으므로 MIM 커패시터가 사용된 통신 모듈의 선형성 및 이득 성능을 개선시킬 수 있는 효과가 있다.According to the embodiment, since the shape and size of the metal layer can be variously changed while maintaining the total capacitance constant, the signal characteristics can be improved and the degree of freedom of circuit design can be secured. In addition, since the insertion loss of the signal path can be minimized, the linearity and gain performance of the communication module in which the MIM capacitor is used can be improved.

MIM 커패시터, 금속층, 유전체층, 패드, 삽입 손실, 반사계수 MIM capacitor, metal layer, dielectric layer, pad, insertion loss, reflection coefficient

Description

ＭＩＭ 커패시터{Metal Insulator Metal capacitor}MIM capacitor}

실시예는 MIM 커패시터의 설계 구조에 관한 것이다.An embodiment relates to a design structure of an MIM capacitor.

RFIC(Radio Frequency Integrated Circuit) 및 MMIC(Monolithic Microwave Integrated Circuit)의 칩을 설계하는 경우 많이 사용되는 MIM(Metal Insulator Metal) 커패시터는 크기에 따라 전기적 특성이 변화된다.Electrical characteristics of MIM (Metal Insulator Metal) capacitors, which are frequently used in the design of RFIC (Radio Frequency Integrated Circuit) and MMIC (monolithic microwave integrated circuit) chips, vary depending on their sizes.

따라서, 회로 설계자는 전류가 흐르는 방향, 소자 배치 효율 등의 요인을 고려하여 MIM 커패시터의 크기와 형태가 차별화된 레이아웃을 설계할 수 있다.Therefore, the circuit designer can design a layout in which the size and shape of the MIM capacitor are differentiated in consideration of the direction of the current flow, the device placement efficiency, and the like.

도 1은 일반적인 MIM 커패시터(10)의 형태를 예시한 상면도이고, 도 2는 일반적인 MIM 커패시터(10)의 형태를 예시한 측단면도이며, 도 3은 일반적인 MIM 커패시터(10)의 등가 회로 모델을 예시한 도면이다.FIG. 1 is a top view illustrating the shape of a general MIM capacitor 10, FIG. 2 is a side sectional view illustrating a shape of a general MIM capacitor 10, and FIG. 3 is an equivalent circuit model of a general MIM capacitor 10 Fig.

도 1을 참조하면, MIM 커패시터(10)는 기판 위에 형성된 제1금속층(11), 제1금속층(11) 위에 형성된 유전체층(12), 유전체층(12) 위에 형성된 제2금속층(13)으로 구성된다.1, a MIM capacitor 10 is composed of a first metal layer 11 formed on a substrate, a dielectric layer 12 formed on the first metal layer 11, and a second metal layer 13 formed on the dielectric layer 12 .

상기 유전체층(12)은 일반적으로 SiN의 재질로 이루어지고, MIM 커패시터(10)의 커패시턴스 수치는 제1금속층(11) 및 제2금속층(13)과 중첩되는 유전체 면적(L×W)에 의하여 결정된다.The dielectric layer 12 is generally made of SiN and the capacitance value of the MIM capacitor 10 is determined by the dielectric area L x W overlapping the first metal layer 11 and the second metal layer 13 do.

상기 제1금속층(11)의 패드 부분으로부터 제2금속층(13)의 패드 부분으로 전류가 흐르는 경우, MIM 커패시터의 등가 모델은 도 3과 같은데, 다단 구조를 이루는 커패시터 성분(C1, C2, C3), 인덕터 성분(L1, L2), 저항 성분(R1, R2, R3)을 포함한다.When an electric current flows from a pad portion of the first metal layer 11 to a pad portion of the second metal layer 13, an equivalent model of the MIM capacitor is as shown in FIG. 3. The capacitor components C1, C2, , Inductor components (L1, L2), and resistance components (R1, R2, R3).

이때, 저항 성분(R1, R2, R3)은 커패시터의 특성을 저하시키는 요인이며, 전류 흐름에 대한 커패시터의 크기(W), 즉 길이 방향에 비례하여 그 수치가 증가한다.At this time, the resistance components R1, R2, and R3 decrease the characteristics of the capacitor, and the value increases in proportion to the size (W) of the capacitor against the current flow, that is, the lengthwise direction.

따라서, 신호 경로의 삽입 손실을 최소화하기 위해서는, 길이 방향에 대한 커패시터의 크기를 감소시켜야 하며, 이러한 이유로 MIM 커패시터의 설계에 제약이 발생되는 문제점이 있다.Therefore, in order to minimize the insertion loss of the signal path, the size of the capacitor in the longitudinal direction must be reduced. For this reason, there is a problem that the design of the MIM capacitor is restricted.

또한, 전체 커패시턴스를 유지하기 위하여 금속층의 크기를 기준치 이하로 작게 형성하기 어려우므로, 저항 성분에 의한 삽입 손실을 최소화하는데 한계가 있다는 문제점이 있다.Further, since it is difficult to form the metal layer smaller than the reference value in order to maintain the total capacitance, there is a problem in minimizing the insertion loss due to the resistance component.

실시예는 전체 커패시턴스를 일정하게 유지함과 동시에 저항 성분을 최대한 감소시킴으로써 신호 특성을 향상시킬 수 있는 MIM 커패시터를 제공한다.The embodiment provides an MIM capacitor capable of improving the signal characteristics by keeping the total capacitance constant while at the same time reducing the resistance component as much as possible.

실시예는 전류 흐름에 대한 신호 특성을 향상시키기 위하여 금속층의 크기와 형태를 자유롭게 설계할 수 있는 MIM 커패시터를 제공한다.The embodiment provides a MIM capacitor capable of freely designing the size and shape of the metal layer in order to improve the signal characteristics for current flow.

실시예에 따른 MIM 커패시터는 제1금속층, 제2금속층, 상기 제1금속층 및 제2금속층 사이에 위치된 유전체층을 포함하여 이루어지고, 병렬로 연결된 다수의 부속 커패시터; 및 상기 부속 커패시터 각각에 연결된 다수의 패드를 포함한다.An MIM capacitor according to an embodiment includes a first metal layer, a second metal layer, a plurality of sub capacitors connected in parallel, the dielectric layer being disposed between the first metal layer and the second metal layer; And a plurality of pads connected to each of the sub-capacitors.

실시예에 따른 MIM 커패시터에 의하면, 전체 커패시턴스를 일정하게 유지하면서 금속층의 형태 및 크기를 다양하게 변경할 수 있으므로, 신호 특성을 향상시킬 수 있고, 회로 설계의 자유도가 확보되는 효과가 있다.According to the MIM capacitor according to the embodiment, since the shape and size of the metal layer can be variously changed while maintaining the total capacitance constant, the signal characteristics can be improved and the degree of freedom in circuit design can be secured.

또한, 실시예에 의하면, 신호 경로의 삽입 손실을 최소화할 수 있으므로 MIM 커패시터가 사용된 통신 모듈의 선형성 및 이득 성능을 개선시킬 수 있는 효과가 있다.Further, according to the embodiment, the insertion loss of the signal path can be minimized, so that the linearity and the gain performance of the communication module in which the MIM capacitor is used can be improved.

첨부된 도면을 참조하여, 실시예에 따른 MIM 커패시터에 대하여 상세히 설명한다.The MIM capacitor according to the embodiment will be described in detail with reference to the accompanying drawings.

도 4는 실시예에 따른 MIM 커패시터의 형태를 도시한 상면도이다.4 is a top view illustrating the MIM capacitor according to the embodiment.

도 4를 참조하면, 실시예에 따른 MIM 커패시터는 제1 부속 커패시터(110), 제2 부속 커패시터(120), 제3 부속 커패시터(130), 제4 부속 커패시터(140), 제1 패드(150), 제2 패드(152), 제3 패드(154), 제4 패드(156)를 포함하여 이루어진다.4, the MIM capacitor according to the embodiment includes a first sub-capacitor 110, a second sub-capacitor 120, a third sub-capacitor 130, a fourth sub-capacitor 140, a first pad 150 A second pad 152, a third pad 154, and a fourth pad 156. The second pad 152 may include a first pad 154, a second pad 152,

상기 제1 부속 커패시터(110) 내지 제4 부속 커패시터(140)는 동일한 구조를 가지므로, 제1 부속 커패시터(110)를 예로 들어 설명하기로 한다.Since the first to fourth subsidiary capacitors 110 to 140 have the same structure, the first subsidiary capacitor 110 will be described as an example.

상기 제1부속 커패시터(110)는 기판 위에 형성된 제1금속층(112), 제1금속층(112) 위에 형성된 유전제층(114), 유전체층(114) 위에 형성된 제2금속층(116 을 포함하여 구성된다.The first subsidiary capacitor 110 comprises a first metal layer 112 formed on a substrate, a dielectric layer 114 formed on the first metal layer 112, and a second metal layer 116 formed on the dielectric layer 114.

상기 부속 커패시터(110, 120, 130, 140)의 커패시턴스는 유전체층(114, 124, 134, 144)이 제1금속층(112, 122, 132, 142) 및 제2금속층(116, 126, 136, 146)과 중첩되는 영역에 의하여 결정되는데, 이하 상기 중첩 영역을 커패시터 크기, 형태의 판단 기준인 것으로 한다.The capacitances of the subsidiary capacitors 110, 120, 130 and 140 are such that the dielectric layers 114, 124, 134 and 144 are formed of the first metal layers 112, 122, 132 and 142 and the second metal layers 116, 126, . Hereinafter, it is assumed that the overlap region is a criterion for the size and shape of the capacitor.

설명의 편의를 위하여, 실시예에 따른 부속 커패시터(110, 120, 130, 140)는 사각 형태인 것으로 한다.For convenience of explanation, it is assumed that the auxiliary capacitors 110, 120, 130, and 140 according to the embodiment have a rectangular shape.

그러나, 부속 커패시터(110, 120, 130, 140)는 다양한 형태를 가질 수 있으며, 부속 커패시터의 형태, 크기, 전류 흐름 방향 사이의 관계는 이러한 경우에도 동일하게 적용될 수 있음은 물론이다.However, the auxiliary capacitors 110, 120, 130, and 140 may have various shapes, and the relationship between the shape, size, and current flow direction of the auxiliary capacitors may be equally applicable in this case as well.

종래와 같이, 하나의 커패시터(10)로 3pF의 커패시턴스를 구현하기 위해서, 길이를 약 500 um로 정한 경우 폭은 약 40 um로 정해질 수 있다.As is conventional, to realize a capacitance of 3 pF with one capacitor 10, the width can be set to about 40 um when the length is set to about 500 mu m.

여기서, "길이"는 전류 흐름 방향에 대한 커패시터의 길이이고, "폭"은 전류 흐름에 수직한 방향에 대한 커패시터의 길이를 의미한다.Here, "length" is the length of the capacitor with respect to the current flow direction, and "width" means the length of the capacitor with respect to the direction perpendicular to the current flow.

전술한 대로, 삽입손실을 최소화하기 위하여 커패시터의 길이를 최소화하여야 하나, 단일 커패시터(10) 구조의 경우 배치 설계 상의 제약, 전체 커패시턴스 유지를 위한 제약 등으로 인하여 길이의 최소화에 한계가 있다.As described above, in order to minimize the insertion loss, the length of the capacitor should be minimized. However, in the case of the single capacitor 10 structure, there is a limitation in minimizing the length due to restrictions on the layout design and restrictions for maintaining the total capacitance.

그러나, 실시예에 따른 MIM 커패시터(100)의 경우, 전체 커패시턴스가 설정된 다음, 배치 설계 조건, 삽입 손실과 같은 신호 특성을 고려하여 다수의 부속 커패시터(110, 120, 130, 140)의 개수, 크기, 형태 등을 정하고, 부속 커패시터(110, 120, 130, 140)들을 패드(150, 152, 154, 156)와 연결함으로써 단일 커패시터로 동작되는 MIM 커패시터(100)를 구현할 수 있다.However, in the case of the MIM capacitor 100 according to the embodiment, the total capacitance is set, and then the number and size of the plurality of subsidiary capacitors 110, 120, 130 and 140 are determined in consideration of signal characteristics such as layout design conditions, The MIM capacitor 100 may be implemented as a single capacitor by connecting the auxiliary capacitors 110, 120, 130, and 140 to the pads 150, 152, 154, and 156.

동일한 커패시턴스를 가진다고 가정하면, 종래의 단일 커패시터(10)의 면적은 상기 부속 커패시터(110, 120, 130, 140)들의 면적을 합한 것과 동일하다.Assuming that they have the same capacitance, the area of the conventional single capacitor 10 is equal to the sum of the areas of the sub-capacitors 110, 120, 130, 140.

설명의 편의를 위하여, 실시예에 따른 부속 커패시터는 네 개로 구비되고, 상기 네 개의 커패시터(110, 120, 130, 140)는 동일한 커패시턴스, 형태 및 면적을 갖는 것으로 한다.For convenience of explanation, it is assumed that there are four auxiliary capacitors according to the embodiment, and the four capacitors 110, 120, 130, and 140 have the same capacitance, shape, and area.

이러한 네 개의 부속 커패시터(110, 120, 130, 140)를 이용하여 3 pF의 전체 커패시턴스를 구현하는 경우, 각각의 부속 커패시터(110, 120, 130, 140)는 약 10 um의 길이, 500 um의 폭을 갖는다.Each of the sub-capacitors 110,120, 130,140 may have a length of about 10 [mu] m, a length of about 500 [mu] m, Width.

상기 부속 커패시터(110, 120, 130, 140) 역시 전류 흐름과 크기의 관계가 동일하게 적용되므로 폭보다 길이가 최소화되는 것이 좋으며 상기 수치는 이를 반 영한 것이다.It is also preferable that the sub-capacitors 110, 120, 130, and 140 have the same current flow and size, so that their lengths are minimized.

상기 부속 커패시터(110, 120, 130, 140)는 기판 상에 형성된 선로 패턴을 통하여 패드(150, 152, 154, 156)와 연결되는데, 상기 부속 커패시터(110, 120, 130, 140)의 제1금속층(112, 122, 132, 142)은 선로 패턴을 통하여 병렬로 연결되고, 제2금속층(116, 126, 136, 146)은 네 개의 패드(150, 152, 154, 156)와 각각 연결된다.The auxiliary capacitors 110, 120, 130 and 140 are connected to the pads 150, 152, 154 and 156 through a line pattern formed on the substrate. The auxiliary capacitors 110, 120, The metal layers 112, 122, 132 and 142 are connected in parallel through the line pattern and the second metal layers 116, 126, 136 and 146 are connected to the four pads 150, 152, 154 and 156, respectively.

즉, 제1 부속 커패시터(110) 내지 제4 부속 커패시터(140) 제2금속층(116, 126, 136, 146)은 각각 제1패드(150) 내지 제4패드(156)와 선로 패턴을 통하여 직렬로 연결된다.That is, the second metal layer 116, 126, 136, 146 of the first auxiliary capacitor 110 to the fourth auxiliary capacitor 140 are connected in series with the first pad 150 to the fourth pad 156 through the line pattern, Lt; / RTI >

따라서, 실시예에 따른 MIM 커패시터(100)에 의하면, 부속 커패시터 구조에 의하여 전체 크기가 최소화될 수 있으며, 이는 삽입손실이 최소화됨을 의미한다.Therefore, according to the MIM capacitor 100 according to the embodiment, the total size can be minimized by the subsidiary capacitor structure, which means that the insertion loss is minimized.

이때, 전체 커패시턴스는 설계시 설정된 수치 대로 유지된다.At this time, the total capacitance is maintained at the design value.

또한, 실시예에 따른 MIM 커패시터(100)는 부속 커패시터 및 패드 구조에 의하여 회로적 기능을 만족함과 동시에 설계적 측면에서도 자유도를 확보할 수 있는데, 가령, 부속 커패시터와 패드들은 배치 조건에 따라 기판의 여러 곳에 분산될 수 있다.In addition, the MIM capacitor 100 according to the embodiment can satisfy the circuit function and the degree of freedom in terms of design by the attached capacitor and the pad structure. For example, the auxiliary capacitor and the pads It can be distributed in many places.

도 5는 일반적인 MIM 커패시터(10)의 신호 특성을 측정한 그래프이고, 도 6은 실시예에 따른 MIM 커패시터(100)의 신호 특성을 측정한 그래프이다.FIG. 5 is a graph of signal characteristics of a general MIM capacitor 10, and FIG. 6 is a graph of signal characteristics of an MIM capacitor 100 according to an embodiment.

도 5의 (a) 도면과 도 6의 (a) 도면은 커패시터의 반사 계수를 측정한 그래프로서, 측정 신호의 대역은 약 1GHz이다.5 (a) and 6 (a) are graphs showing the reflection coefficient of the capacitor, and the band of the measurement signal is about 1 GHz.

상기 그래프의 x축은 주파수 대역(GHz)을 의미하고, y축은 전력(dB)을 의미한다.The x-axis of the graph represents the frequency band (GHz), and the y-axis represents power (dB).

또한, 측정시의 종래 MIM 커패시터(10)는, 3 pF의 커패시턴스를 한개로 구현한 것이고, 이때의 크기는 전술한 바와 같다. 또한, 실시예에 따른 MIM 커패시터(100)는 3pF의 커패시턴스를 4개의 부속 커패시터(110, 120, 130, 140)로 구현한 거싱고, 이때의 각 부속 커패시터의 크기는 전술한 바와 같다.In addition, the conventional MIM capacitor 10 at the time of measurement has one capacitance of 3 pF, and the size at this time is as described above. In addition, the MIM capacitor 100 according to the embodiment has a capacitance of 3 pF implemented by four subsidiary capacitors 110, 120, 130 and 140, and the sizes of the subsidiary capacitors at this time are as described above.

도 5의 (a) 도면과 도 6의 (a) 도면을 비교하여 보면, 종래 커패시터(10)의 경우 반사계수가 약 "-25.978" dB인 반면, 실시예에 따른 커패시터(100)의 경우 반사계수가 약 "-29.616" dB로 측정되었으므로, 실시예에 의하면 신호가 반사되어 누설되는 양이 적어짐을 알 수 있다.5A and 6A, the reflection coefficient of the conventional capacitor 10 is about -25.978 dB. On the other hand, in the case of the capacitor 100 according to the embodiment, Since the coefficient is measured at about "-29.616" dB, it can be seen that according to the embodiment, the signal is reflected and the leakage amount is reduced.

도 5의 (b) 도면과 도 6의 (b) 도면은 커패시터의 삽입 손실을 측정한 그래프로서, 측정 시 조건은 전술한 것과 동일하다.5 (b) and 6 (b) are graphs showing the insertion loss of a capacitor, and the measurement conditions are the same as those described above.

도 5의 (b) 도면과 도 6의 (b) 도면을 비교하여 보면, 종래 커패시터(10)의 경우 삽입 손실이 약 "-0.970" dB인 반면, 실시예에 따른 커패시터(100)의 경우 삽입 손실이 약 "-0.939" dB로 측정되었으므로, 실시예에 의하면 전류 흐름 방향에 대한 저항 성분이 크게 감소되었음을 확인할 수 있다.5B and 6B, the insertion loss of the conventional capacitor 10 is about -0.970 dB. On the other hand, in the case of the capacitor 100 according to the embodiment, Since the loss was measured at about -0.939 dB, it can be seen that the resistance component with respect to the current flow direction is greatly reduced according to the embodiment.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications other than those described above are possible. For example, each component specifically shown in the embodiments of the present invention can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

도 1은 일반적인 MIM 커패시터의 형태를 예시한 상면도.1 is a top view illustrating a typical MIM capacitor.

도 2는 일반적인 MIM 커패시터의 형태를 예시한 측단면도.2 is a cross-sectional side view illustrating a typical MIM capacitor configuration;

도 3은 일반적인 MIM 커패시터의 등가 회로 모델을 예시한 도면.3 illustrates an equivalent circuit model of a general MIM capacitor;

도 4는 실시예에 따른 MIM 커패시터의 형태를 도시한 상면도.FIG. 4 is a top view illustrating a MIM capacitor according to an embodiment. FIG.

도 5는 일반적인 MIM 커패시터의 신호 특성을 측정한 그래프.5 is a graph showing signal characteristics of a general MIM capacitor.

도 6은 실시예에 따른 MIM 커패시터의 신호 특성을 측정한 그래프.6 is a graph illustrating signal characteristics of an MIM capacitor according to an embodiment.

Claims (3)

MIM 커패시터에 있어서,In an MIM capacitor, 상기 MIM 커패시터는 The MIM capacitor 제 1 금속층, 제 2 금속층 및 상기 제 1 금속층과 제 2 금속층 사이에 위치된 유전체층을 포함하여 이루어지는 복수 개의 부속 커패시터와,A plurality of sub-capacitors including a first metal layer, a second metal layer, and a dielectric layer positioned between the first metal layer and the second metal layer; 상기 복수 개의 부속 커패시터에 각각 연결된 복수 개의 패드를 포함하며,And a plurality of pads respectively connected to the plurality of sub-capacitors, 상기 복수 개의 부속 커패시터는 서로 병렬로 연결되고,The plurality of sub-capacitors being connected in parallel with each other, 상기 MIM 커패시터는,The MIM capacitor comprises: 입력 신호를 상기 복수 개의 패드를 통해 분배하여 출력하는 An input signal is divided and output through the plurality of pads MIM 커패시터.MIM capacitor. 제1항에 있어서,The method according to claim 1, 상기 복수 개의 부속 커패시터의 제1금속층은 서로 병렬로 연결되고,Wherein the first metal layers of the plurality of sub-capacitors are connected in parallel with each other, 상기 복수 개의 부속 커패시터의 제2금속층은 각각의 패드와 직렬로 연결된 MIM 커패시터.And a second metal layer of the plurality of sub-capacitors is connected in series with each pad. 삭제delete
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