KR101386242B1 - discrete-time filter and discrete-time receiver system including the discrete-time filter - Google Patents

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Abstract

본 발명은 이산 시간 필터 및 이를 이용한 이산 시간 수신기 시스템에 관한 것으로서, 구체적으로는 이산 시간 수신기 시스템은 입력되는 전압신호를 저잡음증폭하고 전류신호로 변환하는 전압전류 변환 장치, 상기 전압전류 변환 장치의 출력 전류 신호를 IIR(Infinite impulse response) 필터링하기 위한 제1 필터, 상기 필터 장치의 출력신호를 FIR (finite impulse response) 필터링하기 위한 이산 시간 필터, 상기 이산시간 필터의 출력 신호를 IIR(Infinite impulse response) 필터링하기 위한 제2 필터를 포함하며, 상기 이산 시간 필터는, 입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 다수의 전류공급부, 상기 전류공급부에서 공급되는 전류를 가산하는 가산부 및 상기 전류공급부 및 가산부를 연결하며, 전류공급부에서 가산부로 공급되는 전류의 흐름을 제어하는 제어부를 포함한다.The present invention relates to a discrete time filter and a discrete time receiver system using the same. Specifically, the discrete time receiver system includes a voltage and current converter for low-noise amplifying and converting an input voltage signal into a current signal, and outputting the voltage and current converter. A first filter for filtering the current signal of the Infinite impulse response (IRR), a discrete time filter for filtering the output signal of the filter device FIR (finite impulse response), the output signal of the discrete time filter IIR (Infinite impulse response) And a second filter for filtering, wherein the discrete time filter comprises: a plurality of current supply units for generating a current of a magnitude multiplied by a predetermined gain, an adder for adding a current supplied from the current supply unit, and the current supply unit. And an adder to control the flow of current supplied from the current supplyer to the adder. Includes a control unit.

Description

이산 시간 필터 장치 및 이를 포함하는 이산 시간 수신기 시스템 {discrete-time filter and discrete-time receiver system including the discrete-time filter}Discrete-time filter device and discrete-time receiver system including same Discrete-time filter system including the discrete-time filter

본 발명은 이산 시간 필터에 관한 것으로서, 구체적으로는 반도체 회로 분야에서 스위치 및 캐패시터를 이용하는 이산 시간 필터에 관한 것이다.The present invention relates to a discrete time filter, and more particularly, to a discrete time filter using a switch and a capacitor in the field of semiconductor circuits.

본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-02, 과제명: 오디오/비디오 신호처리용 임베디드 DSP Platform].
The present invention is derived from a study conducted as part of the IT source technology development project of the Ministry of Knowledge Economy [Task Management Number: 2008-F-008-02, Title: Embedded DSP Platform for Audio / Video Signal Processing].

디지털 RF 기술은 기존의 아날로그 신호처리 방식 대신에, CMOS 공정의 장점인 정확한 타이밍의 고속 스위칭 동작을 십분 활용할 수 있는 이산시간 신호처리(Discrete-time Signal Processing)방식에 기반하고 있다. 또한, 설계에 채택되는 공정이 신규공정으로 이동할 경우에 보다 신속한 대응설계가 가능해진다는 점이 디지털RF 기술의 근본적인 철학이라고 할 수 있다.
Digital RF technology is based on discrete-time signal processing that can take full advantage of the CMOS process's high-speed, high-speed switching, instead of conventional analog signal processing. In addition, it is a fundamental philosophy of digital RF technology that a faster response design becomes possible when a process adopted for a design moves to a new process.

상기의 디지털 RF 기술을 이용해 설계되는 FIR 필터는 크게 2가지 형태가 있다. 캐패시터 및 스위치를 연결한 구조에서 스위치의 동작을 조절하여 데시메이션(decimation) 비를 조절하는 FIR 필터 구조 및 스위치 및 적분기(integrator)로 이루어진 구조를 가지는 FIR 필터가 있다.There are two types of FIR filters designed using the above digital RF technology. There is a FIR filter having a structure consisting of a switch and an integrator, and a FIR filter structure for controlling the decimation ratio by adjusting the operation of the switch in the structure in which the capacitor and the switch are connected.

상기의 첫 번째 형태는 순수하게 수동 소자(lumped element)만을 사용하는 구조로서, 각 스위치를 조절하는 펄스를 발생시키는 펄스 발생기가 복잡할 수 있지만 데시메이션 비의 조절이 쉽고 구조가 간단한 장점이 있다.The first type is a structure that uses purely lumped elements purely, and a pulse generator for generating pulses for adjusting each switch may be complicated, but there is an advantage in that the decimation ratio is easily adjusted and the structure is simple.

상기의 두 번째 형태는 적분기에 사용되는 증폭기 때문에 전류의 소모가 크고 데시메이션 비의 조절이 어려운 단점이 있다. The second type has the disadvantage of high current consumption and difficulty in controlling the decimation ratio due to the amplifier used in the integrator.

또한 안티 앨리어싱(anti-aliasing) 필터링 성능은 두 번째 형태가 우수하긴 하나 그 차이가 크지는 않다.
In addition, the anti-aliasing filtering performance is excellent in the second form, but the difference is not significant.

도 1는 기존의 이산시간 수신기에서 많이 사용되고 있는 캐패시터 및 스위치를 이용해 구현한 RFE(Rf front-end)의 구조 및 동작을 도시한 도면이다.FIG. 1 is a diagram illustrating the structure and operation of an RFF (Rf front-end) implemented using a capacitor and a switch that are widely used in a conventional discrete time receiver.

도 1의 (a)를 참조하면, 안테나를 통해 입력된 전압신호는 저잡음 증폭기(low noise amplifier)를 통해서 증폭된 후 트랜스 컨덕턴스 증폭기(110)을 통해 전류신호로 변환된다.Referring to FIG. 1A, a voltage signal input through an antenna is amplified by a low noise amplifier and then converted into a current signal through a transconductance amplifier 110.

이 신호는 샘플링 믹서(120)을 통해 주파수 변환된 후 샘플링 캐패시터(130)를 충전한다. This signal is frequency-converted through the sampling mixer 120 and then charges the sampling capacitor 130.

샘플링 캐패시터(130)은 IIR (infinite impulse response) 필터로 동작한다.The sampling capacitor 130 operates as an infinite impulse response (IIR) filter.

FIR(finite impulse response) 필터(140)은 스위치(S[0], S[1]), 회전 캐패시터(CR1, CR2) 및 스위치(SA, D)로 구성되며, 데시메이션(decimation) 및 안티-앨리어싱을 수행한다. Finite impulse response (FIR) filter 140 is composed of switches S [0], S [1], rotary capacitors C R1 , C R2 , and switches SA, D, and includes decimation and Perform anti-aliasing.

캐패시터 뱅크(150)는 IIR 필터로 동작하며, 튜닝에 의해 IIR 필터의 컷오프(cut-off) 주파수를 조절할 수 있다. 또한 필터링된 신호는 이득이 가변될 수 있는 버퍼(160)를 이용하여 증폭한 후 ADC로 입력된다.The capacitor bank 150 acts as an IIR filter and can adjust the cut-off frequency of the IIR filter by tuning. In addition, the filtered signal is amplified using the buffer 160 whose gain can be varied and then input to the ADC.

도 1(b)는 도 1(a)의 각 스위치에 입력되는 클럭의 타이밍 다이어그램도이다.FIG. 1B is a timing diagram of a clock input to each switch of FIG. 1A.

LO_P 및 LO_N 은 각각 샘플링 믹서로 입력되는 클럭이며, 이에 연동하여 SA 및 SB가 결정된다. 클럭 D는 FIR 필터의 CB에 충전된 전하가 IIR 필터로 입력되는 것을 제어한다.
LO_P and LO_N are clocks input to the sampling mixer, respectively, and SA and SB are determined in association with each other. Clock D controls the charge charged to C B of the FIR filter into the IIR filter.

도 2(a)는 능동회로를 적용하여 FIR 필터를 구현한 회로의 회로도이다.2 (a) is a circuit diagram of a circuit implementing an FIR filter by applying an active circuit.

도 2(a)를 참조하면, 도 1(a)와 같이 트랜스 컨덕턴스 증폭기(210) 및 믹서(220)을 통과한 전류 신호가 각 이산 시간 필터(230, 240, 250, 260)로 입력된다. FIR 필터는 적분기 및 입출력 스위치로 구성된다. Referring to FIG. 2A, current signals passing through the transconductance amplifier 210 and the mixer 220 are input to the discrete time filters 230, 240, 250, and 260 as shown in FIG. 1A. The FIR filter consists of an integrator and an input / output switch.

FIR 필터는 유닛 수를 조절하여 샘플링 주파수 및 데시메이션 비를 조절할 수 있다. 도 2(a)에서는 유닛의 수가 각각 2개(230, 240 및 250,260)인 경우이다.The FIR filter can control the sampling frequency and decimation ratio by adjusting the number of units. In FIG. 2A, the number of units is two (230, 240, 250, 260).

적분기는 샘플링 캐패시터 CS에 리셋 스위치가 병렬로 연결되어 있는 구조이다. 적분기의 앞뒷단에는 입출력 스위치(Pin, Pout)이 배치된다.The integrator has a reset switch connected in parallel to the sampling capacitor C S. Input and output switches (Pin and Pout) are arranged at the front and back of the integrator.

도 2(b)는 도 2(a)의 각 스위치를 동작시키는 클락의 타이밍 다이어그램도이다.FIG. 2 (b) is a timing diagram of a clock for operating each switch of FIG.

도 2(b)를 참조하면, 도 2(a)의 각 FIR 필터 유닛들은 타임 인터리브 전하 샘플링 기능을 수행한다. Referring to FIG. 2B, each of the FIR filter units of FIG. 2A performs a time interleaved charge sampling function.

유닛 1(230) 및 유닛 2(240)는 서로 교대로 전하를 충전 및 출력한다. 구체적으로는 유닛 1(230)은 샘플링 캐패시터에 전하를 충전한 뒤, 유닛2(240)가 샘플링 캐패시터에 전하를 충전하는 타이밍에 전하를 반 클럭동안 출력하고 남은 전하는 리셋 스위치를 이용하여 방전한다. 또한 유닛 2도 유닛 1과 같이 전하를 충전, 출력 및 방전한다.Unit 1 230 and unit 2 240 alternately charge and output charges. Specifically, unit 1 230 charges the sampling capacitors, and then outputs the charges for half a clock at the timing that unit 2 240 charges the sampling capacitors and discharges the remaining charges using the reset switch. In addition, unit 2 charges, outputs, and discharges the electric charge as in unit 1.

2개의 유닛을 이용하여 샘플링 주파수를 2배로 키웠으며, 데시메이션 비를 2로하는 효과가 있다.
The sampling frequency is doubled using two units, and the decimation ratio is two.

다만 상기와 같은 구조들에서는 전류이득을 변경하기 위한 별도의 버퍼 블럭을 갖추어야 하는 문제가 있었다. 또한 DC 오프셋 연결이 용이치 않은 문제점도 있었다.
However, the above structures have a problem of having a separate buffer block for changing the current gain. There was also a problem that DC offset connection was not easy.

이에 본 발명에서는 데시메이션 비를 자유롭게 조정할 수 있으며, 필터의 전류이득도 조절할 수 있는 이산 시간 필터 및 이를 이용한 이산 시간 수신기 시스템을 제안하는 것을 목적으로 한다.
Accordingly, an object of the present invention is to propose a discrete time filter which can freely adjust the decimation ratio and also control the current gain of the filter, and a discrete time receiver system using the same.

상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 의한 이산 시간 필터는 입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 다수의 전류공급부, 상기 전류공급부에서 공급되는 전류를 가산하는 가산부 및 상기 전류공급부 및 가산부를 연결하며, 전류공급부에서 가산부로 공급되는 전류의 흐름을 제어하는 제어부를 포함한다.As a means for solving the above problems, the discrete time filter according to an embodiment of the present invention includes a plurality of current supply units for generating a current of a magnitude multiplied by a predetermined gain and an input for adding a current supplied from the current supply unit. And a control unit connecting the current supply unit and the adder to control a flow of current supplied from the current supply unit to the adder.

상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 의한 이산 시간 필터는 입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 전류공급부, 상기 전류공급부에서 공급되는 전류를 가산하는 가산부 및 상기 전류공급부 및 가산부를 연결하며, 전류공급부에서 가산부로 공급되는 전류의 흐름을 제어하는 제어부를 포함하며, 상기의 전류공급부, 가산부 및 제어부를 포함한 구조 다수가 병렬로 연결된다.As a means for solving the above problems, the discrete time filter according to an embodiment of the present invention comprises a current supply for generating a current multiplied by a predetermined gain multiplied by the input current, an adder for adding the current supplied from the current supply; And a control unit for connecting the current supply unit and the adder to control the flow of current supplied from the current supply unit to the adder, and a plurality of structures including the current supply unit, the adder, and the controller are connected in parallel.

상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 의한 이산 시간 수신기 시스템은 입력되는 전압신호를 저잡음증폭하고 전류신호로 변환하는 전압전류 변환 장치, 상기 전압전류 변환 장치의 출력 전류 신호를 IIR(Infinite impulse response) 필터링하기 위한 제1 필터, 상기 필터 장치의 출력신호를 FIR (finite impulse response) 필터링하기 위한 이산 시간 필터, 상기 이산시간 필터의 출력 신호를 IIR(Infinite impulse response) 필터링하기 위한 제2 필터를 포함하며, 상기 이산 시간 필터는, 입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 다수의 전류공급부, 상기 전류공급부에서 공급되는 전류를 가산하는 가산부 및 상기 전류공급부 및 가산부를 연결하며, 전류공급부에서 가산부로 공급되는 전류의 흐름을 제어하는 제어부를 포함한다.
As a means for solving the above problems, a discrete time receiver system according to an embodiment of the present invention is a voltage-current converter for low-noise amplifying the input voltage signal and converts it into a current signal, the output current signal of the voltage current converter A first filter for filtering Infinite impulse response (IIR), a discrete time filter for filtering the output signal of the filter device, FIR (finite impulse response), for filtering the output signal of the discrete time filter IIR (Infinite impulse response) And a second filter, wherein the discrete time filter comprises: a plurality of current supply units for generating a current of a magnitude multiplied by a predetermined gain, an adder for adding current supplied from the current supply unit, and the current supply unit and the adder unit; And a controller for controlling the flow of current supplied from the current supply unit to the adder.

상기와 같이 본 발명의 이산 시간 필터 및 이산 시간 수신기 시스템에 따르면, 고정된 회로에 입력되는 클럭의 주기 클럭 간의 지연시간을 조정함으로써 필터의 차수 및 데시메이션 비를 조정할 수 있다. As described above, according to the discrete time filter and the discrete time receiver system of the present invention, the order and decimation ratio of the filter can be adjusted by adjusting the delay time between the periodic clocks of the clocks input to the fixed circuit.

또한 상기와 같이 본 발명의 이산 시간 필터 및 이산 시간 수신기 시스템에 따르면, DC 오프셋 제어 장치와의 연결이 용이해지며, 전체 필터의 전류 이득도 가변할 수 있는 장점이 있다.
In addition, according to the discrete time filter and the discrete time receiver system of the present invention as described above, it is easy to connect with the DC offset control device, there is an advantage that the current gain of the entire filter can be varied.

도 1은 기존의 이산시간 리시버에서 많이 사용되고 있는 캐패시터 및 스위치를 이용해 구현한 RFE(Rf front-end)의 구조 및 동작을 도시한 도면이다.
도 2(a)는 능동회로를 적용하여 FIR 필터를 구현한 회로의 회로도이다.
도 2(b)는 도 2(a)의 각 스위치를 동작시키는 클락의 타이밍 다이어그램도이다.
도 3a은 본 발명의 이산 시간 필터의 기능 블럭도이다.
도 3b는 본 발명의 전류 반사 구조를 적용한 이산 시간 필터의 회로도이다.
도 3c은 본 발명의 이산 시간 필터의 구현의 일 실시예이다.
도 4a 내지 4c는 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.
도 5은 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.
도 6a 및 6b는 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.
도 7은 본 발명의 이산 시간 필터를 이용한 RF 수신단의 구현예이다.
도 8은 도 7의 RF 수신단의 시뮬레이션 결과를 도시한 그래프이다. FIG. 1 is a diagram illustrating the structure and operation of an RFF (Rf front-end) implemented using a capacitor and a switch that are widely used in a conventional discrete time receiver.
2 (a) is a circuit diagram of a circuit implementing an FIR filter by applying an active circuit.
FIG. 2 (b) is a timing diagram of a clock for operating each switch of FIG.
3A is a functional block diagram of a discrete time filter of the present invention.
3B is a circuit diagram of a discrete time filter to which the current reflecting structure of the present invention is applied.
3C is one embodiment of an implementation of the discrete time filter of the present invention.
4A-4C are another embodiment of an implementation of the discrete time filter of the present invention.
5 is another embodiment of an implementation of the discrete time filter of the present invention.
6A and 6B are another embodiment of an implementation of the discrete time filter of the present invention.
7 is an embodiment of an RF receiver using a discrete time filter of the present invention.
FIG. 8 is a graph illustrating a simulation result of the RF receiver of FIG. 7.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. In order to clearly illustrate the present invention, parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification.

또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
Also, when a part is referred to as "including " an element, it does not exclude other elements unless specifically stated otherwise.

도 3a은 본 발명의 이산 시간 필터의 기능 블럭도이다.3A is a functional block diagram of a discrete time filter of the present invention.

도 3a를 참조하면, 본 발명의 이산 시간 필터(300)는 다수의 전류공급부(310), 제어부(320) 및 가산부(330)를 포함하여 구성될 수 있다.Referring to FIG. 3A, the discrete time filter 300 of the present invention may include a plurality of current supply units 310, a controller 320, and an adder 330.

전류공급부(310)는 입력되는 전류의 크기에 정해진 이득을 곱한 크기의 전류를 생성한다. 전류공급부(310)에서 생성된 전류는 제어부(320)의 제어를 받아 가산부(330)로 공급된다. 입력전류와는 별도로 필터링에 사용될 전류를 생성하는 전류공급부를 가짐으로써, 전류이득을 변경하는 별도의 버퍼부를 두지 않고도 이산 시간 필터만으로도 전류이득을 제어할 수 있는 효과를 가진다. 또한 생성되는 전류에 바이어스를 조정하는 수단을 부가함으로써, 이산 시간 필터와 DC 바이어스 제어 장치간의 연결을 용이하게 할 수 있다. 전류공급부(310)은 데시메이션 비 및 전류이득을 고려하여 필요에 따라 그 수를 결정할 수 있다.The current supply unit 310 generates a current having a magnitude multiplied by a predetermined gain. The current generated by the current supply unit 310 is supplied to the adder 330 under the control of the controller 320. By having a current supply unit for generating a current to be used for filtering separately from the input current, the current gain can be controlled by a discrete time filter alone without having a separate buffer unit for changing the current gain. It is also possible to facilitate the connection between the discrete time filter and the DC bias control device by adding means for adjusting the bias to the generated current. The current supply unit 310 may determine the number as necessary in consideration of the decimation ratio and the current gain.

제어부(320)는 전류증폭부(310) 및 가산부(330)을 연결하면서, 전류공급부(310)에서 가산부(330)으로 공급되는 전류의 흐름을 제어한다. The controller 320 controls the flow of the current supplied from the current supply unit 310 to the adder 330 while connecting the current amplifier 310 and the adder 330.

가산부(330)는 제어부(320)를 거쳐 전류공급부(310)에 의해 공급되는 전류를 가산한다. 상기와 같이 가산된 전류는 출력 스위치에 의해서 다음 단으로 전송된다.The adder 330 adds the current supplied by the current supply unit 310 via the controller 320. The added current is transmitted to the next stage by the output switch.

이산 시간 필터는 제어부에 의한 전류 제어 및 가산부에서 가산을 이용하여 입력 신호에 대해서 이산 시간 필터링을 수행한다. 따라서 제어부의 전류 제어 방식 및 가산부의 구조를 조정함으로써 컷오프 주파수 등을 조정할 수 있다.
The discrete time filter performs discrete time filtering on the input signal by using the current control by the controller and the addition in the adder. Therefore, the cutoff frequency and the like can be adjusted by adjusting the current control method of the controller and the structure of the adder.

도 3b는 본 발명의 전류 반사 구조를 적용한 이산 시간 필터의 회로도이다.3B is a circuit diagram of a discrete time filter to which the current reflecting structure of the present invention is applied.

도 3b를 참조하면, 본 발명의 이산 시간 필터는 전류 반사 구조를 이용한 전류 공급부(310), 전류공급부의 전류 흐름을 스위치를 이용하여 제어하는 제어부(320) 및 제어부를 통과하여 공급되는 전류를 가산하는 가산부(330)을 포함하여 구성될 수 있다.Referring to FIG. 3B, the discrete time filter of the present invention adds a current supply unit 310 using a current reflecting structure, a controller 320 controlling a current flow of the current supply unit using a switch, and a current supplied through the controller. It may be configured to include an adder 330.

전류공급부(310)는 전류 반사(current mirror) 구조를 통해서 구현될 수 있다.The current supply unit 310 may be implemented through a current mirror structure.

PMOS(Mp1, Mp2, ... Mpn) 의 게이트단에 인가되는 Vbias를 변화시킴으로써 전류의 DC 바이어스를 변화시킬 수 있다. The DC bias of the current can be changed by changing the V bias applied to the gate terminal of the PMOS (M p1 , M p2 , ... M pn ).

따라서, 각 트랜지스터의 증폭율값을 조정하여 출력전류의 양을 조정할 수 있으므로 전류 이득을 변화시킬 수 있는 이산 시간 필터가 된다. 또한 필터로 공급되는 전류의 DC 바이어스를 가산부와 연결되기 전 전류들이 합산되는 로드에서 조절할 수 있어서 DC 바이어스 제어회로와의 연결도 용이하게 되는 장점이 있다.Therefore, the amount of output current can be adjusted by adjusting the amplification factor value of each transistor, resulting in a discrete time filter capable of changing the current gain. In addition, since the DC bias of the current supplied to the filter can be adjusted in the load where the currents are added before being connected to the adder, the DC bias control circuit can be easily connected.

제어부(320)는 클럭에 의해서 제어되는 스위치들로 구성될 수 있다. 각 스위치는 주기는 동일하나 상이한 샘플링 주기만큼 지연된 클럭 신호(A0, A1, ... An)에 의해서 제어된다. 제어부(320)의 각 스위치는 하나의 NMOS 및 PMOS 사이에 배치되어 전류공급부(310)에서 가산부(330)으로 흐르는 전류를 제어한다.The controller 320 may be configured of switches controlled by a clock. Each switch is controlled by clock signals A 0 , A 1 , ... A n that have the same period but are delayed by a different sampling period. Each switch of the controller 320 is disposed between one NMOS and a PMOS to control a current flowing from the current supply unit 310 to the adder 330.

가산부(330)는 충전기(331) 및 방전기(332)를 포함하여 구성될 수 있다. The adder 330 may include a charger 331 and a discharger 332.

충전기(331)는 다수의 전류공급부(310)에서 공급되는 전류를 시간적으로 가산하는 기능을 수행한다. 일반적으로 캐패시터 또는 캐패시터 뱅크를 이용하여 충전기(331)을 구현할 수 있다. 캐패시터를 이용할 경우 공급되는 전류에 따라서 전하를 충전하고 출력도 전하로 출력하기 때문에, 전류를 가산하고 가산된 전류를 출력하는 기능을 수행할 수 있다.The charger 331 performs a function of temporally adding currents supplied from the plurality of current supply units 310. In general, the charger 331 may be implemented using a capacitor or a capacitor bank. When a capacitor is used, the electric charge is charged in accordance with the supplied current and the output is also output as electric charge. Therefore, it is possible to add a current and output the added current.

방전기(332)는 충전기(331)에 가산된 전류를 일정한 주기에 따라서 리셋하는 기능을 수행한다. 상기와 같이 충전기가 캐피시터 등으로 구현되는 경우에는 캐패시터의 양단을 단락시키는 경로를 만들고 경로상에 제어를 위한 스위치를 배치하여 구현할 수 있다. 스위치는 리셋 클럭에 따라서 동작할 수 있다.The discharger 332 resets the current added to the charger 331 at regular intervals. When the charger is implemented as a capacitor as described above, a path for shorting both ends of the capacitor may be made, and a switch for control may be disposed on the path. The switch may operate in accordance with the reset clock.

이산 시간 필터(300)가 이산 시간 필터링(FIR 필터링)을 수행하기 위해서는 상기 제어부(320)의 각 클럭 및 방전기(332)의 클럭은 데시메이션 비에 따라서 클럭 주기 및 클럭 간의 지연 시간이 결정된다. In order for the discrete time filter 300 to perform discrete time filtering (FIR filtering), each clock of the controller 320 and the clock of the discharger 332 have a clock period and a delay time between the clocks according to the decimation ratio.

또한, 전류이득을 변경하기 위해서 필터링에 사용되는 전류공급부(310) 뿐만 아니라 사용되지 않은 전류공급부(310)도 사용되는 전류공급부(310)의 전류가 공급되는 타이밍에 같이 전류를 가산부(330)로 공급하도록 제어할 수도 있다.In addition, in order to change the current gain, not only the current supply unit 310 used for filtering but also the unused current supply unit 310 are added to the current at the timing of supplying the current of the used current supply unit 310. It can also be controlled to supply.

예를 들면, 4개의 전류공급부(310)를 가지는 이산 시간 필터(300)를 이용하여 필터링을 하며 필터링에는 2개의 전류공급부(310)만 사용되고 전류이득의 요구치를 만족시키기 위해서는 3개의 전류공급부(310)가 전류를 공급해야 하는 경우를 가정한다. 이 경우에는 전류공급부1(310)의 전류가 가산부로 공급되는 타이밍에 전류공급부3(310) 및 4(310)도 같이 가산부(330)로 전류를 공급하면 전류이득의 요구치를 만족시키면서 필터링을 수행할 수 있다.For example, the filter is performed using a discrete time filter 300 having four current supplies 310, and only two current supplies 310 are used for filtering, and three current supplies 310 are used to satisfy a current gain requirement. Assume that) needs to supply current. In this case, when the current of the current supply unit 1 310 is supplied to the adder, the current supply unit 3 310 and 4 310 also supply the current to the adder 330 so as to satisfy filtering requirements while satisfying the current gain requirement. Can be done.

즉, 본 발명의 이산 시간 필터는 각 클럭의 주기 및 지연 시간을 조정함으로써 데시메이션 비를 조정할 수 있는 이산 시간 필터가 된다. 또한 본 발명의 이산 시간 필터는 전류공급부의 각 트랜지스터의 증폭율을 조정하거나 동작되는 트랜지스터의 수를 조절함으로써, 전류 이득을 조절할 수 있는 이산 시간 필터가 된다. 또한 필터로 공급되는 전류의 DC 바이어스를 가산부와 연결되기 전 전류들이 합산되는 로드에서 조절할 수 있어서 DC 바이어스 제어회로와의 연결도 용이하게 되는 장점이 있다.
That is, the discrete time filter of the present invention is a discrete time filter that can adjust the decimation ratio by adjusting the period and delay time of each clock. In addition, the discrete time filter of the present invention is a discrete time filter that can adjust the current gain by adjusting the amplification ratio of each transistor of the current supply unit or by controlling the number of transistors operated. In addition, since the DC bias of the current supplied to the filter can be adjusted in the load where the currents are added before being connected to the adder, the DC bias control circuit can be easily connected.

도 3c는 본 발명의 이산 시간 필터의 구현의 일 실시예이다.3C is one embodiment of an implementation of the discrete time filter of the present invention.

도 3c를 참조하면 본 발명의 이산 시간 필터는 두 개의 입력신호를 가지며 병렬로 구성된 회로로 구성된다.Referring to FIG. 3C, the discrete time filter of the present invention is composed of a circuit having two input signals and configured in parallel.

도 3c(a)에 도시된 이산 시간 필터의 두 개의 입력신호 in_p 및 in_n 는 트랜스 컨덕턴스 증폭기의 + 및 - 출력신호를 각각 반 주기의 위상차를 가지는 클럭을 이용하여 샘플링한 신호이다. 입력신호 in_p가 필터링 된 출력신호는 out_p이고, 입력신호 in_n이 필터링 된 출력신호는 out_n이다.The two input signals in_p and in_n of the discrete time filter shown in FIG. 3C (a) are signals obtained by sampling the + and − output signals of the transconductance amplifier using a clock having a phase difference of half a cycle, respectively. The output signal from which the input signal in_p is filtered is out_p, and the output signal from which the input signal in_n is filtered is out_n.

도 3c(b)는 제어부의 각 스위치를 제어하는 클럭 및 리셋 클럭의 주기 및 지연 시간을 조정하여 데시메이션 비가 5인 이산 시간 필터를 구현한 타임 다이어그램이다.FIG. 3C (b) is a time diagram of implementing a discrete time filter having a decimation ratio of 5 by adjusting a cycle and a delay time of a clock and a reset clock controlling each switch of the controller.

스위치 클럭 및 리셋 클럭은 데시메이션 비가 5가 되도록 하기 위해서 5 샘플링 클럭(in_p)을 1주기로 한다. 또한 스위치 클럭의 신호가 온(on)이 되는 시간은 1 샘플링 클럭(im_p)이 되도록 한다. 지연시간은 1차 데시메이션 필터로 설계하여 1 샘플링 클럭(in_p)만큼 각 스위치 클럭이 지연되면서 온(on)이 되도록 한다.The switch clock and the reset clock have 5 sampling clocks (in_p) as 1 cycle so that the decimation ratio becomes 5. In addition, the time at which the switch clock signal is turned on is set to one sampling clock im_p. The delay time is designed with a first-order decimation filter so that each switch clock is turned on by one sampling clock (in_p).

스위치 클럭들의 동작에 의해서 가산부에 전하가 충전된다. 스위치 클럭에 의한 충전이 완료되면, 반주기의 샘플링 클럭동안 가산부에 충전된 전하는 출력단으로 전달된다. 다음 반주기의 샘플링 클럭동안 방전부는 가산부에 충전된 전하를 방전한다.The charge is charged to the adder by the operation of the switch clocks. When charging by the switch clock is completed, the charge charged to the adder is transferred to the output stage during the half cycle of the sampling clock. During the next half cycle of the sampling clock, the discharge unit discharges the charge charged in the adder.

상기와 같이 5 샘플링 클럭동안에 입력신호를 하나의 출력신호로 변환하기 때문에 데시메이션 비가 5가 되며, 캐패시터의 물리적 성질상 FIR 필터링이 일어난다.
As described above, since the input signal is converted into one output signal during 5 sampling clocks, the decimation ratio becomes 5, and FIR filtering occurs due to the physical characteristics of the capacitor.

도 4a 내지 4c는 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.4A-4C are another embodiment of an implementation of the discrete time filter of the present invention.

도 4a의 이산 시간 필터는 도 3c에 도시된 이산 시간 필터에서 n을 3으로 한 구현예이다.The discrete time filter of FIG. 4A is an embodiment in which n is 3 in the discrete time filter shown in FIG. 3C.

전류공급부는 3개의 전류 패스를 가지도록 3개의 전류반사 구조로 구성되었다. 3개의 전류반사 구조는 필요에 따라서 일부 또는 전부가 동작될 수 있다.The current supply unit is composed of three current reflecting structures to have three current paths. The three current reflecting structures can be operated in part or in whole as necessary.

도 4b 및 4c는 도 4a의 필터를 동작시키기 위한 각 부의 클럭들의 타이밍 다이어그램이다. 도 4b는 데시메이션 비가 2인 FIR 필터인 경우이고, 도 4c는 데시메이션 비가 3인 FIR 필터인 경우이다.4B and 4C are timing diagrams of clocks of respective parts for operating the filter of FIG. 4A. FIG. 4B is a case of an FIR filter having a decimation ratio of 2, and FIG. 4C is a case of an FIR filter having a decimation ratio of 3. FIG.

도 4b의 경우에는 전류공급부의 3개의 전류패스 중 1개의 전류 패스만을 사용하였다. 도 4b의 경우에는 전류공급부의 3개의 전류패스 중 2개의 전류 패스만을 사용하였다. 다만 사용되지 않은 전류패스는 이산 시간 필터의 전류이득을 조절하는데 사용될 수 있다.
In the case of FIG. 4B, only one current path among three current paths of the current supply unit is used. In the case of FIG. 4B, only two current paths of the three current paths of the current supply unit are used. However, the unused current path can be used to adjust the current gain of the discrete time filter.

도 5은 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.5 is another embodiment of an implementation of the discrete time filter of the present invention.

도 5에 도시된 이산 시간 필터는 도2에 도시된 2개의 유닛을 가지는 이산 시간 필터를 도 5에서 제안한 구조를 이용하여 구현한 것이다.The discrete time filter shown in FIG. 5 implements the discrete time filter having two units shown in FIG. 2 using the structure proposed in FIG.

입력 전류 in_p는 전류공급부A 및 B로 전송된다. 전류공급부A에 의해서 생성되는 전류는 가산부A로 공급되며, 전류공급부B에 의해서 생성되는 전류는 가산부B로 공급된다. 각 가산부에서 가산된 전류는 하나의 출력단을 통해서 출력된다. The input current in_p is sent to current supplies A and B. The current generated by the current supply unit A is supplied to the adder A, and the current generated by the current supply unit B is supplied to the adder B. The current added in each adder is output through one output stage.

입력 전류 in_n을 전송받는 전류공급부C 및 D에 대해서도 상기 전류공급부 A 및 B의 동작과 단지 반 주기의 샘플링 클럭의 위상 지연만을 가지면서 동일한 동작을 수행한다.The same operation is performed with respect to the current supply units C and D receiving the input current in_n with only the phase delay of the sampling clock of half a period and the operation of the current supply units A and B.

2개의 유닛으로 이산 시간 필터를 구현함으로써 2배의 샘플링을 할 수 있다.
By implementing discrete time filters in two units, double sampling is possible.

도 6a 및 6b는 본 발명의 이산 시간 필터의 구현의 다른 일 실시예이다.6A and 6B are another embodiment of an implementation of the discrete time filter of the present invention.

도 6a를 참조하면, 본 발명의 이산 시간 필터는 다수의 전류공급부(310), 다수의 제어부(920) 및 다수의 가산부(930)를 포함하여 구성될 수 있으며, 전류공급부(310), 제어부(920) 및 가산부(930)가 직렬로 연결된 구성이 병렬로 연결될 수 있다.Referring to FIG. 6A, the discrete time filter of the present invention may include a plurality of current supply units 310, a plurality of controllers 920, and a plurality of adders 930, and include a current supply unit 310 and a controller. The configuration in which the 920 and the adder 930 are connected in series may be connected in parallel.

상기와 같이 병렬구조를 가짐으로써, 2차 FIR 필터를 구현할 수 있다. 각 전류공급부(310)에 의해 공급되는 전류는 각 가산부(930)에서 시간적으로 합산한다. 따라서 각 전류공급부(910)에서 공급되는 전류의 비를 조정하거나 각 가산부를 조정함으로써 2차 FIR 필터의 전달함수를 구현할 수 있다. 2차 FIR 필터가 되기 위해서는 전달함수에서 각 신호에 대한 웨이트가 대칭적이어야 하기 때문이다.
By having a parallel structure as described above, it is possible to implement a second-order FIR filter. The currents supplied by each current supply unit 310 are summed in time in each adder 930. Therefore, the transfer function of the second-order FIR filter can be implemented by adjusting the ratio of the current supplied from each current supply unit 910 or by adjusting each adder. This is because the weight for each signal in the transfer function must be symmetric in order to be a second-order FIR filter.

도 6b는 도 6a의 회로가 2차 FIR 필터로 동작하기 위한 타이밍 다이어그램이다.6B is a timing diagram for the circuit of FIG. 6A to operate as a second order FIR filter.

도 6b를 참조하면, 가중치가 1-2-1인 FIR 필터이며 각 전류공급부(910)에서 공급된 전류는 각 가산부(930)에서 가산된다. 각 가산부(930)에서 가산된 전류는 하나의 출력단을 통해서 출력된다.Referring to FIG. 6B, the FIR filter having a weight of 1-2-1 and the current supplied from each current supply unit 910 are added by each adder 930. The current added by each adder 930 is output through one output terminal.

도시하지는 않았으나, 일반적으로 사용되는 가중치가 1-3-5-3-1인 2차 필터를 구현하기 위해서는 5개의 전류공급부(310), 5개의 제어부(320) 및 5개의 가산부(330)를 포함하여 구현될 수 있다.Although not shown, in order to implement a second-order filter having a weight of 1-3-5-3-1, five current supplies 310, five controllers 320, and five adders 330 are illustrated. It can be implemented to include.

2차 FIR 필터로 구현하기 위해 웨이트의 가중치를 다르게 하는 것은 각 전류공급부에서 공급되는 전류의 비를 조정하거나 각 가산부를 조정함으로써 구현할 수 있다. 다만 2차 FIR 필터의 구현시에 요구되는 샘플링 주파수는 1차 FIR 필터에 비해서 2배의 샘플링 주파수를 요구한다.Different weights for the second order FIR filter can be implemented by adjusting the ratio of the current supplied from each current supply unit or by adjusting each adder. However, the sampling frequency required for the implementation of the second-order FIR filter requires twice the sampling frequency than the first-order FIR filter.

상기와 같이 2차 FIR 필터로 구현함으로써, 널의 폭을 넓게 하면서 널의 깊이를 깊게 할 수 있어 안티 앨리어싱 효과를 높일 수 있다.By implementing the second-order FIR filter as described above, it is possible to deepen the depth of the null while widening the width of the null can increase the anti-aliasing effect.

또한, 다수개의 동일한 전류이득을 가진 전류공급부(310)만으로 구현된 경우라면 가중치 비와 동일한 비로 각 클럭에 따라 전류를 공급하는 전급공급부(310) 셋을 만들어서 제어하면 된다. 예를 들어 전류 가중치가 1인 때는 1개의 전류공급부(310), 가중치가 3인 때에는 3개의 전류공급부(310)의 전류를 각 타이밍에 가산부(330)로 흐르게 하면 된다.
In addition, in the case of implementing only a plurality of current supply units 310 having the same current gain, it is sufficient to make and control a set of power supply units 310 that supply current according to each clock at the same ratio as the weight ratio. For example, when the current weight is 1, the current of one current supply unit 310 and the weight of 3 may flow the currents of the three current supply units 310 to the adder 330 at each timing.

도 7은 본 발명의 이산 시간 필터를 이용한 RF 수신단의 구현예이다.7 is an embodiment of an RF receiver using a discrete time filter of the present invention.

도 7을 참조하면, 저잡음 증폭기 및 트랜스 컨덕턴스 증폭기는 도시에서 생략되었으며, 본 발명의 RF 수신단은 전류 반사 구조를 이용한 전류공급부를 가지는 이산 시간 필터를 FIR 필터로 사용하였다. 트랜스 컨덕턴스 증폭기의 + 및 - 출력 신호를 각각 입력으로 하는 병렬 구조를 가진 필터이다. Referring to FIG. 7, a low noise amplifier and a transconductance amplifier are omitted in the drawing, and the RF receiver of the present invention uses a discrete time filter having a current supply unit using a current reflecting structure as a FIR filter. It is a filter with parallel structure that inputs + and-output signal of transconductance amplifier respectively.

샘플링 믹서(120)는 CMOS 스위치를 이용하였으며, 게이트 단에는 샘플링 클럭을 입력시킨다. 샘플링 클럭에 의해서 스위치를 ON/OFF 시킴으로서 입력신호를 샘플링 할 수 있다.The sampling mixer 120 uses a CMOS switch and inputs a sampling clock to the gate terminal. The input signal can be sampled by turning the switch ON / OFF by the sampling clock.

제1 IIR 필터(130)는 하나의 캐패시터(CH)로 접지와 전류패스 사이를 연결하여 구현하였다.The first IIR filter 130 is implemented by connecting a ground and a current path with one capacitor C H.

FIR 필터(140)는 본 발명의 전류공급부, 제어부 및 가산부를 이용한 이산 시간 필터를 이용하여 구현한다. 구체적인 구현예로는 FIR 필터(300)는 도 6 또는 도 9에 도시된 필터를 사용하여 구현할 수 있다.The FIR filter 140 is implemented using a discrete time filter using the current supply unit, the control unit, and the adder of the present invention. In a specific embodiment, the FIR filter 300 may be implemented using the filter illustrated in FIG. 6 or 9.

이산 시간 필터의 동작에 대한 자세한 설명은 상기하였으므로 생략한다.A detailed description of the operation of the discrete time filter has been described above and thus will be omitted.

FIR 필터(140)에서 가산된 전류는 클럭에 의해서 동작되는 스위치에 의해서 제2 IIR 필터로 전달된다.The current added by the FIR filter 140 is delivered to the second IIR filter by a switch operated by a clock.

제2 IIR 필터(150)는 하나의 캐패시터(CB)로 접지와 전류패스 사이를 연결하여 구현하였다.
The second IIR filter 150 is implemented by connecting the ground and the current path with one capacitor C B.

도 8은 도 7의 RF 수신단의 시뮬레이션 결과를 도시한 그래프이다. FIG. 8 is a graph illustrating a simulation result of the RF receiver of FIG. 7.

회로 시뮬레이션은 250MHz의 샘플링 주파수에 대해서 데시메이션 비가 3으로 하여 수행하였다. FIR 및 IIR 필터링을 모두 수행한 결과의 출력 파형의 주파수에 따른 이득을 볼 수 있다.Circuit simulations were performed with a decimation ratio of 3 for a sampling frequency of 250 MHz. You can see the gain over frequency of the output waveform as a result of performing both FIR and IIR filtering.

또한 전류공급부(310)에서 공급되는 전류를 4배 및 8배로 바꾸면 출력 파형의 이득이 12dB 및 6dB로 증가하는 것을 확인할 수 있다.
In addition, when the current supplied from the current supply unit 310 is changed to 4 times and 8 times, it can be seen that the gain of the output waveform increases to 12 dB and 6 dB.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. To those skilled in the art.

Claims (18)

입력전류 크기에 정해진 이득을 곱한 크기의 전류를 생성하는 다수의 전류공급부;
상기 다수의 전류공급부에서 공급되는 전류를 가산하는 가산부; 및
상기 다수의 전류공급부 및 가산부를 연결하며, 상기 전류공급부에서 상기 가산부로 공급되는 전류의 흐름을 제어하는 다수의 제어부를 포함하며,
상기 다수의 전류공급부는 전류반사 구조를 포함하여 구현되며, 상기 전류반사 구조의 일단에는 입력전류가 인가되는 이산 시간 필터.
A plurality of current supply units for generating a current having a magnitude multiplied by a predetermined gain;
An adder configured to add currents supplied from the plurality of current supplies; And
A plurality of controllers connecting the plurality of current supply units and the adder to control the flow of current supplied from the current supply unit to the adder;
The current supply unit is implemented by including a current reflecting structure, the discrete time filter is applied to the input current at one end of the current reflecting structure.
삭제delete 제1항에 있어서, 상기 다수의 전류공급부의 전류반사 구조는 전류이득이 서로 동일 또는 상이한 것을 특징으로 하는 이산 시간 필터.
The discrete time filter of claim 1, wherein the current reflecting structures of the plurality of current supply units have the same or different current gains.
제1항에 있어서, 상기 제어부는 스위치를 포함하여 구성되며, 상기 스위치는 상기 전류공급부 중 하나와 가산부를 연결하고,
다수의 제어부의 스위치 각각의 동작은 상이한 샘플링 주기만큼 지연되고 동일한 주기를 가지는 제어 신호에 의해서 결정되는 것을 특징으로 하는 이산 시간 필터
The method of claim 1, wherein the control unit comprises a switch, the switch connects one of the current supply unit and the adder,
Discrete time filter, characterized in that the operation of each switch of the plurality of control unit is determined by a control signal delayed by a different sampling period and having the same period
제4항에 있어서, 상기 제어부는 데시메이션 비에 따라서 상기 제어 신호의 주기 및 상기 각 제어부의 제어 신호간의 지연 시간이 결정되는 것을 특징으로 하는 이산 시간 필터.
The discrete time filter of claim 4, wherein the control unit determines a delay time between the period of the control signal and the control signal of each control unit according to a decimation ratio.
제1항에 있어서, 상기 가산부는
상기 전류공급부로부터 공급되는 전류를 이용하여 전하를 충전하는 충전기; 및
리셋 신호에 따라 상기 충전기의 전하를 방전시키는 방전기를 포함하여 구성되는 것을 특징으로 하는 이산 시간 필터.
The method of claim 1, wherein the adding unit
A charger which charges a charge using a current supplied from the current supply unit; And
And a discharger for discharging the charge of the charger according to a reset signal.
제6항에 있어서, 상기 방전기는 데시메이션 비에 따라서 상기 리셋 신호의 주기가 결정되는 것을 특징으로 하는 이산 시간 필터.
7. The discrete time filter of claim 6, wherein the discharger determines a period of the reset signal according to a decimation ratio.
입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 전류공급부;
상기 전류공급부에서 공급되는 전류를 가산하는 가산부; 및
상기 전류공급부 및 가산부를 연결하며, 전류공급부에서 가산부로 공급되는 전류의 흐름을 제어하는 제어부를 포함하며,
상기의 전류공급부, 가산부 및 제어부를 직렬로 연결한 구조 다수개가 병렬로 연결되며,
상기 다수의 전류공급부는 전류반사 구조를 포함하여 구현되며 상기 전류반사 구조의 한쪽 단에는 입력전류가 인가되는 이산 시간 필터.
A current supply unit generating a current having a magnitude multiplied by a predetermined gain of an input current magnitude;
An adder for adding a current supplied from the current supply unit; And
A control unit which connects the current supply unit and the adder, and controls a flow of current supplied from the current supply unit to the adder;
A plurality of structures in which the current supply unit, the adder and the control unit are connected in series are connected in parallel,
The plurality of current supply unit is implemented by including a current reflecting structure and a discrete time filter to which an input current is applied to one end of the current reflecting structure.
삭제delete 제8항에 있어서, 상기 다수의 전류공급부의 전류반사 구조는 전류이득이 서로 동일 또는 상이한 것을 특징으로 하는 이산 시간 필터.
9. The discrete time filter of claim 8, wherein the current reflecting structures of the plurality of current supply units have the same or different current gains.
제10항에 있어서, 상기 제어부는 상기 전류공급부 및 상기 가산부를 연결하는 스위치를 포함하여 구성되며, 각 제어부의 스위치의 동작은 상이한 샘플링 주기만큼 지연되고 동일한 주기를 가지는 신호에 의해서 결정되는 것을 특징으로 하는 이산 시간 필터
The method of claim 10, wherein the control unit comprises a switch for connecting the current supply unit and the adder, wherein the operation of the switch of each control unit is determined by a signal having a same period and delayed by a different sampling period Discrete time filter
제11항에 있어서, 상기 제어부는 데시메이션 비에 따라서 클럭의 주기 및 각 스위치간의 지연 시간이 결정되는 것을 특징으로 하는 이산 시간 필터.
12. The discrete time filter of claim 11, wherein the controller determines a cycle of a clock and a delay time between switches according to a decimation ratio.
제8항에 있어서, 상기 가산부는
상기 전류공급부로부터 공급되는 전류를 이용하여 전하를 충전하는 충전기; 및
각 가산부마다 상이한 샘플링 주기만큼 지연되고 동일한 주기를 가지는 리셋 신호에 따라 충전기의 전하를 방전시키는 방전기를 포함하여 구성되는 것을 특징으로 하는 이산 시간 필터.
The method of claim 8, wherein the adding unit
A charger which charges a charge using a current supplied from the current supply unit; And
Discrete time filter comprising a discharger for discharging the charge of the charger in accordance with a reset signal having a same period and delayed by a different sampling period for each adder.
제13항에 있어서, 상기 방전기는 데시메이션 비에 따라서 리셋 신호의 주기 및 각 가산부의 방전기의 리셋 타이밍의 지연정도가 결정되는 것을 특징으로 하는 이산 시간 필터.
The discrete time filter according to claim 13, wherein the discharge device determines a cycle of the reset signal and a delay degree of the reset timing of the discharge device of each adder according to the decimation ratio.
입력되는 전압신호를 저잡음증폭하고 전류신호로 변환하는 전압전류 변환 장치;
상기 전압전류 변환 장치의 출력 전류 신호를 IIR(Infinite impulse response) 필터링하기 위한 제1 필터;
상기 제1 필터의 출력신호를 FIR (finite impulse response) 필터링하기 위한 이산 시간 필터;
상기 이산시간 필터의 출력 신호를 IIR(Infinite impulse response) 필터링하기 위한 제2 필터를 포함하며,
상기 이산 시간 필터는,
입력전류 크기에 정해진 이득을 곱한 크기의 전류 생성하는 다수의 전류공급부;
상기 전류공급부에서 공급되는 전류를 가산하는 가산부; 및
상기 다수의 전류공급부 및 가산부를 연결하며, 상기 전류공급부에서 상기 가산부로 공급되는 전류의 흐름을 제어하는 다수의 제어부를 포함하는 것을 특징으로 하는 이산 시간 수신기 시스템.
A voltage-current converter for low-noise amplifying an input voltage signal and converting it into a current signal;
A first filter for filtering an output impulse response (IIR) output signal of the voltage current converter;
A discrete time filter for filtering an output signal of the first filter to a finite impulse response (FIR);
A second filter for filtering an output signal of the discrete time filter (Infinite impulse response);
The discrete time filter,
A plurality of current supply units generating a current having a magnitude multiplied by a predetermined gain of an input current magnitude;
An adder for adding a current supplied from the current supply unit; And
And a plurality of controllers for connecting the plurality of current supply units and adders, and controlling a flow of current supplied from the current supply unit to the adder.
제15항에 있어서, 상기 제1 및 제2 필터는 전하영역 필터를 포함하여 구현되는 것을 특징으로 하는 이산 시간 수신기 시스템.
16. The discrete time receiver system of claim 15, wherein the first and second filters comprise a charge domain filter.
제15항에 있어서, 상기 전류공급부는 전류반사 구조를 포함하여 구현되며 상기 전류반사 구조의 한쪽 단에는 입력전류가 인가되는 것을 특징으로 하는 이산 시간 수신기 시스템.
16. The discrete time receiver system of claim 15, wherein the current supply unit comprises a current reflecting structure and an input current is applied to one end of the current reflecting structure.
제17항에 있어서, 상기 다수의 전류공급부 의 전류반사 구조는 전류이득이 서로 동일 또는 상이한 것을 특징으로 하는 이산 시간 수신기 시스템. 18. The discrete time receiver system of claim 17, wherein the current reflecting structures of the plurality of current supply units have the same or different current gains.
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