KR101382624B1 - 제어장치, 제어신호 생성방법 - Google Patents

제어장치, 제어신호 생성방법 Download PDF

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Abstract

본 발명은 제어장치 및 제어신호 생성방법에 관한 것으로서, 본 발명의 실시예에 따른 제어장치는 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부와, DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부 중 적어도 하나를 제어하기 위한 제어장치로서, 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하여 출력하는 변조신호 생성부, 변조 신호와 비교하기 위한 비교 신호로서 캐리어 신호를 발생하는 캐리어신호 발생부, 변조 신호와 캐리어 신호를 비교하여 비교 결과를 출력하며, 비교 결과를 정류기부 및 인버터부 중 적어도 하나를 제어하기 위한 제어 신호로서 출력하는 비교부를 포함하는 것을 특징으로 한다.

Description

제어장치, 제어신호 생성방법{Controller and Method for Generating Control Signal}
본 발명은 제어장치 및 제어신호 생성방법에 관한 것으로서, 더 상세하게는 예컨대 간접식 매트릭스 컨버터(IMC)의 제어를 위하여 공간벡터 PWM(Space Vector PWM)과 캐리어 기반 PWM(Carrier-based PWM)간의 관계를 분석하여 제어신호를 생성할 수 있는 제어장치 및 제어신호 생성방법에 관한 것이다.
매트릭스 컨버터(MC)는 알레지아(Alesia)와 벤투리니(Venturini)가 1980년대 초반에 최초로 언급하였다. 최근 들어, 이러한 컨버터는 전원장치 기술의 진화 및 대전력 집적회로의 발전으로 인해 보다 매력적인 것이 되고 있다. 매트릭스 컨버터는 중간 에너지 저장 요소 없이 AC 전원에서 AC 전원으로 직접 변환하기 위해 사용하는 장치이다. 이러한 토폴로지는 백-투-백(back-to-back) 컨버터에 비하여 부피가 큰 전해 콘덴서(bulky electrolytic capacitor)들이 부재하기 때문에, 고품질의 입출력 전류 파형, 제어가능한 입력 역률(input power factor), 토크-속도(torque-speed)의 모든 사분면에서의 동작 및 긴 수명과 같은 몇 가지 이점을 갖는다.
매트릭스 컨버터는 2 종류의 토폴로지, 즉 직접식 매트릭스 컨버터(DMC)와 간접식 매트릭스 컨버터(IMC)가 있다. 통상 3상 직접식 매트릭스 컨버터는 9개의 양방향 스위치를 포함한다. 간접식 매트릭스 컨버터는 2개의 스테이지, 즉 정류기부와 인버터부를 갖는다. DMC와 IMC는 동일한 개수의 전원 스위치를 가지며, 동일한 성능의 입력/출력 파형을 생성할 수 있다. 그러나 정류가 보다 간단하고, 요구되는 전원 스위치의 개수를 감소시킬 가능성 및 토폴로지의 변조 가능성 등의 여러 이점으로 인해 IMC가 최근 더 주목을 받고 있다.
도 1은 일반적인 3상 직접식 매트릭스 컨버터의 구조를 나타내는 도면이고, 도 2는 도 1의 정류기부 및 인버터부의 공간 벡터 다이어그램이다.
도 1에 도시된 바와 같이, 3상 직접식 매트릭스 컨버터의 토폴로지는 2개의 스테이지로 구성된다. 즉 정류기부(100)는 6개의 양방향 스위치로 구성되며 인버터부(110)에 직접적으로 연결된다. 인버터부(110)에서 전력 스위치의 배열은 일반적인 2 레벨 전압원 인버터와 동일하다. 정류기부(100)는 dc 링크에서 최대 포지티브 전압을 유지하고, 뿐만 아니라 입력 전류에서 사인파를 유지하는 것이다. 가변 주파수와 진폭이 있는 출력 전압은 인버터부(110)의 제어에 의해 합성될 수 있다. IMC를 위한 기본 제어 전략은 입력 전류 및 출력 전압의 공간 벡터에 기초한다.
도 1에서 볼 때, IMC의 입력측에서의 전압과 전류는 a, b, c로 표시되는 반면, 출력측에서의 전압과 전류는 A, B, C로 표시된다. IMC는 <수학식 1> 및 <수학식 2>와 같이 주어지는 평형(balanced) 3상 전원공급장치에 접속하는 것으로 가정한다.
Figure 112012007165871-pat00001
원하는 3상 출력전압은 <수학식 2>와 같이 표현될 수 있다.
Figure 112012007165871-pat00002
여기서, V1 및 V2는 입력 및 출력 위상 전압의 진폭을 각각 나타내고, ω1 및 ω2는 입력 및 출력 각 주파수를 각각 나타내며, Ψ1 및 Ψ2는 입력 및 출력 위상 전압의 초기 위상각을 각각 나타낸다.
IMC의 변조 기술을 설명하기 위해 분석의 일반성을 잃지 않는 범위에서 기준 입력 전류 및 기준 출력 전압 벡터는 모두 섹터 1(-π/6 ≤ αi ≤ π/6 및 0 ≤ α0 ≤ π/3)에 위치하는 것으로 가정될 수 있는데, 여기서 αi 및 α0 는 입력 전류 및 출력 전압 기준 벡터의 개별 섹터들 내에서의 각도를 나타낸다.
먼저 정류기부(100)의 제어에 대하여 좀더 살펴보도록 한다.
정류기부(100)의 공간 벡터 다이어그램은 도 2의 (a)에 나타낸 바와 같이 6개의 액티브 전류 벡터와 3개의 제로 전류 벡터를 포함한다. 각각의 전류 벡터는 dc 링크 버스에 대한 입력 위상 전압의 접속을 나타낸다. 예컨대 벡터 Iab는 dc 링크 버스의 포지티브 단자(p)에 대한 입력 전압 위상(a)의 접속과 dc 링크 버스의 네거티브 단자(n)에 대한 입력 전압 위상(b)의 접속을 나타낸다. 만약 기준 벡터 Iref가 섹터 1에 위치한다고 가정하면, 그것은 2개의 액티브 벡터 Iab와 Iac에 의해 합성될 수 있다. 2개의 액티브 전류 벡터 Iab 및 Iac의 듀티 사이클은 <수학식 3> 및 <수학식 4>와 같이 결정된다.
Figure 112012007165871-pat00003
Figure 112012007165871-pat00004
여기서, mi는 정류기부 제어에 속하는 변조 지수를 나타낸다.
정류기부(100)에서 제로 벡터는 인버터부(110)와 중복되기 때문에 제거된다. 따라서, 양극성의 라인과 라인간 입력 전압(positive line-to-line input voltage)만이 dc 링크 버스에 존재하게 된다. 1개의 샘플링 주기를 완성하기 위하여 2개의 액티브 전류 벡터의 듀티 사이클은 <수학식 5> 및 <수학식 6>과 같이 다시 계산된다.
Figure 112012007165871-pat00005
Figure 112012007165871-pat00006
유사한 분석에 의하면, 6개의 모든 섹터에서의 액티브 벡터의 변조 스위치와 듀티 사이클은 <표 1>과 같이 요약된다.
Figure 112012007165871-pat00007
하나의 샘플링 주기에서, dc 링크 전압은 듀티 사이클 dx 및 dy가 있는 두 개의 값 vab 및 vac를 갖는다. 따라서, dc 링크 전압의 로컬 평균값은 <수학식 7>과 같이 결정된다.
Figure 112012007165871-pat00008
Figure 112012007165871-pat00009
의 최소값은 <수학식 8>과 같다.
Figure 112012007165871-pat00010
dc 링크 전압의 평균은 인버터부(110)에서의 액티브 벡터 및 제로 벡터의 듀티 사이클을 계산하는 데 사용된다.
이어 인버터부(110)의 제어에 대하여 살펴본다.
일단 정류기부(100)의 스위칭 상태가 결정되면, 전형적인 SVPWM은 인버터부(110)를 제어하기 위하여 적용된다. 인버터부(110)에서의 액티브 벡터 및 제로 벡터의 듀티 사이클을 계산하기 위하여 로컬 평균 dc 링크 전압을 참조할 필요가 있다. 6개의 액티브 벡터(V1 ~ V6)와 2개의 제로 벡터(V0, V7)를 포함하는 8개의 공간 벡터가 SVPWM 방식에 사용된다. 도 2의 (b)에 도시된 바와 같이, 섹터 1에서의 샘플링된 기준 전압 벡터 Vref와 각 α0에 따라, 2개의 액티브 벡터(V1, V2) 및 2개의 제로 벡터(V0, V7)가 기준 출력 전압 벡터를 합성하기 위해 사용된다. 하나의 샘플링 주기 Ts에서, 2개의 액티브 벡터 V1과 V2가 시간 T1 및 T2 동안 각각 적용되고, 제로 벡터는 시간 Ts - T1 - T2 동안 적용된다. 2개의 액티브 벡터와 2개의 제로 벡터의 적용 시간은 <수학식 9> 내지 <수학식 11>에서와 같이 표현될 수 있다.
Figure 112012007165871-pat00011
Figure 112012007165871-pat00012
Figure 112012007165871-pat00013
여기서, d1, d2, d0 및 d7은 벡터 V1, V2, V0 및 V7의 듀티 사이클을 각각 나타낸다.
Figure 112012007165871-pat00014
는 기준 출력 전압 벡터인데,
Figure 112012007165871-pat00015
에 의해 설명될 수 있다.
평형 입력 전류 및 출력 전압을 얻기 위하여 스위칭 형태는 정류기 및 인버터 스위칭 상태의 효과적인 결합이 있어야 한다. 위의 분석에서와 같이, 하나의 샘플링 주기 Ts에서, dc 링크 전압은 시간 dxTs와 dyTs가 있는 2개의 전압 vab 및 vac를 각각 갖는다. 그러므로 인버터부(110)에서의 스위칭 상태는 2개의 그룹으로 분할되어야 한다. 각 그룹에서 2개의 액티브 벡터와 2개의 제로 벡터의 적용 시간은 <수학식 12> 및 <수학식 13>과 같이 계산될 수 있다.
Figure 112012007165871-pat00016
Figure 112012007165871-pat00017
다음은 안전한 정류를 위한 스위칭 패턴을 설명한다.
정류기부(100)에서 제로 dc 링크 전류 정류(commutation)를 보장하기 위하여 인버터부(110)는 정류기부(100)가 정류 중일 때 제로 벡터에서 동작해야 한다. 그러므로 정류기부(100)에서의 모든 전류는 정류 동안 제로이다. 그것은 정류기부(100)에서 전원 스위칭 손실을 줄이는 결과를 초래하고, 복잡한 다단계 정류는 회피된다. 인버터부(110)에서 제로 벡터를 선택하는 원리에 따라, 스위칭 패턴은 정류기부(100) 및 인버터부(110)가 섹터 1에서 동작하는 경우에, 도 3에서와 같이 배열된다. 정류기부(100)에서의 액티브 스위치(Sbn, SCN)의 상태 천이는 제로 dc 링크 전류에서 발생하는 것으로 보일 수 있다. 도 3은 샘플링 주기의 절반(TS/2) 동안 모든 스위치의 스위칭 상태 및 타이밍을 보여준다.
지금까지 살펴본 바 있는 IMC의 개발에 있어 연구자들은 많은 관심을 가져 왔으며, 특히 IMC 토폴로지의 개발에 초점을 맞추고 있는 연구 간행물도 많이 존재한다. 이러한 간행물들은 예를 들어, 도 1의 정류기부(100)에 감소된 수의 전원 스위치를 갖는 신규 희소행렬(novel sparse matrix) 컨버터 토폴로지를 제안하거나, 다중 드라이브 시스템에 적용하기 위한 듀얼 출력을 갖는 IMC 토폴로지의 구축 가능성을 제공한다. 또한 하이브리드 IMC는 최대 전송 전압 비율(maximum transfer voltage ratio)을 0.866에서 1로 증가시키기 위하여 제안된다.
반면 일부 논문은 MC를 위한 변조 기술에 집중하고 있다. 일반적으로 변조 전략은 공간 벡터를 기반으로 개발되어 왔고, IMC를 위한 SVPWM 방법이 최초로 소개된 바 있다. 공통 모드 전압이 감소된 SVPWM에 대한 또 다른 연구도 제안되었다. 이러한 결과에 근거해 볼 때 IMC의 입력 전류/출력 전압의 사인파 및 최대 전압 전송 비율이 SVPWM 방법으로 얻어진다.
그런데 이와 같은 SVPWM의 접근 방식은 각 구간의 스위칭 시간을 연산에 의해 찾거나 룩업 테이블 안에 스위칭 패턴을 설정해 두어야 하는 어려움이 있다. 이러 인해 가령 연산에 의해 찾는 과정은 복잡한 계산을 요구하게 되는 문제가 있다.
본 발명의 실시예에서는 IMC를 제어하기 위한 신규한 캐리어 기반 PWM 방법으로서, 예컨대 상승 및 하강 기울기가 고정된 하나의 대칭적인 삼각형 신호만을 사용하여 정류기부 및 인버터부를 모두 제어 가능하고, 대부분의 디지털 신호 프로세서(DSP)에서 사용 가능한 하나의 업/다운 카운터만을 사용하여 구현이 용이한 제어장치 및 제어신호 생성방법을 제공함에 목적이 있다.
또한 본 발명의 실시예는 유효 벡터의 듀티 사이클을 결정하고, 기준 출력 전압 벡터 및 기준 입력 전류 벡터의 위치에 따라 스위칭 패턴을 생성하는 데에 시간이 오래 걸리는 SVPWM에 비해 DSP를 위한 연산 복잡성을 보다 줄일 수 있는 제어장치, 제어신호 생성방법 및 매트릭스 컨버터를 제공함에 다른 목적이 있다.
본 발명의 실시예에 따른 제어장치는 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부와, 상기 DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부 중 적어도 하나를 제어하기 위한 제어장치로서, 상기 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하여 출력하는 변조신호 생성부; 상기 변조 신호와 비교하기 위한 비교 신호로서 캐리어 신호를 발생하는 캐리어신호 발생부; 및 상기 변조 신호와 상기 캐리어 신호를 비교하여 비교 결과를 출력하며, 상기 비교 결과를 상기 정류기부 및 상기 인버터부 중 적어도 하나를 제어하기 위한 제어 신호로서 출력하는 비교부를 포함하는 것을 특징으로 한다.
상기 제어장치는 상기 3상 출력 전압을 제공받아 상기 각 위상의 전압에 대한 오프셋 전압을 계산하는 오프셋전압 계산부를 더 포함하는 것을 특징으로 한다.
상기 오프셋 전압은, 관계식
Figure 112012007165871-pat00018
에 의해 계산되며, 여기서, vmax = max(vA, vB, vC)이고, vmin = min(vA, vB, vC)인 것을 특징으로 한다.
상기 변조신호 생성부는, 관계식
Figure 112012007165871-pat00019
,
Figure 112012007165871-pat00020
에 의해 상기 출력 전압 VA에 대한 적어도 하나의 변조 신호를 생성하고,
Figure 112012007165871-pat00021
,
Figure 112012007165871-pat00022
에 의해 상기 출력 전압 VB에 대한 적어도 하나의 변조 신호를 생성하며,
Figure 112012007165871-pat00023
,
Figure 112012007165871-pat00024
에 의해 상기 출력 전압 VC에 대한 적어도 하나의 변조 신호를 생성하는 것을 특징으로 한다.
상기 변조신호 생성부가 상기 각 위상의 출력 전압에 대한 2개의 변조 신호를 출력하는 경우, 상기 비교부는 각각의 변조 신호에 대한 비교 결과를 출력하는 것을 특징으로 한다.
상기 제어장치는 상기 비교부가 각각의 변조 신호에 대한 비교 결과를 출력하는 경우, 상기 비교 결과를 논리 조합하여 생성한 논리 신호를 상기 제어 신호로서 출력하는 논리 회로부를 더 포함하는 것을 특징으로 한다.
상기 논리 회로부는, 상기 각 위상의 출력 전압에 대한 2개의 변조 신호가 서로 동일한 값을 가질 때의 결과를 상기 제어 신호로서 출력하여 제1 논리회로; 및 상기 제1 논리회로의 출력 결과를 반전시켜 상기 제어 신호로서 출력하는 제2 논리회로를 포함하는 것을 특징으로 한다.
또한 본 발명의 실시예에 따른 제어신호 생성방법은 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부와, 상기 DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부 중 적어도 하나를 제어하기 위한 제어신호 생성방법으로서, 변조신호 생성부가 상기 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하여 출력하는 단계; 캐리어신호 발생부가 상기 변조 신호와 비교하기 위한 비교 신호로서 캐리어 신호를 발생하는 단계; 및 비교부가 상기 변조 신호와 상기 캐리어 신호를 비교하여 비교 결과를 출력하며, 상기 비교 결과를 상기 정류기부 및 상기 인버터부 중 적어도 하나를 제어하기 위한 제어 신호로서 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 제어신호 생성방법은, 상기 3상 출력 전압을 제공받아 상기 각 위상의 전압에 대한 오프셋 전압을 계산하는 단계를 더 포함하는 것을 특징으로 한다.
상기 변조신호 생성부는 상기 변조 신호의 생성시 상기 오프셋 전압을 추가로 이용하는 것을 특징으로 한다.
상기 제어신호 생성방법은, 상기 비교부가 각각의 변조 신호에 대한 비교 결과를 출력하는 경우, 상기 비교 결과를 논리 조합하여 생성한 논리 신호를 상기 제어 신호로서 출력하는 단계를 더 포함하는 것을 특징으로 한다.
상기 논리 신호를 상기 제어 신호로서 출력하는 단계는, 상기 각 위상의 출력 전압에 대한 2개의 변조 신호가 서로 동일한 값을 가질 때 출력되는 제1 논리신호를 상기 제어 신호로서 제공하는 단계; 및 상기 제1 논리신호를 반전시켜 생성한 제2 논리신호를 상기 제어 신호로서 제공하는 단계를 포함하는 것을 특징으로 한다.
나아가 본 발명의 실시예에 따른 매트릭스 컨버터는 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부; 상기 DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부; 및 상기 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하며, 캐리어 신호와 상기 변조 신호를 비교한 비교 결과를 제어 신호로서 이용하여 상기 정류기부 및 상기 인버터부 중 적어도 하나를 제어하는 제어부를 포함하는 것을 특징으로 하는 한다.
도 1은 일반적인 3상 직접식 매트릭스 컨버터의 구조를 나타내는 도면,
도 2는 도 1의 정류기부 및 인버터부의 공간 벡터 다이어그램,
도 3은 도 1의 정류기부 및 인버터부의 스위칭 상태를 나타내는 도면,
도 4는 본 발명의 실시예에 따른 매트릭스 컨버터의 블록 다이어그램,
도 5는 도 4의 제어부의 구조를 나타내는 도면,
도 6은 정류기부의 제어를 위한 제어신호 생성방법을 예시한 도면,
도 7은 인버터부의 제어를 위한 제어신호 생성방법을 예시한 도면,
도 8은 본 발명의 실시예에 따른 IMC의 dc 링크 전압 및 dc 링크 전류의 나타내는 도면,
도 9는 본 발명의 실시예에 따른 IMC의 입력 파형을 나타내는 도면,
도 10은 본 발명의 실시예에 따른 출력 파형을 나타내는 도면,
도 11은 실험 장비의 사진을 나타내는 도면,
도 12는 정류기부의 변조 스위치(Sbn)와 인버터부의 3개의 상단 스위치(SA, SB, SC)에 대한 실험상의 PWM 신호를 나타내는 도면,
도 13은 정류기부에 있는 6개의 양방향 스위치를 위한 실험상의 PWM 신호를 나타내는 도면,
도 14는 dc 링크 전압 및 dc 링크 전류 파형을 나타내는 도면,
도 15는 IMC의 입력 전류(iai), 전원공급장치의 입력 전류(ias) 및 그에 상응하는 위상 전압(va)을 나타내는 도면,
도 16은 라인과 라인간 출력 전압 및 출력 위상 전류를 나타내는 도면,
도 17은 본 발명의 실시예에 따른 제어신호 생성방법의 흐름도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 매트릭스 컨버터의 블록 다이어그램이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 매트릭스 컨버터(혹은 매트릭스 컨버터 시스템)는 가령 외부에서 입력된 3상 교류 전원을 직류로 변환하여 다양한 레벨의 dc 링크 전압을 출력하는 정류기부(400), 정류기부(400)에서 제공받은 dc 링크 전압의 레벨을 변환하여 정극성 및 부극성의 양극성을 갖는 3상 전압으로 변환하여 출력하는 인버터부(410), 그리고 정류기부(400)와 인버터부(410) 중 적어도 하나를 제어하는 제어부(420)의 일부 또는 전부를 포함할 수 있다.
여기서 정류기부(400) 및 인버터부(410)는 설명의 편의상 도 1을 참조하여 설명한 정류기부(100) 및 인버터부(110)를 포함할 수 있으나, 본 발명의 실시예에서는 반드시 그 구조에 한정하지는 않을 것이다. 다시 말해, 본 발명의 실시예에 따른 매트릭스 컨버터는 예컨대 도 1의 정류기부(100)의 입력단이나 출력단에 연결되는 별도의 전압 링크부로서 커패시터로 이루어진 전압 저장부 등을 더 포함할 수 있으며, 도 1의 정류기부(100)를 구성하는 스위칭소자들 및 다이오드의 연결 구조는 다를 수 있다. 따라서, 본 발명의 실시예에서의 정류기부(400)는 3상의 교류 전원을 직류로 변환하여 출력하는 것이라면 어떠한 형태이어도 무관할 것이다.
다만, 설명의 충분한 이해를 돕기 위하여 이하에서는 종래기술의 도면이나 수학식을 함께 참조하여 설명할 수 있을 것이다.
도 5는 도 4의 제어부의 구조를 나타내는 도면이고, 도 6은 도 4의 정류기부의 제어를 위한 제어신호 생성방법을 예시한 도면이며, 도 7은 도 4의 인버터부의 제어를 위한 제어신호 생성방법을 예시한 도면이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 제어부 즉 제어장치는 크게 변조 신호부(500)와 제어 신호부(510)로 구분될 수 있는데, 여기서 변조 신호부(500)는 오프셋전압 계산부(501) 및 변조신호 생성부(503)의 일부 또는 전부를 포함할 수 있고, 제어 신호부(510)는 캐리어신호 발생부(511), 비교부(513) 및 논리 회로부(515)의 일부 또는 전부를 포함할 수 있다. 다만, 본 발명의 실시예에서는 발명의 충분한 이해를 돕기 위하여 전부 포함하는 것으로 설명하고자 한다.
본 발명의 실시예에 따른 제어장치는 가령 캐리어 기반 PWM 변조기로서 변조 신호들과 캐리어 신호를 이용하여 제어 신호를 생성한다. 다시 말해, PWM 신호 즉 제어 신호는 변조 신호를 대칭적인 삼각형 캐리어 신호와 비교하여 생성한다. 캐리어 신호의 주파수는 변조 신호의 주파수보다 훨씬 높다. 캐리어 기반 PWM을 SVPWM과 연계시키려면, 캐리어 신호와 비교되고 SVPWM 기술과 동일한 펄스를 생성하는 변조 신호들의 집합(set)을 찾아야 한다. 본 발명의 실시예에 따라 정류기부 및 인버터부를 위한 캐리어 기반 PWM 방식의 수행은 독립적이어야 한다.
먼저, 본 발명의 실시예에 따른 제어장치가 도 4의 정류기부(400), 가령 도 1의 정류기부(100)를 제어하는 경우에 대하여 살펴보기로 한다.
도 2의 (a)에서 볼 때, 입력 전류 벡터가 섹터 1에 위치한다고 가정하자. 이때 위상 a를 갖는 상단 스위치(Sap)의 적용 시간과 위상 b, c를 갖는 2개의 하단 스위치들(Sbn, Scn)의 적용 시간은 도 6의 (a)에 나타낸 바와 같다. 이때 샘플링 주기의 1/2인 Ts/2에서 스위치 Sap의 적용 시간은 Ts/2이고, 스위치 Scn의 적용 시간은 dxTs/2이다. 도 6의 (b)는 게이트 신호 즉 제어 신호들을 생성하기 위한 변조 신호와 캐리어 신호를 비교해서 보여주고 있다. 도 6의 (b)에 나타내고 있는 대칭적인 삼각 캐리어 신호는 <수학식 14>와 같이 표현될 수 있다.
Figure 112012007165871-pat00025
여기서, vt와 V1은 캐리어 신호의 순시 값과 피크 값을 각각 나타낸다.
변조 신호들은 가령 도 1의 정류기부(100)에서 6개의 모든 양방향 스위치를 위한 게이트 신호들을 생성하기 위해 사용되는데, <수학식 15> 내지 <수학식 17>에서와 같이 표현될 수 있다.
Figure 112012007165871-pat00026
Figure 112012007165871-pat00027
Figure 112012007165871-pat00028
스위치 Sbn을 위한 게이트 신호는 스위치 Scn을 위한 게이트 신호와 상보적이 된다.
이어 본 발명의 실시예에 따른 제어장치가 도 4의 인버터부(410), 가령 도 1의 인버터부(110)를 제어하는 경우에 대하여 살펴보기로 한다.
도 6의 (a)는 기준 출력 전압 벡터가 섹터 1에 위치할 때, 인버터부의 스위칭 패턴을 보여준다. 도 3의 SVPWM에 따라 인버터 스위칭 주파수가 캐리어 신호 주파수의 2배인 것을 보여준다. 그러므로 가령 도 1의 인버터부(110)에서의 각 스위치용 게이트 신호를 생성하려면 2개의 변조 신호가 필요하다. 예를 들어, 위상 A을 갖는 상단 스위치(SA)를 위한 게이트 신호를 생성하기 위하여 2개의 변조 신호, 즉 vA1과 vA2가 필요하다. 변조 신호 vA1과 vA2, 그리고 캐리어 신호 vt의 파형은 도 6의 (b)에 나타낸 바와 같다. 펄스 SA1 및 SA2는 2개의 변조 신호 vA1 및 vA2를 대칭적인 삼각파 신호 vt와 비교하는 것에 의해 각각 얻어진다. 그래서 스위치 SA를 위한 게이트 신호는 도 6의 (c)에 도시된 대로 EXNOR 함수를 사용하여 결정된다. 이는 <수학식 18>과 같이 표현될 수 있다.
Figure 112012007165871-pat00029
<수학식 12> 및 <수학식 13>으로부터 얻은 제로 벡터 및 액티브 벡터의 적용 시간을 <수학식 14>로 대체함으로써 2개의 변조 신호 vA1과 vA2를 <수학식 19> 및 <수학식 20>에서와 같이 얻을 수 있다.
Figure 112012007165871-pat00030
Figure 112012007165871-pat00031
유사한 계산 방식에 의해, 스위치 SB, SC를 위한 게이트 신호를 생성하기 위하여 한 쌍의 변조 신호들은 <수학식 21> 내지 <수학식 24>에 의해 결정된다.
Figure 112012007165871-pat00032
Figure 112012007165871-pat00033
Figure 112012007165871-pat00034
Figure 112012007165871-pat00035
여기서, Voffset은 오프셋 전압으로 <수학식 25>와 같이 표현될 수 있다.
Figure 112012007165871-pat00036
<수학식 19> 내지 <수학식 25>는 기준 출력 전압 벡터가 섹터 1에 위치할 때 얻어진다. 일반적으로 오프셋 전압이 <수학식 26>과 같이 선택되면, 이러한 수학식들은 기준 출력 벡터가 다른 섹터에 위치하게 될 때 유효하다.
Figure 112012007165871-pat00037
여기서, vmax = max(vA, vB, vC)이고, vmin = min(vA, vB, vC)이다.
<수학식 26>에서와 같이 선택된 오프셋 전압 요소(component)는 인버터부(110)에서
Figure 112012007165871-pat00038
의 최대 변조 지수에 이른다. 그러므로 본 발명의 실시예에서 제안하는 캐리어 기반 PWM 방식을 갖는 IMC의 최대 전압 전송 비율은 <수학식 27>에서와 같이 표현될 수 있다.
Figure 112012007165871-pat00039
그러면 도 5를 참조하여 본 발명의 실시예에 따른 제어장치에 대하여 좀더 구체적으로 살펴보도록 한다.
도 5를 도 4와 함께 참조하면, 변조 신호부(500)와 제어 신호부(510)로 구분되는 개별 블록은 IMC의 인버터부(410), 가령 도 1의 인버터부(110)를 제어하기 위해 구현된다. 모든 요구 동작들은 룩업 테이블 혹은 복잡한 계산 없이도 쉽게 실행될 수 있으며, 정류기부(400)와 인버터부(410)의 스위칭 상태를 조정할 필요가 없게 된다.
오프셋전압 계산부(501)는 예를 들어 출력하고자 하는 인버터 3상 출력전압(혹은 그에 대한 기준전압)을 제공받아 전압의 오프셋 전압(Voffset)을 계산한다. 이때 오프셋 전압은 가령 <수학식 26>이 적용된 알고리즘의 수행을 통해 계산될 수 있으며, 여기서 3상 출력전압은 앞의 <수학식 2>를 통해 계산되어 제공될 수 있는데, 이와 같은 출력전압은 가령 매트릭스 컨버터의 설계시 설정된 전압에 해당될 수 있다.
변조신호 생성부(503)는 3상 입력 전압(Va, Vb, Vc), 오프셋전압 계산부(501)에서 제공된 오프셋 전압(Voffset), 그리고 출력하고자 하는 인버터 3상 출력전압(VA, VB, VC)을 이용하여 각 위상의 출력전압에 대한 2개의 변조 신호 즉 변조 전압을 생성하여 출력한다. 앞서 살펴보았지만, 변조신호 생성부(503)는 <수학식 19> 내지 <수학식 24>을 가령 알고리즘의 형태로 적용함으로써 도 1의 인버터부(110)를 구성하는 스위칭소자들을 제어하기 위한 변조 신호들을 생성할 수 있다. 이때 출력되는 변조 신호들은 직류 형태를 이루는 것이 바람직하며, 3상 입력 전압은 <수학식 1>에서와 같이 표현될 수 있다.
캐리어신호 발생부(511)는 예컨대 삼각파 발생기로서 주파수는 도 1의 인버터부(110)의 스위칭 주파수의 1/2배이다. 다시 말해, 하나의 삼각파가 발생되는 구간에서, 상보적으로 동작하는 한 쌍의 스위칭소자들이 온/오프된다고 볼 수 있다. 또한 인버터부(110)의 스위칭소자들은 삼각파의 1/2 주기(TS/2)에서 듀티비를 결정할 수 있을 것이다.
비교부(513)는 변조신호 생성부(503)에서 출력되는 변조 신호들과 캐리어신호 발생부(511)에서 출력되는 캐리어 신호를 비교한다. 이때 비교부(513)는 각각의 변조 신호와 캐리어 신호의 비교에 따라 '0' 또는 '1' 중 하나의 결과를 출력할 수 있다. 예를 들어, 비교부(513)는 변조신호 생성부(503)에서 출력되는 정극성 및 부극성의 2개의 변조 신호를 각각 비교하여 비교 결과를 논리 회로부(515)로 출력할 수 있는데, 본 발명의 실시예에 따라 각각 변조 신호의 값이 캐리어 신호의 값보다 클 때 1의 결과를 출력하는 것이 바람직하다. 이를 위하여 가령 비교부(513)는 도 5에서와 같이 감산기(미표기) 및 신호 제한기(limiter)(미표기)를 포함할 수 있다. 이때 감산기는 변조 신호와 캐리어 신호를 감산하여 감산 결과를 출력한다면, 신호 제한기는 감산한 결과가 특정 값을 초과하지 않는 한, 가령 '1'의 결과를 출력할 수 있다. 한편 비교부(513)는 비교 결과로서 하나의 변조 신호를 논리 회로부(515)의 경유 없이 바로 인버터부(110)로 제공할 수도 있을 것이다. 이의 경우 비교 결과는 제어 신호로 이용될 수 있는 것이다.
논리 회로부(515)는 본 발명의 실시예에 따라 EXNOR 게이트와 같은 논리 게이트를 포함한다. 다시 말해, 2개의 입력, 즉 2개의 변조 신호에 대한 비교 결과가 '0' 또는 '1'로서 서로 일치할 때, '1'의 논리신호를 출력하고, 서로 일치하지 않을 때 '0'의 논리신호를 출력하게 되는 것이다. 이때 출력 결과는 <수학식 18>에 따라 결정되어 출력될 수 있다. 물론 본 발명의 실시예에 따라 논리 회로부(515)는 원하는 결과를 얻을 수만 있다면 EXNOR 게이트 이외에 어떠한 논리 게이트의 조합이어도 무관하므로 이에 특별히 한정하지는 않을 것이다. 결국, 본 발명의 바람직한 실시예에 따른 제어장치는 논리 회로부(515)에서 출력되는 논리신호에 의해 도 1에 도시된 바 있는 인버터부(110), 더 나아가 정류기부(100)의 스위칭소자들을 제어할 수 있게 된다. 여기서 논리신호는 곧 스위칭소자들의 제어 신호가 된다.
또한 논리 회로부(515)는 도 5에서와 같이 EXNOR 게이트의 출력에 부정(NOT) 회로(혹은 인버터)를 더 포함함으로써 가령 도 1에 도시된 인버터부(110)의 상단 스위칭소자들과 하단 스위칭소자들을 상보적으로 동작시킬 수 있을 것이다.
본 발명의 실시예에 따르면, 예컨대 상승 및 하강 기울기가 고정된 하나의 대칭적인 삼각형 신호만을 사용하여 IMC 등의 정류기부 및 인버터부를 모두 제어 가능하고, 대부분의 디지털 신호 프로세서(DSP)에서 사용 가능한 하나의 업/다운 카운터만을 사용함으로써 장치의 구현이 용이할 수 있을 것이다.
또한 본 발명의 실시예에 따르면 유효 벡터의 듀티 사이클을 결정하고, 기준 출력 전압 벡터 및 기준 입력 전류 벡터의 위치에 따라 스위칭 패턴을 생성하는 데 시간이 오래 걸리는 SVPWM에 비해 DSP를 위한 연산 복잡성을 줄일 수 있을 것이다.
이어 본 발명의 실시예에 의한 시뮬레이션 과정 및 결과를 살펴보도록 한다.
본 발명의 실시예에 따른 방법의 유효성을 증명하기 위하여 Psim 9.0 소프트웨어에 의해 시뮬레이션을 수행하였다. 본 시스템은 다음과 같은 파라미터로 시뮬레이션이 수행된다.
1) 3상 입력 전압: 100V/60Hz(line-to-neutral 전압)
2) LC 입력 필터 파라미터: L=1.4mH, C=22.5μF
3) 3상 부하: 유도성 부하로서, R=12Ω, L=10mH
4) 부하의 전송 전압률: 0.75(q=0.75), 주파수: 50Hz(fout=50Hz)
5) 대칭적인 삼각 캐리어 신호의 주파수: 10kHz
도 8은 본 발명의 실시예에 따른 IMC의 dc 링크 전압과 dc 링크 전류의 시뮬레이션 결과를 나타내는 도면이고, 도 9는 본 발명의 실시예에 따른 IMC의 입력 파형을 나타내는 도면이며, 도 10은 본 발명의 실시예에 따른 출력 파형을 나타내는 도면이다.
도 8에서 볼 때, 정류기부 제어에서 제로 벡터는 제거된다. 그러므로 dc 링크 전압이 제로 값에 도달하지는 않는다. dc 링크 전압은 2개의 라인 간 입력 전압에 의해 형성된다. 또한 도 9에 도시된 바와 같이, IMC의 입력 전류(iai)와 전원공급장치의 주 입력 전류(ias)는 라인과 중성점(line-to-neutral) 간 전압(va)과 위상이 같다. 도 10에서 볼 때, 상단 부위(vAB)는 라인과 라인 간 출력 전압이고, 하단 부위(iC)는 출력 위상 전류를 나타내는 것으로서, 출력 전류는 순수 사인파인 것을 볼 수 있다. 이와 같은 결과로부터 본 발명의 실시예에 따른 캐리어 기반 PWM 방법을 이용하는 IMC는 사인파의 입력 및 출력 전류를 제공하게 됨을 알 수 있다.
그러면 위의 시뮬레이션 대비 실험 결과에 대하여 살펴보도록 한다.
본 발명의 실시예에서 제안하는 이론 및 시뮬레이션을 검증하기 위하여 IMC 토폴로지가 실험실에 구축된다. 실험은 시뮬레이션 파라미터들과 동일한 3상 전원공급장치(60Hz/100V), 3상 유도 부하(R = 12Ω, L = 10mH), Y 접속의 입력 필터(L = 1.4mH, C = 22.5μF )를 사용하여 수행되었다. 도 11은 실험 장비의 사진을 나타내는 도면이다. 제어 시스템은 150MHz의 클럭으로 동작하는 32 비트 DSP TMS320F28335와 복합 프로그래머블 논리장치(CPLD)인 EPM7128SLC84-15로 실행되었다. 전원 스위치 IGBT의 전원 스위치들, 가령 G4PF50WD가 정류기부과 인버터부의 전원 회로를 구현하는 데에 사용되었다.
도 12는 정류기부의 변조 스위치(Sbn)와 인버터부의 3개의 상단 스위치(SA, SB, SC)를 위한 실험상의 PWM 신호를 나타내는 도면이다.
도 12에서 볼 때, 스위치 Sbn의 상태는 인버터부가 자유 회전 상태(free-wheeling state)로 스위칭되는 때에 하이(High)에서 로우(Low)로 또는 로우에서 하이로 변화되는 것을 볼 수 있다. 그러므로 정류기부에서 제로 dc 링크 전류 정류는 보장된다. 정류기부의 스위칭 주파수가 캐리어 신호와 동일 주파수(10 kHz)인 반면, 인버터부의 스위칭 주파수는 정류기 주파수의 2배라는 것은 분명하다.
도 13은 정류기부에 있는 6개의 양방향 스위치를 위한 실험상의 PWM 신호를 나타내는 도면이다.
각 섹터에서, 1개의 스위치는 항상 하이 상태이고 2개의 스위치는 변조되는 것을 관찰할 수 있다. 다른 스위치들은 모두 로우 상태에 있다. 예를 들어, 섹터 1에서, 스위치 Sap는 하이 상태이고 2개의 스위치 Sbn 및 Scn은 vab 및 vac 값을 갖는 dc 링크 전압을 생성하기 위해 변조된다.
도 14는 dc 링크 전압 및 dc 링크 전류 파형을 나타내는 도면이다.
dc 링크 전압은 최대 평균 dc 링크 전압을 달성하기 위해 최대 및 중간(medium) 라인과 라인간 입력 전압으로 스위칭되는 것을 볼 수 있다. dc 링크 전압은 정류기부 제어에서 제로 벡터의 부족으로 인해 아무런 제로 값도 갖지 않는다. dc 링크 전류는 인버터부가 제로 벡터(V0, 7)에서 동작할 때 제로 값에 도달하고, 이때 정류기부에서 정류가 일어난다.
도 15는 IMC의 입력 전류(iai), 전원공급장치의 입력 전류(ias) 및 그에 상응하는 위상 전압(va)을 나타내는 도면이다.
IMC의 입력 전류가 불연속일지라도 전원공급장치의 입력 전류는 사인파이다. 기대한 대로, 메인 입력 전류는 위상이 입력 전압과 같다. 그렇지만 IMC 입력 전류에서 입력 필터 LC 공진에 의해 초래되는 경미한 발진성 리플이 존재한다.
도 16은 라인과 라인간 출력 전압 및 출력 위상 전류를 나타내는 도면이다.
라인과 라인간 피크 출력 전압이 라인과 라인간 입력 전압(173V)과 같은 것을 관찰할 수 있다. 출력 전류 파형에 근거해 볼 때, 양호한 사인 파형을 얻을 수 있다는 것은 명백하다.
실험 결과에 근거하여, 단위 역률 인자(unity input power factor)와 입력 전류 및 출력 전류의 양자를 위한 사인파와 같은 IMC 성능은 본 발명의 실시예에서 제안한 방법을 사용함으로써 달성될 수 있다는 것을 알 수 있다. 이러한 실험 결과는 시뮬레이션 결과와 거의 동일하다.
지금까지 본 발명의 실시예에 따른 IMC를 위한 캐리어 기반의 변조 방식을 살펴보았다. 결국 1개의 대칭적인 삼각 캐리어 신호만이 정류기부 및 인버터부의 양자 모두를 위한 제어용 펄스를 생성하기 위하여 사용되기 때문에, 종래의 SVPWM에 비하여 더 간단한 하드웨어와 소프트웨어로 쉽게 실행될 수 있다. 특히, 본 발명의 실시예에서 제안하는 방법은 기준 입력 전류 벡터 및 기준 출력 전압 벡터의 위치를 검출하는 어려움, 정류기부 및 인버터부에서 유효 벡터에 대한 듀티 사이클을 계산하는 부담, 그리고 IMC의 유효 스위칭 패턴을 위해 정류기부와 인버터부의 스위칭 상태를 조합하는 복잡성 등과 같이 SVPWM에서의 몇 가지 단점들을 극복한다.
본 발명의 실시예에서 제안하는 방법은 수치로 표현되는(numerical) 시뮬레이션에 의해 검증되었다. 또한 실험상 하드웨어가 설정되고, 제안된 변조는 DSP와 CPLD를 사용해서 실행되었다. 실험 결과들은 이론적 분석 및 시뮬레이션 결과를 입증하는 것이라 할 수 있다.
도 17은 본 발명의 실시예에 따른 제어신호 생성방법의 흐름도이다.
설명의 편의상 도 17을 도 5와 함께 참조하면, 본 발명의 실시예에 따른 제어장치는 출력하고자 하는 인버터 3상 출력 전압의 각 위상 전압(VA, VB, VC)에 대한 변조 신호를 생성한다(S1701). 이를 위하여 제어장치는 가령 IMC의 정류기부로 입력되는 3상의 교류 전압(Va, Vb, Vc)을 함께 제공받아 이를 이용할 수 있다. 여기서, 3상의 교류 전압(Va, Vb, Vc) 및 각 위상 전압(VA, VB, VC)은 <수학식 1> 및 <수학식 2>에 나타낸 바 있으며, 두 전압을 이용한 변조 신호의 계산은 <수학식 19> 내지 <수학식 24>에서 설명하였으므로 더 이상의 설명은 생략하도록 한다. 다만, 변조 신호는 정극성 및 부극성의 DC 전압 형태를 갖는 것이 바람직하다.
나아가, 본 발명의 실시예에 따른 제어장치는 이러한 변조 신호를 생성하는 과정에서 각 위상 전압(VA, VB, VC)에 대한 오프셋 전압을 추가로 계산하고, 계산된 오프셋 전압을 변조 신호의 생성시 함께 이용하여 변조 신호를 생성할 수도 있다. 따라서 본 발명의 실시예에서는 어떠한 값들을 이용하여 변조 신호를 생성하는지에 대하여 특별히 한정하지는 않을 것이다.
또한 제어장치는 변조 신호와 비교를 수행하기 위한 캐리어 신호를 발생한다(S1703). 예를 들어, 캐리어 신호로서는 삼각파 신호를 발생할 수 있으며, 본 발명의 실시예에 따라 삼각파 신호는 대칭적인 삼각파를 발생하는 것이 바람직하다.
그리고 제어장치는 변조 신호와 캐리어 신호를 비교하여 비교 결과를 제어 신호로서 출력한다(S1705). 이를 위하여 제어장치는 변조 신호와 캐리어 신호의 값을 서로 감산한 후, 감산 결과가 일정한 값을 초과하지 않을 때 '1'의 값을 출력하도록 하거나, 캐리어 신호의 값이 변조 신호의 값을 초과하지 않는 범위에서만 '1'의 값을 출력하도록 할 수 있을 것이다.
이때 제어장치는 가령 각 위상 전압(VA, VB, VC)에 대한 2개의 변조 신호(VA1, VA2; VB1, VB2; VC1, VC2)를 생성하는 경우 2개의 변조 신호를 논리 조합하여 해당 결과를 제어 신호로서 출력하는 과정을 추가로 수행할 수 있다. 예를 들어 제어장치는 2개의 변조 신호에 대한 비교 결과가 서로 동일한 값을 가질 때 '1'의 결과가 출력되도록 설계하는 것이 바람직하다. 이때 제어장치는 가령 IMC의 정류기부 또는 인버터부를 구성하는 스위칭소자의 상보적 동작을 위하여 '1'의 출력 결과와 함께 이를 반전시켜 제어신호로서 제공할 수 있을 것이다.
본 발명의 실시예에 따르면, 예컨대 상승 및 하강 기울기가 고정된 하나의 대칭적인 삼각형 신호만을 사용하여 IMC 등의 정류기부 및 인버터부를 모두 제어 가능하고, 대부분의 디지털 신호 프로세서(DSP)에서 사용 가능한 하나의 업/다운 카운터만을 사용함으로써 장치의 구현이 용이할 수 있을 것이다.
또한 본 발명의 실시예에 따르면 유효 벡터의 듀티 사이클을 결정하고, 기준 출력 전압 벡터 및 기준 입력 전류 벡터의 위치에 따라 스위칭 패턴을 생성하는데 시간이 오래 걸리는 SVPWM에 비해 DSP를 위한 연산 복잡성을 줄일 수 있을 것이다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100, 400: 정류기부 110, 410: 인버터부
500: 변조 신호부 501: 오프셋전압 계산부
503: 변조신호 생성부 510: 제어 신호부
511: 캐리어신호 발생부 513: 비교부
515: 논리 회로부

Claims (8)

  1. 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부와, 상기 DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부 중 적어도 하나를 제어하기 위한 제어장치로서,
    상기 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하여 출력하는 변조신호 생성부;
    상기 변조 신호와 비교하기 위한 비교 신호로서 캐리어 신호를 발생하는 캐리어신호 발생부; 및
    상기 변조 신호와 상기 캐리어 신호를 비교하여 비교 결과를 출력하며, 상기 비교 결과를 상기 정류기부 및 상기 인버터부 중 적어도 하나를 제어하기 위한 제어 신호로서 출력하는 비교부를 포함하고,
    상기 변조신호 생성부는,
    관계식
    Figure 112013103489687-pat00057
    ,
    Figure 112013103489687-pat00058
    에 의해 상기 출력 전압 VA에 대한 적어도 하나의 변조 신호를 생성하고,
    Figure 112013103489687-pat00059
    ,
    Figure 112013103489687-pat00060
    에 의해 상기 출력 전압 VB에 대한 적어도 하나의 변조 신호를 생성하며,
    Figure 112013103489687-pat00061
    ,
    Figure 112013103489687-pat00062
    에 의해 상기 출력 전압 VC에 대한 적어도 하나의 변조 신호를 생성하는 것을 특징으로 하는 제어장치.
    여기서, vA1, vA2 : A상 인버터 스위치 SA 구동을 위한 게이트 신호를 생성하기 위한 변조신호, vB1, vB2 : B상 인버터 스위치 SB 구동을 위한 게이트 신호를 생성하기 위한 변조신호, vC1, vC2 : C상 인버터 스위치 SC 구동을 위한 게이트 신호를 생성하기 위한 변조신호, V1 : 캐리어 신호의 피크 값, dx, dy : 필요한 정류기부 입력전류 생성을 위한 2개의 액티브 전류 벡터의 듀티 사이클, vA, vB, vc : 3상 출력 전압, voffset : 오프셋 전압, Vdc : DC 링크 전압을 말함.
  2. 제1항에 있어서,
    상기 제어장치는 상기 3상 출력 전압을 제공받아 상기 각 위상의 전압에 대한 오프셋 전압을 계산하는 오프셋전압 계산부를 더 포함하고,
    상기 오프셋전압 계산부는,
    관계식
    Figure 112013103489687-pat00063
    에 의해 계산되며,
    여기서, vmax = max(vA, vB, vC)로서 3상 출력전압 vA, vB, vC 가운데 최대값이고, vmin = min(vA, vB, vC)로서 3상 출력전압 vA, vB, vC 가운데 최소값인 것을 특징으로 하는 제어장치.
  3. 제1항에 있어서,
    상기 변조신호 생성부가 상기 각 위상의 출력 전압에 대한 2개의 변조 신호를 출력하는 경우, 상기 비교부는 각각의 변조 신호에 대한 비교 결과를 출력하는 것을 특징으로 하는 제어장치.
  4. 제3항에 있어서,
    상기 제어장치는 상기 비교부가 각각의 변조 신호에 대한 비교 결과를 출력하는 경우, 상기 비교 결과를 논리 조합하여 생성한 논리 신호를 상기 제어 신호로서 출력하는 논리 회로부를 더 포함하는 것을 특징으로 하는 제어장치.
  5. 3상의 교류 전압(Va, Vb, Vc)을 DC 전압으로 변환하여 출력하는 정류기부와, 상기 DC 전압을 정극성(+) 및 부극성(-)의 양극성 전압으로 변환하여 3상 전압을 출력하는 인버터부 중 적어도 하나를 제어하기 위한 제어신호 생성방법으로서,
    변조신호 생성부가 상기 3상의 교류 전압과, 출력하고자 하는 인버터 3상 출력 전압(VA, VB, VC)을 이용하여 각 위상의 출력 전압에 대한 정극성 및 부극성 중 적어도 하나의 극성을 갖는 변조 신호를 생성하여 출력하는 단계;
    캐리어신호 발생부가 상기 변조 신호와 비교하기 위한 비교 신호로서 캐리어 신호를 발생하는 단계; 및
    비교부가 상기 변조 신호와 상기 캐리어 신호를 비교하여 비교 결과를 출력하며, 상기 비교 결과를 상기 정류기부 및 상기 인버터부 중 적어도 하나를 제어하기 위한 제어 신호로서 출력하는 단계를 포함하고,
    상기 변조신호 생성부는,
    관계식
    Figure 112013103489687-pat00064
    ,
    Figure 112013103489687-pat00065
    에 의해 상기 출력 전압 VA에 대한 적어도 하나의 변조 신호를 생성하고,
    Figure 112013103489687-pat00066
    ,
    Figure 112013103489687-pat00067
    에 의해 상기 출력 전압 VB에 대한 적어도 하나의 변조 신호를 생성하며,
    Figure 112013103489687-pat00068
    ,
    Figure 112013103489687-pat00069
    에 의해 상기 출력 전압 VC에 대한 적어도 하나의 변조 신호를 생성하는 것을 특징으로 하는 제어신호 생성방법.
    여기서, vA1, vA2 : A상 인버터 스위치 SA 구동을 위한 게이트 신호를 생성하기 위한 변조신호, vB1, vB2 : B상 인버터 스위치 SB 구동을 위한 게이트 신호를 생성하기 위한 변조신호, vC1, vC2 : C상 인버터 스위치 SC 구동을 위한 게이트 신호를 생성하기 위한 변조신호, V1 : 캐리어 신호의 피크 값, dx, dy : 필요한 정류기부 입력전류 생성을 위한 2개의 액티브 전류 벡터의 듀티 사이클, vA, vB, vc : 3상 출력 전압, voffset : 오프셋 전압, Vdc : DC 링크 전압을 말함.
  6. 제5항에 있어서,
    상기 제어신호 생성방법은, 상기 3상 출력 전압을 제공받아 상기 각 위상의 전압에 대한 오프셋 전압을 계산하는 단계를 더 포함하고,
    상기 오프셋 전압은,
    관계식
    Figure 112013103489687-pat00070
    에 의해 계산되며,
    여기서, vmax = max(vA, vB, vC)로서 3상 출력전압 vA, vB, vC 가운데 최대값이고, vmin = min(vA, vB, vC)로서 3상 출력전압 vA, vB, vC 가운데 최소값인 것을 특징으로 하는 제어신호 생성방법.
  7. 제6항에 있어서,
    상기 변조신호 생성부는 상기 변조 신호의 생성시 상기 오프셋 전압을 추가로 이용하는 것을 특징으로 하는 제어신호 생성방법.
  8. 제5항에 있어서,
    상기 제어신호 생성방법은, 상기 비교부가 각각의 변조 신호에 대한 비교 결과를 출력하는 경우, 상기 비교 결과를 논리 조합하여 생성한 논리 신호를 상기 제어 신호로서 출력하는 단계를 더 포함하는 것을 특징으로 하는 제어신호 생성방법.
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Tuyen D. Nguyen et. al., "Carrier-based PWM Method for Four-Leg Very Sparse Matrix Converter", 8th International Conference on Power Electronics - ECCE Asia, pp.1703-1710, June 2011 *
Tuyen D. Nguyen et. al., "Carrier-based PWM Method for Four-Leg Very Sparse Matrix Converter", 8th International Conference on Power Electronics - ECCE Asia, pp.1703-1710, June 2011*

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