KR101360947B1 - Semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 적어도 하나의 워드 라인, 적어도 하나의 셀 비트 라인, 및 적어도 하나의 워드 라인과 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이, 및 메모리 셀 어레이와 평면적으로 중첩되도록 메모리 셀 어레이의 상부 또는 하부에 배치되고, 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프를 포함하고, 적어도 하나의 센스 앰프는, 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호 중 낮은 전압 레벨을 가진 신호를 감압시키는 감압부, 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호 중 높은 전압 레벨을 가진 신호를 승압시키는 승압부, 및 적어도 하나의 비트 라인의 신호 및 적어도 하나의 상보 비트 라인의 신호를 등화시키는 등화부를 포함한다.The present invention relates to a semiconductor memory device, comprising at least one word line, at least one cell bit line, and at least one memory cell disposed in an area where at least one word line and at least one cell bit line intersect. At least one bit line and at least one bit line disposed above or below the memory cell array so as to planarly overlap the memory cell array, and corresponding to at least one cell bit line. A at least one sense amplifier coupled to the complementary bit line of the at least one sense cell, the at least one sense amplifier being configured to sense data stored in at least one memory cell; A decompression unit for depressurizing a signal having a low voltage level among the signals, at least A booster for boosting a signal having a high voltage level among a signal of one bit line and a signal of at least one complementary bit line, and an equalizer for equalizing a signal of at least one bit line and a signal of at least one complementary bit line Include.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 메모리 셀 어레이(memory cell array)와 센스 앰프(sense amplifier)가 평면적으로 중첩되는 구조를 가지는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a structure in which a memory cell array and a sense amplifier overlap in plan.
데이터를 저장하는 반도체 메모리 장치들은 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 분류될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터를 유지한다.Semiconductor memory devices that store data may be classified into volatile memory devices and non-volatile memory devices. Volatile memory devices lose their stored data when their power supplies are interrupted, while nonvolatile memory devices retain their stored data even when their power supplies are interrupted.
본 발명이 해결하고자 하는 과제는 반도체 장치의 평면적을 감소시킴으로써 집적도를 향상시킬 수 있는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 카드 및 상기 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.SUMMARY An object of the present invention is to provide a semiconductor memory device, a memory card including the semiconductor memory device, and an electronic system including the semiconductor memory device capable of improving the degree of integration by reducing the planar area of the semiconductor device.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 적어도 하나의 워드 라인, 적어도 하나의 셀 비트 라인, 및 상기 적어도 하나의 워드 라인과 상기 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이와 평면적으로 중첩되도록 상기 메모리 셀 어레이의 상부 또는 하부에 배치되고, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프를 포함하고, 상기 적어도 하나의 센스 앰프는, 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호 중 낮은 전압 레벨을 가진 신호를 감압시키는 감압부; 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호 중 높은 전압 레벨을 가진 신호를 승압시키는 승압부; 및 상기 적어도 하나의 비트 라인의 신호 및 상기 적어도 하나의 상보 비트 라인의 신호를 등화시키는 등화부를 포함한다.According to an embodiment of the present disclosure, a semiconductor memory device may include at least one word line, at least one cell bit line, and an area where the at least one word line and the at least one cell bit line cross each other. A memory cell array including at least one memory cell disposed in the memory cell; And at least one bit line disposed above or below the memory cell array so as to planarly overlap the memory cell array, and at least one bit line connected to the at least one cell bit line, and at least one bit line corresponding to the at least one bit line. A at least one sense amplifier coupled to a complementary bit line and sensing data stored in the at least one memory cell, wherein the at least one sense amplifier comprises a signal of the at least one bit line and the at least one complement A decompression unit for decompressing a signal having a low voltage level among the signals of the bit line; A booster boosting a signal having a high voltage level among the signal of the at least one bit line and the signal of the at least one complementary bit line; And an equalizer for equalizing the signal of the at least one bit line and the signal of the at least one complementary bit line.
일부 실시예들에 있어서, 상기 적어도 하나의 셀 비트 라인은 제1 방향을 따라 연장되고, 상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 상보 비트 라인은 상기 제1 방향에 수직한 제2 방향을 따라 서로 평행하게 연장될 수 있다.In some embodiments, the at least one cell bit line extends along a first direction, and the at least one word line, the at least one bit line, and the at least one complementary bit line are in the first direction. It may extend parallel to each other along the second vertical direction.
일부 실시예들에 있어서, 상기 적어도 하나의 센스 앰프는, 상기 상보 비트 라인에 연결되는 로딩(loading) 커패시터를 더 포함할 수 있다.In at least one example embodiment, the at least one sense amplifier may further include a loading capacitor connected to the complementary bit line.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 센스 앰프에 대해 복수의 제어 신호들을 제공하고, 상기 제1 방향을 따라 연장되는 적어도 하나의 제1 센스 앰프 제어 라인을 더 포함할 수 있다.In some embodiments, the memory cell array may further include at least one first sense amplifier control line that provides a plurality of control signals to the at least one sense amplifier and extends along the first direction. Can be.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 제1 센스 앰프 제어 라인 및 상기 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 추가 메모리 셀을 더 포함할 수 있다.In example embodiments, the memory cell array may further include at least one additional memory cell disposed in an area where the at least one first sense amplifier control line and the at least one word line cross each other.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 적어도 하나의 제1 센스 앰프 제어 라인에 연결되고, 상기 제2 방향을 따라 연장되는 적어도 하나의 제2 센스 앰프 제어 라인을 더 포함할 수 있다.In some embodiments, the memory cell array may further include at least one second sense amplifier control line connected to the at least one first sense amplifier control line and extending along the second direction. .
일부 실시예들에 있어서, 상기 메모리 셀 어레이 및 상기 적어도 하나의 센스 앰프에 평면적으로 중첩되지 않도록 상기 적어도 하나의 센스 앰프에 연결되는 적어도 하나의 출력 소자를 더 포함하고, 상기 적어도 하나의 출력 소자는 상기 적어도 하나의 비트 라인의 신호를 출력 라인에 전송할 수 있다.The at least one output device may further include at least one output device connected to the at least one sense amplifier such that the memory cell array and the at least one sense amplifier are not planarly overlapped with each other. The signal of the at least one bit line may be transmitted to the output line.
일부 실시예들에 있어서, 상기 적어도 하나의 센스 앰프는, 상기 적어도 하나의 비트 라인을 프리차지 전압으로 프리차지 시키는 프리차지부를 더 포함할 수 있다.In at least one example embodiment, the at least one sense amplifier may further include a precharge unit configured to precharge the at least one bit line to a precharge voltage.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 카드는 상술한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부를 제어하는 제어기를 포함한다.In addition, a memory card according to an embodiment of the present invention for solving the above problems is a memory unit including a semiconductor memory device according to the above embodiments; And a controller for controlling the memory unit.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 시스템은 상술한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.In addition, an electronic system according to an embodiment of the present invention for solving the above problems includes a memory unit including a semiconductor memory device according to the above embodiments; A processor communicating with the memory unit through a bus; And an input / output device for communicating with the bus.
본 발명의 다른 태양에 따른 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, 제1 영역의 제1 층에 배치되고, 적어도 하나의 워드 라인과 적어도 하나의 셀 비트 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 제1 층과 다른 제2 층에 배치되고, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프; 및 상기 제1 영역에 배치되며, 상기 셀 비트 라인과 상기 비트 라인 사이를 연결하는 로컬 인터커넥트 비아(local interconnect via)를 포함할 수 있다.According to another aspect of the present invention, a semiconductor memory device is provided. The semiconductor memory device may include a memory cell array disposed in a first layer of a first region and including at least one memory cell disposed in an area where at least one word line and at least one cell bit line cross each other; Disposed on a second layer different from the first layer, the at least one bit line connected to the at least one cell bit line, and the at least one complementary bit line corresponding to the at least one bit line; At least one sense amplifier configured to sense data stored in one memory cell; And a local interconnect via disposed in the first region and connecting the cell bit line and the bit line.
상기 반도체 메모리 장치의 일 예에 따르면, 상기 적어도 하나의 센스 앰프는 상기 메모리 셀 어레이와 평면적으로 중첩되고, 상기 로컬 인터커넥트 비아는 상기 셀 비트 라인과 상기 비트 라인 사이로 연장될 수 있다.According to an example of the semiconductor memory device, the at least one sense amplifier may be planarly overlapped with the memory cell array, and the local interconnect via may extend between the cell bit line and the bit line.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 메모리 셀 어레이에 포함된 상기 적어도 하나의 메모리 셀은, 상기 셀 비트 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자; 및 상기 스위칭 소자와 전기적으로 연결된 저장 소자를 포함할 수 있다.According to another example of the semiconductor memory device, the at least one memory cell included in the memory cell array includes: a switching element extending vertically on the cell bit line and controlled by the at least one word line; And a storage device electrically connected to the switching device.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는 상기 셀 비트 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터일 수 있다.According to another example of the semiconductor memory device, the switching element may include a first source / drain connected to the cell bit line, a second source / drain connected to the storage element, and the first source / drain and the second source / It may be a vertical channel type transistor including a channel active layer located between drains.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 저장 소자는 커패시터, 상변이 층, 또는 저항변이 층을 포함할 수 있다.According to another example of the semiconductor memory device, the storage element may include a capacitor, a phase change layer, or a resistance change layer.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는, p형 층 및 n형 층을 포함하는 다이오드이고, 상기 저장 소자는 상변이 층 또는 저항변이 층을 포함하며, 상기 다이오드와 상기 셀 비트 라인 사이 또는 상기 다이오드와 상기 워드 라인 사이에 배치될 수 있다.According to another example of the semiconductor memory device, the switching element is a diode including a p-type layer and an n-type layer, the storage element includes a phase change layer or a resistance change layer, the diode and the cell bit line Or between the diode and the word line.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 적어도 하나의 셀 비트 라인과 연결되는 적어도 하나의 출력 소자를 더 포함할 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device may further include at least one output element connected to the at least one cell bit line.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 셀 비트 라인과 상기 출력 소자 사이로 연장되는 출력 비아를 더 포함하고, 상기 출력 비아는 상기 제1 영역과 다른 영역에 배치될 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device may further include an output via extending between the cell bit line and the output element, and the output via may be disposed in an area different from the first area.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 제1 영역과 다른 제2 영역의 상기 제1 층에 배치되고, 상기 적어도 하나의 워드 라인과 적어도 하나의 센스 앰프 제어 라인이 교차하는 영역에 배치되는 적어도 하나의 더미 셀을 포함하는 더미 셀 어레이; 및 상기 제2 영역에 배치되며, 상기 센스 앰프 제어 라인과 상기 센스 앰프를 연결하는 시그널 비아를 더 포함할 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device is disposed in the first layer of the second region different from the first region, wherein the at least one word line and the at least one sense amplifier control line cross each other. A dummy cell array including at least one dummy cell disposed in the region; And a signal via disposed in the second region and connecting the sense amplifier control line and the sense amplifier.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 셀 비트 라인과 상기 센스 앰프 제어 라인은 실질적으로 동일한 방향으로 연장될 수 있다.According to another example of the semiconductor memory device, the cell bit line and the sense amplifier control line may extend in substantially the same direction.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은, 상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고, 상기 스위칭 소자는 전기적으로 플로팅(floating)될 수 있다.According to another example of the semiconductor memory device, the at least one dummy cell includes a switching element extending vertically on the sense amplifier control line and controlled by the at least one word line, wherein the switching element is May be electrically floating.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 절연층과 직접 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터일 수 있다.According to another example of the semiconductor memory device, the switching element may include a first source / drain connected to the sense amplifier control line, a second source / drain directly connected to an insulating layer, and the first source / drain and the second source. It may be a vertical channel type transistor including a channel active layer positioned between the source / drain.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고, 상기 스위칭 소자는 동작 불능의(inoperable) 상태일 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device includes a switching element vertically extending on the sense amplifier control line and controlled by the at least one word line, the switching element being inoperable. It may be in an inoperable state.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 하나의 구성요소가 제거된 구조일 수 있다.According to another example of the semiconductor memory device, the at least one dummy cell further includes a storage element formed on the switching element, wherein the switching element comprises: a first source / drain connected to the sense amplifier control line, the storage At least one component of a vertical channel transistor including a second source / drain connected to the device and a channel active layer positioned between the first source / drain and the second source / drain may be removed.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고, 상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 소오스/드레인, 상기 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 두 개의 구성요소가 서로 전기적으로 연결되지 않고 개방(open)된 구조일 수 있다.According to another example of the semiconductor memory device, the at least one dummy cell further includes a storage element formed on the switching element, wherein the switching element comprises: a first source / drain connected to the sense amplifier control line, the storage At least two components of a vertical channel transistor comprising a second source / drain connected to the device and a channel active layer positioned between the first source / drain and the second source / drain are not electrically connected to each other and are opened. It may be an open structure.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 셀 비트 라인과 연결되며, 센스 앰프의 구동을 위한 제어신호들을 전달하는 입력 비아를 더 포함하고, 상기 입력 비아는 상기 제1 영역 및 상기 제2 영역과 다른 영역에 배치될 수 있다.According to another example of the semiconductor memory device, the semiconductor memory device further includes an input via connected to the cell bit line and transferring control signals for driving a sense amplifier, wherein the input via includes the first region and It may be disposed in an area different from the second area.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치에서 메모리 셀 어레이의 상부 또는 하부에 센스 앰프를 배치함으로써, 메모리 셀 어레이와 센스 앰프는 평면적으로 중첩되는 구조를 가질 수 있다. 이에 따라, 반도체 메모리 장치에서 센스 앰프가 차지하는 평면적을 감소시킬 수 있으므로, 반도체 메모리 장치의 집적도를 크게 향상시킬 수 있다.According to an embodiment of the present invention, by arranging the sense amplifiers above or below the memory cell array in the semiconductor memory device, the memory cell array and the sense amplifiers may have a structure overlapping in a plane. Accordingly, since the planar area occupied by the sense amplifier in the semiconductor memory device can be reduced, the integration degree of the semiconductor memory device can be greatly improved.
또한, 본 발명의 일 실시예에 따르면, 셀 비트 라인의 피치가 감소하더라도, 고해상도의 노광 장비를 구비하지 않고서도, 센스 앰프를 용이하게 구현할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 센스 앰프 내에 상보 비트 라인을 포함시킬 수 있으므로, 상보 비트 라인에 의하여 인접하는 메모리 셀들 사이에서 노이즈가 발생하는 것을 예방할 수 있다.In addition, according to an embodiment of the present invention, even if the pitch of the cell bit line is reduced, the sense amplifier can be easily implemented without having high-resolution exposure equipment. In addition, according to an embodiment of the present invention, since the complementary bit line may be included in the sense amplifier, noise may be prevented from occurring between adjacent memory cells by the complementary bit line.
또한, 본 발명의 일 실시예에 따르면, 복수의 셀 비트 라인들 또는 복수의 워드 라인들의 일부를 센스 앰프의 구동을 위한 제어 신호들을 제공하는 센스 앰프 제어 라인들로 이용할 수 있다. 이에 따라, 센스 앰프 제어 라인들을 구비하기 위한 별도의 배선 공정을 수행하지 않아도 되므로, 공정을 단순화시킬 수 있다.In addition, according to an embodiment of the present invention, a portion of the plurality of cell bit lines or the plurality of word lines may be used as sense amplifier control lines that provide control signals for driving the sense amplifier. Accordingly, since a separate wiring process for providing sense amplifier control lines is not required, the process can be simplified.
또한, 본 발명의 일 실시예에 따르면, 복수의 센스 앰프 제어 라인들 상에는 메모리 셀들을 구비하지 않음으로써, 반도체 메모리 장치의 전기적 피로도를 감소시킬 수 있고, 센스 앰프의 오동작을 예방할 수 있다.In addition, according to an embodiment of the present invention, since the memory cells are not provided on the plurality of sense amplifier control lines, electrical fatigue of the semiconductor memory device may be reduced and malfunction of the sense amplifier may be prevented.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 카드는 상술된 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 및 상기 메모리부를 제어하는 제어기를 포함한다.In addition, a memory card according to an embodiment of the present invention for solving the above problems is a memory unit including a semiconductor memory device according to the above-described embodiments; And a controller for controlling the memory unit.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 시스템은 상술된 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리부; 상기 메모리부와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.In addition, an electronic system according to an embodiment of the present invention for solving the above problems includes a memory unit including a semiconductor memory device according to the above-described embodiments; A processor communicating with the memory unit through a bus; And an input / output device for communicating with the bus.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2은 도 1의 반도체 메모리 장치에 포함된 센스 앰프의 일 예를 개략적으로 나타내는 회로도이다.
도 3은 도 2의 센스 앰프의 변형 실시예를 개략적으로 나타내는 회로도이다.
도 4는 도 2 및 도 3의 센스 앰프를 개략적으로 나타내는 블록도이다.
도 5는 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들과 복수의 센스 앰프들의 배치 관계의 일 예를 개략적으로 나타낸다.
도 6은 도 5의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 7은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 다른 예를 개략적으로 나타낸다.
도 8은 도 7의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 9는 도 8의 변형 실시예를 나타낸다.
도 10은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 제1 센스 앰프 제어 라인들, 복수의 제2 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 또 다른 예를 개략적으로 나타낸다.
도 11은 도 10의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.
도 12는 도 11의 제1 변형 실시예를 나타낸다.
도 13은 도 11의 제2 변형 실시예를 나타낸다.
도 14는 도 11의 제3 변형 실시예를 나타낸다.
도 15은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 16은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 18는 도 17의 반도체 메모리 장치의 일부분(P)이 실제로 구현된 모습을 나타낸 평면도이다.
도 19은 도 18의 X19-X19'에 따른 단면도이다.
도 20은 도 18의 X20-X20'에 따른 단면도이다.
도 21는 도 18의 Y21-Y21'에 따른 단면도이다.
도 22은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 일부 실시예들에 따라 구현된 모습을 나타낸 평면도이다.
도 23는 도 22의 X23-X23'에 따른 단면도이다.
도 24는 도 22의 X24-X24'에 따른 단면도이다.
도 25은 도 22의 Y25-Y25'에 따른 단면도이다.
도 26은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다.
도 27은 도 26의 X27-X27'에 따른 단면도이다.
도 28는 도 26의 X28-X28'에 따른 단면도이다.
도 29은 도 26의 Y29-Y29'에 따른 단면도이다.
도 30 내지 도 37은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 또 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다.
도 38 내지 도 40은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 또 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다.
도 41 내지 도 48는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 공정 순서에 따라 개략적으로 나타낸 단면도들 및 평면도들이다. 1 is a block diagram schematically illustrating a semiconductor memory device according to example embodiments.
FIG. 2 is a circuit diagram schematically illustrating an example of a sense amplifier included in the semiconductor memory device of FIG. 1.
3 is a circuit diagram schematically illustrating a modified embodiment of the sense amplifier of FIG. 2.
4 is a block diagram schematically illustrating the sense amplifier of FIGS. 2 and 3.
FIG. 5 schematically illustrates an example of an arrangement relationship of a plurality of cell bit lines and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4.
6 illustrates a semiconductor memory device having the arrangement relationship of FIG. 5.
FIG. 7 schematically illustrates another example of an arrangement relationship of a plurality of cell bit lines, a plurality of sense amplifier control lines, and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4.
FIG. 8 illustrates a semiconductor memory device having the arrangement relationship of FIG. 7.
9 illustrates a modified embodiment of FIG. 8.
10 is a diagram illustrating an arrangement relationship of a plurality of cell bit lines, a plurality of first sense amplifier control lines, a plurality of second sense amplifier control lines, and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4. Another example is shown schematically.
11 illustrates a semiconductor memory device having the arrangement relationship of FIG. 10.
FIG. 12 shows a first modified embodiment of FIG. 11.
FIG. 13 shows a second modified embodiment of FIG. 11.
FIG. 14 shows a third modified embodiment of FIG. 11.
15 is a schematic diagram illustrating a memory card according to an embodiment of the present invention.
16 is a block diagram schematically illustrating an electronic system according to an embodiment of the present invention.
17 is a circuit diagram schematically illustrating a semiconductor memory device according to example embodiments.
FIG. 18 is a plan view illustrating a portion P of the semiconductor memory device of FIG. 17 actually implemented.
19 is a cross-sectional view taken along line X19-X19 'of FIG. 18.
20 is a cross-sectional view taken along line X20-X20 'of FIG. 18.
FIG. 21 is a cross-sectional view taken along line Y21-Y21 'of FIG. 18.
FIG. 22 is a plan view illustrating a portion of the semiconductor memory device of FIG. 17 implemented according to some embodiments of the inventive concept.
FIG. 23 is a cross-sectional view taken along line X23-X23 'of FIG. 22.
24 is a cross-sectional view taken along line X24-X24 'of FIG. 22.
25 is a cross-sectional view taken along line Y25-Y25 'of FIG. 22.
FIG. 26 is a plan view illustrating a portion of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept. FIG.
FIG. 27 is a cross-sectional view taken along line X27-X27 'of FIG. 26.
FIG. 28 is a cross-sectional view taken along line X28-X28 'of FIG. 26.
FIG. 29 is a cross-sectional view taken along line Y29-Y29 'of FIG. 26.
30 to 37 are top plan views illustrating portions of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept.
38 to 40 are top plan views illustrating portions of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept.
41 to 48 are cross-sectional views and plan views schematically illustrating a method of manufacturing a semiconductor memory device in accordance with exemplary embodiments of the present invention, according to a process sequence.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following description, when a layer is described as being on top of another layer, it may be directly on top of the other layer, with a third layer intervening therebetween. In the drawings, the thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals refer to the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing. Also, in the accompanying drawings, like reference numerals refer to like elements.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically illustrating a semiconductor memory device according to example embodiments.
도 1을 참조하면, 반도체 메모리 장치(1)는 메모리 셀 어레이(10) 및 센스 앰프 블록(20)을 포함할 수 있다. 또한, 반도체 메모리 장치(1)는 출력부(30)를 더 포함할 수 있다.Referring to FIG. 1, the
메모리 셀 어레이(10)는 복수의 워드 라인들(WL), 복수의 셀 비트 라인들(BLC), 및 복수의 워드 라인들(WL)과 복수의 하나의 셀 비트 라인(BLC)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 복수의 메모리 셀들(MC)은 DRAM과 같은 휘발성 메모리 셀들일 수 있고, PRAM(phase-change RAM), RRAM(resistive RAM) 등과 같은 저항형 메모리 셀들일 수 있고, NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀들일 수도 있다.The
센스 앰프 블록(20)은 복수의 센스 앰프들(sense amplifier, SA)을 포함할 수 있다. 복수의 센스 앰프들(SA)의 각각은, 복수의 셀 비트 라인들(BLC) 중 하나에 연결되는 비트 라인(BL) 및 상기 비트 라인(BL)에 대응되는 상보 비트 라인(BLB)에 연결될 수 있다. 여기서, 복수의 센스 앰프들(SA)은 오픈(open) 비트 라인 센스 앰프, 폴디드(folded) 비트 라인 센스 앰프, 얼터네이트(alternate) 센스 앰프 또는 로테이티드(rotated) 센스 앰프 등일 수 있다. 본 실시예에서, 센스 앰프 블록(20)은 메모리 셀 어레이(10)와 평면적으로 중첩되도록 메모리 셀 어레이(10)의 상부 또는 하부에 배치될 수 있다.The
출력부(30)는 복수의 출력 소자들(output element, OE)을 포함할 수 있는데, 복수의 출력 소자들(OE)은 복수의 셀 비트 라인들(BLC)의 각각에 연결될 수 있다. 이때, 복수의 출력 소자들(OE)의 각각은 대응되는 비트 라인(BL)의 신호를 출력 라인에 전송할 수 있다. 본 실시예에서, 출력부(30)는 메모리 셀 어레이(10) 및 센스 앰프 블록(20)에 평면적으로 중첩되지 않도록 메모리 셀 어레이(10) 또는 센스 앰프 블록(20)의 측면에 배치될 수 있다.The
도 2은 도 1의 반도체 메모리 장치에 포함된 센스 앰프의 일 예를 개략적으로 나타내는 회로도이다.FIG. 2 is a circuit diagram schematically illustrating an example of a sense amplifier included in the semiconductor memory device of FIG. 1.
도 2를 참조하면, 센스 앰프(20A)는 등화부(21), 감압부(22), 승압부(23) 및 로딩(loading) 커패시터(24)를 포함할 수 있으며, 본 실시예에 따른 센스 앰프(20A)는 휘발성 메모리 셀들을 포함하는 반도체 메모리 장치에 이용될 수 있다.Referring to FIG. 2, the
여기서, 등화부(21), 감압부(22) 및 승압부(23)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결되고, 로딩 커패시터(24)는 상보 비트 라인(BLB)에 연결될 수 있다. 본 실시예에서, 센스 앰프(20A)는 셀 비트 라인(BLC)의 상부 또는 하부에 배치됨으로써, 복수의 메모리 셀들(MC)을 포함하는 메모리 셀 어레이(10)와 평면적으로 중첩될 수 있다. Here, the
본 실시예에서, 셀 비트 라인(BLC)은 제1 방향을 따라 연장되고, 비트 라인(BL) 및 상보 비트 라인(BLB)은 제1 방향에 수직한 제2 방향을 따라 서로 평행하게 연장될 수 있다. 또한, 센스 앰프(20A)에 포함된 등화부(21), 감압부(22), 승압부(23) 및 로딩 커패시터(24)는 제2 방향을 따라 인접하게 배치될 수 있다.In the present embodiment, the cell bit line BLC may extend along the first direction, and the bit line BL and the complementary bit line BLB may extend parallel to each other along a second direction perpendicular to the first direction. have. In addition, the equalizing
등화부(21)는 등화 신호(EQ)를 기초로 하여 비트 라인(BL)과 상보 비트 라인(BLB)의 전압을 등화시킬 수 있으며, 제1 내지 제3 엔모스 트랜지스터들(NM1, NM2, NM3)을 포함할 수 있다. 제1 엔모스 트랜지스터(NM1)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 각각 연결되는 소스 및 드레인과 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다. 제2 엔모스 트랜지스터(NM2)는 비트 라인(BL)에 연결되는 드레인, 소정 레벨을 가지는 전원 전압(예를 들어, VCC/2) 단자에 연결되는 소스 및 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다. 제3 엔모스 트랜지스터(NM3)은 제2 엔모스 트랜지스터(NM2)와 직렬로 연결되며, 소정의 레벨을 가지는 전원 전압(예를 들어, VCC/2) 단자에 연결되는 드레인, 상보 비트 라인(BLB)에 연결되는 소스 및 등화 신호(EQ)가 인가되는 게이트를 가질 수 있다.The
감압부(22)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 낮은 신호를 감압시킬 수 있으며, 제4 및 제5 엔모스 트랜지스터들(NM4, NM5)을 포함할 수 있다. 예를 들어, 감압부(22)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 낮은 신호를 0 V로 감압시킬 수 있다. 제4 엔모스 트랜지스터(NM4)는 비트 라인(BL)에 연결되는 드레인, 감압 신호(LAB) 단자에 연결되는 소스 및 상보 비트 라인(BLB)에 연결되는 게이트를 가질 수 있다. 제5 엔모스 트랜지스터(NM5)는 감압 신호(LAB) 단자에 연결되는 소스, 상보 비트 라인(BLB)에 연결되는 드레인 및 비트 라인(BL)에 연결되는 게이트를 가질 수 있다.The
승압부(23)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 높은 신호를 승압시킬 수 있으며, 제1 및 제2 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 예를 들어, 승압부(23)는 비트 라인(BL)의 신호와 상보 비트 라인(BLB)의 신호 중 전압 레벨이 높은 신호를 VCC로 승압시킬 수 있다. 제1 피모스 트랜지스터(PM1)는 비트 라인(BL)에 연결되는 드레인, 승압 신호(LA) 단자에 연결되는 소스 및 상보 비트 라인(BLB)에 연결되는 게이트를 가질 수 있다. 제2 피모스 트랜지스터(PM2)는 승압 신호(LA) 단자에 연결되는 소스, 상보 비트 라인(BLB)에 연결되는 드레인 및 비트 라인(BL)에 연결되는 게이트를 가질 수 있다.The
로딩 커패시터(24)는 상보 비트 라인(BLB)에 연결될 수 있고, 일 실시예에서, 모스(MOS) 커패시터로 구현될 수 있다. 예를 들어, 로딩 커패시터(40)는 P 웰(P-well)에 형성되는 모스 커패시터로 구현될 수 있다. 이와 같이, 센스 앰프(20A)는 로딩 커패시터(24)를 포함함으로써, 상보 비트 라인(BLB)의 전압을 센스 앰프(20A)의 동작을 위한 기준 전압(예를 들어, VCC/2)으로 복원시킬 수 있다.The
센스 앰프(20A)의 측면에는 출력 소자(OE)가 배치될 수 있는데, 이때, 출력부(30)는 센스 앰프(20A)에서 감지된 비트 라인(BL)의 신호를 입/출력 라인(IO)에 전달할 수 있다. 구체적으로, 출력 소자(OE)는 비트 라인(BL)에 연결되는 드레인, 입/출력 라인(IO)에 연결되는 소스 및 칼럼 선택 신호(CS)가 인가되는 게이트를 가지는 칼럼 선택 트랜지스터(NM6)를 포함할 수 있다.An output element OE may be disposed on the side of the
도 3은 도 2의 센스 앰프의 변형 실시예를 개략적으로 나타내는 회로도이다.3 is a circuit diagram schematically illustrating a modified embodiment of the sense amplifier of FIG. 2.
도 3을 참조하면, 센스 앰프(20A')는 등화부(21), 감압부(22), 승압부(23) 및 로딩 커패시터(24) 및 프리차지부(25)를 포함할 수 있다. 도 2에 도시된 센스 앰프(20A)와 비교하면, 본 실시예에 따른 센스 앰프(20A')는 프리차지부(25)를 더 포함할 수 있다. 이에 따라, 본 실시예에 따른 센스 앰프(20A')는 비휘발성 메모리 셀들을 포함하는 반도체 메모리 장치에 이용될 수 있다.Referring to FIG. 3, the
프리차지부(25)는 비트 라인(BL)의 전압을 프리차지 전압으로 프리차지시킬 수 있다. 구체적으로, 프리차지부(25)는 비트 라인(BL)에 연결되는 소스, 프리차지 전압 단자(VPPSA)에 연결되는 드레인 및 프리차지 인에이블 신호(PRE)가 인가되는 게이트를 가지는 프리차지 트랜지스터(NM7)로 구현될 수 있다. 프리차지 인에이블 신호(PRE)가 활성화되면 프리차지 트랜지스터(NM7)는 턴온되고, 이에 따라, 비트 라인(BL)은 프리차지 전압으로 프리차지 될 수 있다.The
도 4는 도 2 및 도 3의 센스 앰프를 개략적으로 나타내는 블록도이다.4 is a block diagram schematically illustrating the sense amplifier of FIGS. 2 and 3.
도 4를 참조하면, 센스 앰프(20A, 20A') 및 출력 소자(OE)와 셀 비트 라인(BLC)의 연결 관계는 '○'으로 단순하게 도식화되었다. 또한, 편의상 이하에서는 비트 라인(BL)과 상보 비트 라인(BLB)의 도시는 생략하기로 한다. 나아가, 편의상 이하에서는 입/출력 라인(IO)의 도시도 생략하기로 한다.Referring to FIG. 4, the connection relationship between the
도 5는 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들과 복수의 센스 앰프들의 배치 관계의 일 예를 개략적으로 나타낸다.FIG. 5 schematically illustrates an example of an arrangement relationship of a plurality of cell bit lines and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4.
도 5를 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)의 상부 또는 하부에 배치될 수 있다. 구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3)과 연결될 수 있다.Referring to FIG. 5, the plurality of sense amplifiers SA0, SA1, SA2, and SA3 may be disposed above or below the plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3. Specifically, the first sense amplifier SA0 is connected to the first cell bit line BLC0, the second sense amplifier SA1 is connected to the second cell bit line BLC1, and the third sense amplifier SA2. May be connected to the third cell bit line BLC2, and the fourth sense amplifier SA3 may be connected to the fourth cell bit line BLC3.
복수의 출력 소자들(OE0, OE1, OE2, OE3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있다. 구체적으로, 제1 출력 소자(OE0)은 제1 셀 비트 라인(BLC0)과 연결되고, 제2 출력 소자(OE1)은 제2 셀 비트 라인(BLC1)과 연결되고, 제3 출력 소자(OE2)은 제3 셀 비트 라인(BLC2)과 연결되고, 제4 출력 소자(OE3)은 제4 셀 비트 라인(BLC3)과 연결될 수 있다.The plurality of output elements OE0, OE1, OE2, and OE3 may be connected to the plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3, respectively. In detail, the first output element OE0 is connected to the first cell bit line BLC0, the second output element OE1 is connected to the second cell bit line BLC1, and the third output element OE2. May be connected to the third cell bit line BLC2, and the fourth output element OE3 may be connected to the fourth cell bit line BLC3.
도 6은 도 5의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.6 illustrates a semiconductor memory device having the arrangement relationship of FIG. 5.
도 6을 참조하면, 반도체 메모리 장치(1A)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. Referring to FIG. 6, the
도 7은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 다른 예를 개략적으로 나타낸다.FIG. 7 schematically illustrates another example of an arrangement relationship of a plurality of cell bit lines, a plurality of sense amplifier control lines, and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4.
도 7을 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3) 및 복수의 센스 앰프 제어 라인들(SA_CL)의 상부 또는 하부에 배치될 수 있다. 여기서, 복수의 센스 앰프 제어 라인들(SA_CL)은 도 2 및 도 3에 도시된 등화 신호(EQ), 감압 신호(LAB), 승압 신호(LA) 및 전원 전압(예를 들어, VCC/2)을 각각 제공할 수 있다. 나아가, 복수의 센스 앰프 제어 라인들(SA_CL)은 P 웰(P-well) 전압 및 N 웰(N-well) 전압을 각각 제공할 수도 있다. 그러나, 이와 같은 복수의 센스 앰프 제어 라인들(SA_CL)의 개수는 일 예에 불과하고, 다른 실시예에서, 복수의 센스 앰프 제어 라인(SA_CL)의 개수는 다양하게 변경될 수 있다.Referring to FIG. 7, the plurality of sense amplifiers SA0, SA1, SA2, and SA3 may be formed on or above the plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3 and the plurality of sense amplifier control lines SA_CL. It may be disposed at the bottom. Here, the plurality of sense amplifier control lines SA_CL may include the equalization signal EQ, the decompression signal LAB, the boost signal LA, and the power supply voltage (eg, VCC / 2) shown in FIGS. 2 and 3. Each can be provided. In addition, the plurality of sense amplifier control lines SA_CL may provide a P well voltage and an N well voltage, respectively. However, the number of the plurality of sense amplifier control lines SA_CL is just an example, and in another embodiment, the number of the plurality of sense amplifier control lines SA_CL may be variously changed.
본 실시예에 따르면, 센스 앰프(SA)의 구동에 필요한 복수의 제어 신호들을 제공하기 위한 추가적인 배선을 구비하지 않고, 복수의 셀 비트 라인들 중 일부를 복수의 센스 앰프 제어 라인들로 이용할 수 있으므로, 배선 공정을 단순화할 수 있다.According to the present exemplary embodiment, some of the plurality of cell bit lines may be used as the plurality of sense amplifier control lines without providing additional wiring for providing a plurality of control signals required for driving the sense amplifier SA. The wiring process can be simplified.
구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3) 및 복수의 센스 앰프 제어 라인들(SA_CL)과 연결될 수 있다.In detail, the first sense amplifier SA0 is connected to the first cell bit line BLC0 and the plurality of sense amplifier control lines SA_CL, and the second sense amplifier SA1 is connected to the second cell bit line BLC1. And a plurality of sense amplifier control lines SA_CL, and a third sense amplifier SA2 is connected to a third cell bit line BLC2 and a plurality of sense amplifier control lines SA_CL, and a fourth sense amplifier. SA3 may be connected to the fourth cell bit line BLC3 and the plurality of sense amplifier control lines SA_CL.
복수의 출력 소자들(OE0, OE1, OE2, OE3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있다. 구체적으로, 제1 출력 소자(OE0)은 제1 셀 비트 라인(BLC0)과 연결되고, 제2 출력 소자(OE1)은 제2 셀 비트 라인(BLC1)과 연결되고, 제3 출력 소자(OE2)은 제3 셀 비트 라인(BLC2)과 연결되고, 제4 출력 소자(OE3)은 제4 셀 비트 라인(BLC3)과 연결될 수 있다.The plurality of output elements OE0, OE1, OE2, and OE3 may be connected to the plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3, respectively. In detail, the first output element OE0 is connected to the first cell bit line BLC0, the second output element OE1 is connected to the second cell bit line BLC1, and the third output element OE2. May be connected to the third cell bit line BLC2, and the fourth output element OE3 may be connected to the fourth cell bit line BLC3.
도 8은 도 7의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.FIG. 8 illustrates a semiconductor memory device having the arrangement relationship of FIG. 7.
도 8을 참조하면, 반도체 메모리 장치(1B)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. Referring to FIG. 8, the
또한, 반도체 메모리 장치(1B)는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함할 수 있다. 따라서, 메모리 셀 어레이(10)는 복수의 추가 메모리 셀들(MC')을 더 포함할 수 있다. 이때, 복수의 추가 메모리 셀들(MC')도 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. In addition, the
도 9는 도 8의 변형 실시예를 나타낸다.9 illustrates a modified embodiment of FIG. 8.
도 9를 참조하면, 반도체 메모리 장치(1B')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. Referring to FIG. 9, the
본 실시예에 따르면, 반도체 메모리 장치(1B')는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1B')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 셀 커패시터(CC)를 제거하거나, 셀 트랜지스터(CT)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1B')의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.According to the present exemplary embodiment, in the
도 10은 도 4의 센스 앰프를 포함하는 반도체 메모리 장치에서 복수의 셀 비트 라인들, 복수의 제1 센스 앰프 제어 라인들, 복수의 제2 센스 앰프 제어 라인들 및 복수의 센스 앰프들의 배치 관계의 또 다른 예를 개략적으로 나타낸다.10 is a diagram illustrating an arrangement relationship of a plurality of cell bit lines, a plurality of first sense amplifier control lines, a plurality of second sense amplifier control lines, and a plurality of sense amplifiers in the semiconductor memory device including the sense amplifier of FIG. 4. Another example is shown schematically.
도 10을 참조하면, 복수의 센스 앰프들(SA0, SA1, SA2, SA3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)의 상부 또는 하부에 배치될 수 있다. 여기서, 복수의 제1 센스 앰프 제어 라인들(SA_CL1)은 도 2 및 도 3에 도시된 등화 신호(EQ), 감압 신호(LAB), 승압 신호(LA) 및 전원 전압(예를 들어, VCC/2)을 각각 제공할 수 있다. 나아가, 복수의 제1 센스 앰프 제어 라인들(SA_CL1)은 P 웰(P-well) 전압 및 N 웰(N-well) 전압을 각각 제공할 수도 있다. 그러나, 이와 같은 제1 복수의 센스 앰프 제어 라인들(SA_CL1)의 개수는 일 예에 불과하고, 다른 실시예에서, 제1 복수의 센스 앰프 제어 라인(SA_CL1)의 개수는 다양하게 변경될 수 있다.Referring to FIG. 10, the plurality of sense amplifiers SA0, SA1, SA2, and SA3 may include the cell bit lines BLC0, BLC1, BLC2, and BLC3 and the plurality of first sense amplifier control lines SA_CL1. It may be disposed above or below. Here, the plurality of first sense amplifier control lines SA_CL1 may include the equalization signal EQ, the decompression signal LAB, the boost signal LA, and the power supply voltage (eg, VCC / 2) may be provided respectively. In addition, the plurality of first sense amplifier control lines SA_CL1 may provide a P well voltage and an N well voltage, respectively. However, the number of such first plurality of sense amplifier control lines SA_CL1 is only one example, and in another embodiment, the number of first plurality of sense amplifier control lines SA_CL1 may be variously changed. .
구체적으로, 제1 센스 앰프(SA0)는 제1 셀 비트 라인(BLC0) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제2 센스 앰프(SA1)는 제2 셀 비트 라인(BLC1) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제3 센스 앰프(SA2)는 제3 셀 비트 라인(BLC2) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결되고, 제4 센스 앰프(SA3)는 제4 셀 비트 라인(BLC3) 및 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 연결될 수 있다.In detail, the first sense amplifier SA0 is connected to the first cell bit line BLC0 and the plurality of first sense amplifier control lines SA_CL1, and the second sense amplifier SA1 is connected to the second cell bit line BLC1) and a plurality of first sense amplifier control lines SA_CL1, and a third sense amplifier SA2 is connected to a third cell bit line BLC2 and a plurality of first sense amplifier control lines SA_CL1. The fourth sense amplifier SA3 may be connected to the fourth cell bit line BLC3 and the plurality of first sense amplifier control lines SA_CL1.
복수의 제2 센스 앰프 제어 라인들(SA_CL2)은 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)과 평행하게 배치될 수 있다. 또한, 복수의 제2 센스 앰프 제어 라인들(SA_CL2)은 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 각각 연결될 수 있다.The plurality of second sense amplifier control lines SA_CL2 may be disposed in parallel with the plurality of word lines WL0, WL1, WL2, WL3, WL4, WL5, WL6, and WL7. In addition, the plurality of second sense amplifier control lines SA_CL2 may be connected to the plurality of first sense amplifier control lines SA_CL1, respectively.
복수의 출력 소자들(OE0, OE1, OE2, OE3)은 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)에 각각 연결될 수 있다. 구체적으로, 제1 출력 소자(OE0)은 제1 셀 비트 라인(BLC0)과 연결되고, 제2 출력 소자(OE1)은 제2 셀 비트 라인(BLC1)과 연결되고, 제3 출력 소자(OE2)은 제3 셀 비트 라인(BLC2)과 연결되고, 제4 출력 소자(OE3)은 제4 셀 비트 라인(BLC3)과 연결될 수 있다.The plurality of output elements OE0, OE1, OE2, and OE3 may be connected to the plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3, respectively. In detail, the first output element OE0 is connected to the first cell bit line BLC0, the second output element OE1 is connected to the second cell bit line BLC1, and the third output element OE2. May be connected to the third cell bit line BLC2, and the fourth output element OE3 may be connected to the fourth cell bit line BLC3.
도 11은 도 10의 배치 관계를 가지는 반도체 메모리 장치를 나타낸다.11 illustrates a semiconductor memory device having the arrangement relationship of FIG. 10.
도 11을 참조하면, 반도체 메모리 장치(1C)는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. Referring to FIG. 11, the
또한, 반도체 메모리 장치(1C)는 복수의 제1 센스 앰프 제어 라인들(SA_CL1)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함할 수 있다. 따라서, 메모리 셀 어레이(10)는 복수의 추가 메모리 셀들(MC')을 더 포함할 수 있다. 이때, 복수의 추가 메모리 셀들(MC')도 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. In addition, the
도 12는 도 11의 제1 변형 실시예를 나타낸다.FIG. 12 shows a first modified embodiment of FIG. 11.
도 12를 참조하면, 반도체 메모리 장치(1C')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 셀 트랜지스터(CT) 및 셀 커패시터(CC)를 포함하는 DRAM 셀들일 수 있다. Referring to FIG. 12, the
본 실시예에 따르면, 반도체 메모리 장치(1C')는 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1C')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 셀 커패시터(CC)를 제거하거나, 셀 트랜지스터(CT)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1C')의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.According to the present exemplary embodiment, the
도 13은 도 11의 제2 변형 실시예를 나타낸다.FIG. 13 shows a second modified embodiment of FIG. 11.
도 13을 참조하면, 반도체 메모리 장치(1C")는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 가변 저항(R) 및 선택 트랜지스터(ST)를 포함하는 PRAM 또는 RRAM 등과 같은 저항형 메모리 셀들일 수 있다. Referring to FIG. 13, a
이때, 반도체 메모리 장치(1C")는 복수의 제1 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1C")는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 가변 저항(R)을 제거하거나, 선택 트랜지스터(ST)에서 채널 영역을 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1C")의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다. In this case, the
도 14는 도 11의 제3 변형 실시예를 나타낸다.FIG. 14 shows a third modified embodiment of FIG. 11.
도 14를 참조하면, 반도체 메모리 장치(1C''')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이(10)를 구성할 수 있다. 이때, 복수의 메모리 셀들(MC)은 가변 저항(R) 및 선택 다이오드(SD)를 포함하는 PRAM 또는 RRAM 등과 같은 저항형 메모리 셀들일 수 있다. Referring to FIG. 14, the
또한, 반도체 메모리 장치(1C''')는 복수의 제1 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 복수의 추가 메모리 셀들(MC')을 포함하지 않을 수 있다. 구체적으로, 반도체 메모리 장치(1C''')는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 제외한 셀 구성 요소들 중 적어도 하나 이상을 제거할 수 있다. 예를 들어, 복수의 센스 앰프 제어 라인들(SA_CL)과 복수의 워드 라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)이 교차하는 영역들에 각각 배치되는 가변 저항(R)을 제거하거나, 선택 다이오드(SD)를 전기적으로 분리시킬 수 있다. 이로써, 반도체 메모리 장치(1C''')의 전기적 피로도를 감소시킬 수 있고, 센스 앰프(SA)의 오동작을 예방할 수 있다.In the
도 15은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.15 is a schematic diagram illustrating a memory card according to an embodiment of the present invention.
도 15을 참조하면, 메모리 카드(1000)는 하우징(1300) 내에 제어기(1100)와 메모리(1200)를 포함하는데, 제어기(1100)와 메모리(1200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다. 메모리(1200)는 상술된 본 발명의 실시예들 중 반도체 메모리 장치를 포함할 수 있다.Referring to FIG. 15, the
이러한 메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.The
도 16은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.16 is a block diagram schematically illustrating an electronic system according to an embodiment of the present invention.
도 16을 참조하면, 전자 시스템(2000)은 프로세서(2100), 메모리(2200), 입/출력 장치(2300) 및 인터페이스(2400)를 포함할 수 있다. 전자 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. Referring to FIG. 16, the
프로세서(2100)는 프로그램을 실행하고, 전자 시스템(2000)을 제어하는 역할을 할 수 있다. 여기서, 프로세서(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. The
입/출력 장치(2300)는 전자 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(2000)은 입/출력 장치(2300)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 여기서, 입/출력 장치(2300)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. The input /
메모리(2200)는 프로세서(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(2100)에서 처리된 데이터를 저장할 수 있다. 여기서, 메모리(2200)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 반도체 메모리 장치를 포함할 수 있다. The
인터페이스(2400)는 전자 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 프로세서(2100), 메모리(2300), 입/출력 장치(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다. The
예를 들어, 전자 시스템(2000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state drive, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.For example, the
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이고, 도 18는 도 17의 반도체 메모리 장치의 일부분(P)이 실제로 구현된 모습을 나타낸 평면도이다. 도 18은 여러 공정 레이어를 중첩하여 표현한 평면도로, 자세한 레이어 구성 및 공정은 도 41 내지 도 48에서 후술하기로 한다.FIG. 17 is a circuit diagram schematically illustrating a semiconductor memory device according to example embodiments. FIG. 18 is a plan view illustrating a portion P of the semiconductor memory device of FIG. 17. FIG. 18 is a plan view superimposing several process layers, and detailed layer configurations and processes will be described later with reference to FIGS. 41 to 48.
도 17 및 도 18을 참조하면, 반도체 메모리 장치는 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3)과 복수의 워드 라인들(WL0 내지 WL15)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 이러한 복수의 셀 비트 라인들(BLC0, BLC1, BLC2, BLC3), 복수의 워드 라인들(WL0 내지 WL15) 및 복수의 메모리 셀들(MC)은 메모리 셀 어레이를 구성하고, 상기 메모리 셀 어레이는 메모리 셀 영역(MCR)에 배치될 수 있다. 여기서 복수의 메모리 셀들(MC)은 '●'으로 단순하게 도식화되었으며, 복수의 메모리 셀들(MC)은 DRAM과 같은 휘발성 메모리 셀들일 수 있고, PRAM, RRAM 등과 같은 저항성 메모리 셀들일 수 있고, NFGM, PoRAM, MRAM, FeRAM 또는 플래시 메모리 셀들일 수도 있다.Referring to FIGS. 17 and 18, a semiconductor memory device may include a plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3 respectively disposed in regions where a plurality of word lines WL0 to WL15 cross each other. It may include memory cells MC. The plurality of cell bit lines BLC0, BLC1, BLC2, and BLC3, the plurality of word lines WL0 to WL15, and the plurality of memory cells MC constitute a memory cell array, and the memory cell array includes a memory cell. May be disposed in an area MCR. Here, the plurality of memory cells MC is simply illustrated as '●', the plurality of memory cells MC may be volatile memory cells such as DRAM, resistive memory cells such as PRAM, RRAM, NFGM, It may be PoRAM, MRAM, FeRAM or flash memory cells.
또한, 반도체 메모리 장치는 복수의 센스 앰프 제어 라인들(예를 들어, [EQ], [VCC/2], [Pwell], [LAB], [LA], [Nwell], 이하 'SA_CL'로 지칭함)과 복수의 워드 라인들(WL0 내지 WL15)이 교차하는 영역들에 각각 배치되는 더미 셀들(DC)을 포함할 수 있다. 이러한 복수의 센스 앰프 제어 라인들(SA_CL), 복수의 워드 라인들(WL0 내지 WL15) 및 복수의 더미 셀들(DC)은 더미 셀 어레이를 구성하고, 상기 더미 셀 어레이는 더미 셀 영역(DCR)에 배치될 수 있다. 여기서 복수의 더미 셀들(DC)은 'X'으로 단순하게 도식화되었으며, 복수의 더미 셀들(DC)은 도 17 내지 도 21의 실시예에서 나타난 바와 같이 메모리 셀들(MC)과 동일하게 구현될 수도 있고, 메모리 셀들(MC)과 다르게 구현될 수도 있다. 복수의 더미 셀들(DC)이 메모리 셀들(MC)과 다르게 구현되는 경우에 대해서는 도 22 내지 도 30에서 후술하기로 한다.In addition, the semiconductor memory device is referred to as a plurality of sense amplifier control lines (eg, [EQ], [VCC / 2], [Pwell], [LAB], [LA], [Nwell], hereinafter referred to as 'SA_CL')). ) And dummy cells DC disposed in regions where the plurality of word lines WL0 to WL15 cross each other. The plurality of sense amplifier control lines SA_CL, the plurality of word lines WL0 to WL15, and the plurality of dummy cells DC constitute a dummy cell array, and the dummy cell array is in the dummy cell region DCR. Can be arranged. Here, the plurality of dummy cells DC is simply illustrated as 'X', and the plurality of dummy cells DC may be embodied in the same manner as the memory cells MC as shown in the embodiments of FIGS. 17 to 21. It may be implemented differently from the memory cells MC. A case in which the plurality of dummy cells DC is implemented differently from the memory cells MC will be described later with reference to FIGS. 22 to 30.
도 19는 도 18의 X19-X19'에 따른 단면도로서, 메모리 셀 영역에 형성된 메모리 셀 어레이를 나타낸 단면도이다.FIG. 19 is a cross-sectional view taken along line X19-X19 'of FIG. 18 and illustrates a memory cell array formed in a memory cell region.
도 17, 도 18, 및 도 19를 참조하면, STI(shallow trench isolation, 110), p-type 웰 영역(101), n-type LDD(lightly doped drain, 105), 및 n-type 소오스/드레인(107)이 형성된 기판(100) 상에 적어도 하나의 메모리 셀(MC) 및 적어도 하나의 센스 앰프(SA)가 형성된다.17, 18, and 19, shallow trench isolation (STI), p-
메모리 셀들(MC)은 기판(100) 상의 제1 층에 배치될 수 있고, 센스 앰프(SA)와 평면적으로 중첩될 수 있다. 메모리 셀들(MC) 각각은 스위칭 소자(SW) 및 저장 소자(300)를 포함할 수 있다.The memory cells MC may be disposed on the first layer on the
스위칭 소자(SW)는 셀 비트 라인(BLC) 상에 수직으로 연장될 수 있고, 워드 라인(WL)에 의해 제어될 수 있다. 더욱 구체적으로, 스위칭 소자(SW)는 셀 비트 라인(BLC)과 연결된 제1 소오스/드레인(202), 저장 소자(300)와 연결된 제2 소오스/드레인(280), 및 제1 소오스/드레인(202)과 제2 소오스/드레인(280) 사이에 위치하는 채널 활성 층(212)을 포함하는 수직 채널형 트랜지스터로 구현될 수 있다. 이 경우 워드 라인(WL)은 수직 채널형 트랜지스터의 채널 활성 층(212)을 둘러쌀 수 있고, 워드 라인(WL)과 채널 활성 층(212) 사이에는 게이트 유전막(250)이 개재된다.The switching element SW may extend vertically on the cell bit line BLC and may be controlled by the word line WL. More specifically, the switching device SW may include a first source /
비록 도 17 및 도 18에 도시된 수직 채널형 트랜지스터의 경우 셀 비트 라인과 연결된 제1 소오스/드레인이 하부에 위치하고, 저장 소자와 연결된 제2 소오스/드레인이 상부에 위치하는 실시예를 도시하였지만, 본 발명의 기술 사상은 이에 한정되지 않음에 유의한다. 예를 들어, 셀 비트 라인과 연결된 제1 소오스/드레인이 상부에 위치할 수 있고, 저장 소자와 연결된 제2 소오스/드레인이 하부에 위치할 수도 있다.Although the vertical channel type transistors illustrated in FIGS. 17 and 18 illustrate an embodiment in which a first source / drain connected to a cell bit line is located below and a second source / drain connected to a storage element is located above, Note that the technical idea of the present invention is not limited thereto. For example, a first source / drain connected to the cell bit line may be located at the top, and a second source / drain connected to the storage element may be located at the bottom.
저장 소자(300)는 스위칭 소자(SW)와 전기적으로 연결되어, 스위칭 소자(SW)가 턴 온/오프됨에 따라 데이터를 저장하거나 출력할 수 있다. 예를 들어, 저장 소자(300)는 커패시터로 구현될 수 있다. 그러나 본 발명은 이에 제한되지 아니하며, 예를 들어 도 32에 나타난 바와 같이 저장 소자(300)가 칼코게나이드(chalcogenide) 물질을 포함하는 상변이 층 또는 페로브스카이트(perovskite)나 전이금속 산화물과 같은 저항변이 층을 포함할 수도 있음에 유의한다. The
센스 앰프(SA, 도 17의 SA0 내지 SA3)는 상기 제1 층과 다른 제2 층에 배치될 수 있다. 센스 앰프(SA)가 메모리 셀에 저장된 데이터를 감지하기 위해 등화부(도 2의 21), 감압부(도 2의 22), 승압부(도 2의 23), 및 로딩 커패시터(도 2의 24) 등을 포함할 수 있음은 상술한 바와 같다. 상기 등화부, 상기 감압부, 및 상기 승압부의 트랜지스터들은 n-type 소오스/드레인(107), 게이트 유전막(120), 및 게이트 도전체(130)로 구현될 수 있다.The sense amplifiers SA (SA0 to SA3 of FIG. 17) may be disposed on a second layer different from the first layer. In order to sense the data stored in the memory cell, the sense amplifier SA includes an equalizer (21 in FIG. 2), a pressure reducing unit (22 in FIG. 2), a booster (23 in FIG. 2), and a loading capacitor (24 in FIG. 2). ) May be included as described above. The equalizer, the decompression unit, and the booster transistors may be implemented with an n-type source /
센스 앰프(SA)는 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결될 수 있다. 더욱 구체적으로, 도 2에서 설명한 바와 같이, 등화부(도 2의 21), 감압부(도 2의 22), 및 승압부(도 2의 23)가 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 연결될 수 있고, 로딩 커패시터(도 2의 24)가 상보 비트 라인(BLB)에 연결될 수 있다.The sense amplifier SA may be connected to the bit line BL and the complementary bit line BLB. More specifically, as described with reference to FIG. 2, the equalizer (21 in FIG. 2), the decompression unit (22 in FIG. 2), and the booster (23 in FIG. 2) may include a bit line BL and a complementary bit line BLB. ) And a loading capacitor (24 of FIG. 2) may be connected to the complementary bit line BLB.
반도체 메모리 소자는 출력 소자(OE) 및 로컬 인터커넥트 비아(local interconnect via, LV)를 더 포함할 수 있다. The semiconductor memory device may further include an output device OE and a local interconnect via (LV).
출력 소자(OE)는 데이터의 입력/출력을 위해 셀 비트 라인(BLC)과 연결될 수 있고, 이 경우 출력 소자(OE)와 셀 비트 라인(BLC)의 연결을 위해 출력 비아(OV) 및 콘택 플러그(CP)가 이용될 수 있다. 출력 소자(OE) 및 출력 비아(OV)는 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR) 외부의 영역에 위치할 수 있다. 출력 소자(OE)가 데이터의 입력/출력을 제어하기 위해 칼럼 선택 트랜지스터(도 2의 NM6)를 포함할 수 있음은 상술한 바와 같으며, 예를 들어, 도면에 도시된 콘택 플러그(CP)와 연결된 n-type 소오스/드레인(107)은 상기 칼럼 선택 트랜지스터의 소오스/드레인일 수 있다.The output element OE may be connected to the cell bit line BLC for input / output of data, in which case the output via OV and the contact plug for connecting the output element OE to the cell bit line BLC. (CP) can be used. The output element OE and the output via OV may be located in regions outside the memory cell region MCR and the dummy cell region DCR. As described above, the output element OE may include a column select transistor (NM6 in FIG. 2) to control input / output of data. The connected n-type source /
로컬 인터커넥트 비아(LV)는 센스 앰프(SA)와 메모리 셀 어레이를 서로 연결할 수 있다. 더욱 구체적으로, 로컬 인터커넥트 비아(LV)는 셀 비트 라인(BLC)과 비트 라인(BL) 사이로 연장됨으로써 셀 비트 라인(BLC)과 비트 라인(BL)을 연결할 수 있고, 그에 따라 센스 앰프(SA)와 메모리 셀 어레이가 연결될 수 있다.The local interconnect via LV connects the sense amplifier SA and the memory cell array to each other. More specifically, the local interconnect via LV extends between the cell bit line BLC and the bit line BL to connect the cell bit line BLC and the bit line BL, and thus the sense amplifier SA. And a memory cell array may be connected.
도 20은 도 18의 X20-X20'에 따른 단면도로서, 더미 셀 영역(DCR)에 형성된 더미 셀 어레이를 나타낸 단면도이다. 20 is a cross-sectional view taken along line X20-X20 'of FIG. 18 and illustrates a dummy cell array formed in the dummy cell region DCR.
도 17, 도 18, 및 도 20을 참조하면, 기판(100) 상에 적어도 하나의 더미 셀(DC) 및 적어도 하나의 센스 앰프(SA)가 형성된다.17, 18, and 20, at least one dummy cell DC and at least one sense amplifier SA are formed on the
더미 셀들(DC)은 기판(100) 상의 제1 층에 배치될 수 있고, 센스 앰프(SA)와 평면적으로 중첩될 수 있다. 더미 셀들(MC) 각각은 스위칭 소자(SW') 및 저장 소자(300)를 포함할 수 있다.The dummy cells DC may be disposed in the first layer on the
스위칭 소자(SW')는 센스 앰프 제어 라인(SA_CL) 상에 수직으로 연장될 수 있고, 워드 라인(WL)에 의해 제어될 수 있다. 더욱 구체적으로, 스위칭 소자(SW')는 센스 앰프 제어 라인(SA_CL)과 연결된 제1 소오스/드레인(202), 저장 소자(300)와 연결된 제2 소오스/드레인(280), 및 제1 소오스/드레인(202)과 제2 소오스/드레인(280) 사이에 위치하는 채널 활성 층(212)을 포함하는 수직 채널형 트랜지스터로 구현될 수 있다. 이 경우 워드 라인(WL)은 수직 채널형 트랜지스터의 채널 활성 층(212)을 둘러쌀 수 있고, 워드 라인(WL)과 채널 활성 층(212) 사이에는 게이트 유전막(250)이 개재된다.The switching element SW ′ may extend vertically on the sense amplifier control line SA_CL and may be controlled by the word line WL. More specifically, the switching device SW ′ may include a first source /
저장 소자(300)에 대한 설명은 도 19에서 설명한 바와 같으므로 이하 생략하기로 한다.The description of the
센스 앰프(SA, 도 17의 SA0 내지 SA3)에 대한 설명 역시 도 19에서 설명한 바와 같으며, 도 20에 나타난 센스 앰프(SA)는 센스 앰프(도 17의 SA0 내지 SA3)의 다른 단면을 나타낸 것이다. 더욱 구체적으로, 도 18의 X20-X20' 단면을 따라 제2 층에 형성된 센스 앰프(SA)는 n-type LDD(lightly doped drain, 105), n-type 소오스/드레인(107), 및 시그널 비아들(SV1, SV2)과 n-type 소오스/드레인(107) 사이에 연결된 콘택 플러그들(CP1, CP2)를 포함할 수 있다. 여기서 n-type 소오스/드레인(107)은, 등화부(도 2의 21), 감압부(도 2의 22), 승압부(도 2의 23)를 구현하기 위한 트랜지스터의 소오스/드레인과 대응될 수 있다.Description of the sense amplifiers SA (SA0 to SA3 of FIG. 17) is also the same as described with reference to FIG. 19, and the sense amplifier SA shown in FIG. 20 illustrates another cross section of the sense amplifiers (SA0 to SA3 of FIG. 17). . More specifically, the sense amplifier SA formed in the second layer along the X20-X20 'cross section of FIG. 18 includes n-type lightly doped
한편, 반도체 메모리 소자는 입력 비아(IV) 및 시그널 비아(SV)를 더 포함할 수 있다. The semiconductor memory device may further include an input via IV and a signal via SV.
입력 비아(IV)는 센스 앰프(SA)의 구동을 위한 신호(예를 들어, EQ, VCC/2, Pwell, LAB, LA, 및 Nwell 신호)를 입력받아 센스 앰프 제어 라인(SA_CL)에 전달할 수 있다. 예를 들어, 도 20에서 입력 비아(IV)는 VCC/2 신호를 입력받을 수 있고, 상기 VCC/2 신호를 센스 앰프 제어 라인(SA_CL)에 전달할 수 있다. 센스 앰프 제어 라인(SA_CL)에 전달된 상기 VCC/2 신호는 시그널 비아(SV1, SV2)를 통해 n-type 소오스/드레인(107)으로 전달될 것이다. 입력 비아(IV)는 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR) 외부의 영역에 위치할 수 있다.The input via IV receives a signal for driving the sense amplifier SA (for example, an EQ, VCC / 2, Pwell, LAB, LA, and Nwell signal) and transmits the signal to the sense amplifier control line SA_CL. have. For example, in FIG. 20, the input via IV may receive a VCC / 2 signal and transmit the VCC / 2 signal to the sense amplifier control line SA_CL. The VCC / 2 signal transmitted to the sense amplifier control line SA_CL may be transmitted to the n-type source /
시그널 비아(SV1, SV2)는 센스 앰프(SA)와 더미 셀 어레이를 서로 연결할 수 있다. 더욱 구체적으로, 시그널 비아(SV1, SV2)는 센스 앰프 제어 라인(SA_CL)이 연장되는 방향과 수직하는 방향으로 센스 앰프(도 17의 SA0 내지 SA3 참조)를 향하여 연장될 수 있고, 그에 따라 센스 앰프(SA)와 더미 셀 어레이가 서로 연결될 수 있다.The signal vias SV1 and SV2 may connect the sense amplifier SA and the dummy cell array to each other. More specifically, the signal vias SV1 and SV2 may extend toward the sense amplifiers (see SA0 to SA3 in FIG. 17) in a direction perpendicular to the direction in which the sense amplifier control lines SA_CL extend, and thus the sense amplifiers. The SA and the dummy cell array may be connected to each other.
도 21는 도 18의 Y21-Y21'에 따른 단면도로서, 메모리 셀 영역(MCR)과 더미 셀 영역(DCR)을 모두 나타낸 반도체 메모리 장치의 단면도이다. FIG. 21 is a cross-sectional view taken along line Y21-Y21 'of FIG. 18 and illustrates a cross-sectional view of a semiconductor memory device showing both a memory cell region MCR and a dummy cell region DCR.
도 21의 구성요소들은 도 19 및 도 21에서 모두 설명한 바 있으므로 구체적인 설명은 생략하기로 한다. 다만 로컬 인터커넥트 비아(LV)가 메모리 셀 영역(MCR)에 배치되고, 시그널 비아(SV)가 더미 셀 영역(DCR)에 배치됨에 유의한다. Since the components of FIG. 21 have been described with reference to FIGS. 19 and 21, a detailed description thereof will be omitted. Note that the local interconnect via LV is disposed in the memory cell region MCR, and the signal via SV is disposed in the dummy cell region DCR.
메모리 셀 영역(MCR)의 로컬 인터커넥트 비아(LV)는 셀 비트 라인(BLC)과 비트 라인(BL) 사이를 연결한다. 따라서 셀 비트 라인(BLC)은 비트 라인(BL)을 통해 게이트 도전체(130)와 연결된다. 이러한 모습은 도 2에서 셀 비트 라인(BLC)이 비트 라인(BL)을 통해 제5 엔모스 트랜지스터(NM5)의 게이트와 연결되는 모습과 대응될 수 있다.The local interconnect via LV of the memory cell region MCR connects between the cell bit line BLC and the bit line BL. Therefore, the cell bit line BLC is connected to the
더미 셀 영역(DCR)의 시그널 비아(SV)는 N 웰(N-well) 전압을 인가 받는 센스 앰프 제어 라인(SA_CL)과 내부에 n-type LDD(105) 및 n-type 소오스/드레인(107)이 형성된 N 웰(102) 사이를 연결한다. 이러한 모습은 도 2에서 피모스 트랜지스터들(PM1, PM2)의 N 웰(미도시)에 상기 N 웰 전압이 인가되는 모습과 대응될 수 있다.The signal via SV of the dummy cell region DCR includes a sense amplifier control line SA_CL to which an N-well voltage is applied, and an n-
도 22는 도 17의 반도체 메모리 장치의 일부분이 본 발명의 일부 실시예들에 따라 구현된 모습을 나타낸 평면도이다. 도 23은 도 22의 X23-X23'에 따른 단면도이고, 도 24는 도 22의 X24-X24'에 따른 단면도이며, 도 25는 도 22의 Y25-Y25'에 따른 단면도이다. 이 실시예들에 따른 반도체 메모리 장치는, 도 18 내지 도 21에 따른 실시예의 변형예로서, 도 22 내지 도 25는 도 18 내지 도 21과 각각 대응될 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.FIG. 22 is a plan view illustrating a portion of the semiconductor memory device of FIG. 17 implemented according to some embodiments of the present inventive concept. FIG. 23 is a cross-sectional view taken along line X23-X23 'of FIG. 22, FIG. 24 is a cross-sectional view taken along line X24-X24' of FIG. 22, and FIG. 25 is a cross-sectional view taken along line Y25-Y25 'of FIG. The semiconductor memory device according to these embodiments may be modified examples of the embodiment of FIGS. 18 to 21, and FIGS. 22 to 25 may correspond to FIGS. 18 to 21, respectively. Hereinafter, a detailed description of the embodiments will be omitted.
도 22 내지 도 25를 참조하면, 메모리 셀(MC)에 포함된 스위칭 소자(SW)와 대조적으로, 더미 셀(DC)에 포함된 스위칭 소자(SW')는 플로팅(floating)될 수 있다. 일 예로서, 도 24에 나타난 바와 같이 더미 셀(DC)은 저장 소자를 포함하지 않을 수 있고, 이를 위해, 스위칭 소자(SW')와 연결된 저장 소자(도 20의 300)가 제거될 수 있다. 이 경우 스위칭 소자(SW')의 제2 소오스/드레인(280)은 식각 저지막(290)과 같은 절연층과 직접 연결되며, 결과적으로 스위칭 소자(SW')가 플로팅될 수 있다.22 to 25, in contrast to the switching element SW included in the memory cell MC, the switching element SW ′ included in the dummy cell DC may be floated. As an example, as shown in FIG. 24, the dummy cell DC may not include a storage element. For this purpose, the storage element 300 (in FIG. 20) connected to the switching element SW ′ may be removed. In this case, the second source /
이러한 모습은 도 22 및 도 25에서 더욱 구체적으로 나타난다. 즉, 메모리 셀 영역(MCR)의 경우 스위칭 소자(SW) 상에 커패시터와 같은 저장 소자(300)가 형성된다. 반면에, 더미 셀 영역(DCR)의 경우 스위칭 소자(SW') 상에 저장 소자가 형성되지 않는다.This appearance is more specifically shown in FIGS. 22 and 25. That is, in the memory cell region MCR, a
도 26은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다. 도 27은 도 26의 X27-X27'에 따른 단면도이고, 도 28는 도 26의 X28-X28'에 따른 단면도이며, 도 29은 도 26의 Y29-Y29'에 따른 단면도이다. 이 실시예들에 따른 반도체 메모리 장치는, 도 18 내지 도 21에 따른 실시예의 변형예로서, 도 26 내지 도 29은 도 18 내지 도 21와 각각 대응될 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.FIG. 26 is a plan view illustrating a portion of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept. FIG. FIG. 27 is a cross-sectional view taken along line X27-X27 'of FIG. 26, FIG. 28 is a cross-sectional view taken along X28-X28' of FIG. 26, and FIG. 29 is a cross-sectional view taken along Y29-Y29 'of FIG. The semiconductor memory device according to these embodiments may be modified as the embodiment of FIGS. 18 to 21, and FIGS. 26 to 29 may correspond to FIGS. 18 to 21, respectively. Hereinafter, a detailed description of the embodiments will be omitted.
도 26 내지 도 29를 참조하면, 메모리 셀(MC)에 포함된 스위칭 소자(SW)와 대조적으로, 더미 셀(DC)에 포함된 스위칭 소자(SW')는 동작 불능의(inoperable) 상태일 수 있다. 일 예로서, 메모리 셀(MC)의 스위칭 소자(SW)가 센스 앰프와 연결된 제1 소오스/드레인, 저장 소자와 연결된 제2 소오스/드레인, 및 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터인 경우, 더미 셀(DC)의 스위칭 소자(SW')는 상기 제1 소오스/드레인, 상기 제2 소오스/드레인, 및 상기 채널 활성 층 중 적어도 하나가 제거된 구조일 수 있다.26 to 29, in contrast to the switching element SW included in the memory cell MC, the switching element SW ′ included in the dummy cell DC may be in an inoperable state. have. As an example, a first source / drain connected to a switching amplifier SW of a memory cell MC, a second source / drain connected to a storage element, and the first source / drain and the second source / drain connected to a storage device. In the case of a vertical channel type transistor composed of a channel active layer disposed between the switching elements SW ′ of the dummy cell DC, at least one of the first source / drain, the second source / drain, and the channel active layer is provided. One may be a structure removed.
이러한 모습은 도 28 및 도 29에서 더욱 구체적으로 나타난다. 예를 들어, 더미 셀 영역(DCR)에 형성된 스위칭 소자(SW')는 제2 소오스/드레인 및 상기 채널 활성 층이 제거되고 제1 소오스/드레인(202)만이 남은 구조를 포함할 수 있다. 이를 위해, 더미 셀 영역(DCR)을 대상으로 한 추가적인 식각 공정이 수행될 수 있고, 상기 식각 공정을 통해 더미 셀 영역(DCR)에 형성된 수직 채널형 트랜지스터의 제2 소오스/드레인 및 채널 활성 층을 제거함으로써 스위칭 소자(SW')의 구조가 형성될 수 있다.This appearance is more specifically shown in FIGS. 28 and 29. For example, the switching element SW ′ formed in the dummy cell region DCR may include a structure in which the second source / drain and the channel active layer are removed and only the first source /
비록 도 28 및 도 29은 일부 구성요소(예를 들어, 제1 소오스/드레인, 채널 활성 층, 및 제2 소오스/드레인)가 제거된 구조가 동작 불가능한 스위칭 소자(SW')의 예로서 도시되었지만, 본 발명은 이에 제한되지 않음에 유의한다. 예를 들어, 동작 불가능한 스위칭 소자(SW')를 구현하기 위해, 상기 스위칭 소자의 제1 소오스/드레인, 채널 활성 층, 및 제2 소오스/드레인 중 적어도 2개의 구성요소가 서로 전기적으로 연결되지 않고 개방(open)될 수도 있다. Although FIGS. 28 and 29 are shown as an example of the switching element SW 'in which a structure in which some components (eg, the first source / drain, the channel active layer, and the second source / drain) are removed is inoperable. Note that the present invention is not limited thereto. For example, in order to implement an inoperable switching element SW ', at least two components of the first source / drain, the channel active layer, and the second source / drain of the switching element are not electrically connected to each other. It may be open.
도 30 내지 도 37은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 또 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다. 더욱 구체적으로 도 30 내지 도 37에 나타난 실시예는 저장 소자(300')가 상변이 층 및 커먼그라운드 플레이트(미도시)을 포함하는 경우의 실시예(즉, 반도체 메모리 장치가 DRAM 대신 PRAM으로 구현된 실시예)를 나타낸 것으로서, 저장 소자(300')가 상변이 층을 포함한다는 것을 제외하고는 도 22 내지 도 29의 실시예와 동일하다. 따라서 실시예들 간의 중복되는 설명은 생략하기로 한다.30 to 37 are top plan views illustrating portions of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept. More specifically, the embodiment shown in FIGS. 30 to 37 is an embodiment in which the
도 30 내지 도 33은 상변이 층으로 구현된 저장 소자(300')가 메모리 셀 영역(MCR)에만 형성되고, 더미 셀 영역(DCR)에는 상기 저장 소자가 형성되지 않은 실시예를 나타낸 것으로서, 도 22 내지 도 25과 대응될 수 있다.30 to 33 illustrate embodiments in which a
도 34 내지 도 37은 상변이 층으로 구현된 저장 소자(300')가 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR)에 모두 형성되되, 더미 셀 영역(DCR)에 형성된 스위칭 소자(SW')의 일부 구성요소가 제거된 실시예를 나타낸 것으로서, 도 26 내지 도 29과 대응될 수 있다.34 through 37 illustrate that the
비록 도 30 내지 도 37에 도시된 실시예가 저항 소자가 상변이 층인 경우를 기준으로 설명되었지만, 본 발명은 이에 제한되지 아니하며, 예를 들어 저항 소자는 페로브스카이트(perovskite)나 전이금속 산화물과 같은 저항변이 층으로 구현될 수도 있음에 유의한다.Although the embodiments shown in FIGS. 30 to 37 have been described based on the case where the resistive element is a phase change layer, the present invention is not limited thereto. For example, the resistive element may be formed of perovskite or transition metal oxide. Note that the same resistance side may be implemented in layers.
도 38 내지 도 40은 도 17의 반도체 메모리 장치의 일부분이 본 발명의 또 다른 실시예들에 따라 구현된 모습을 나타낸 평면도이다. 도 38 내지 도 40은 스위칭 소자가 다이오드로 구성된 실시예를 나타낸 것이다. 또한 도 38 내지 도 40은 상변이 층으로 구현된 저장 소자가 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR)에 모두 형성되되, 더미 셀 영역(DCR)에 형성된 스위칭 소자가 절연층(249)으로 구성된 실시예를 나타낸 것이다.38 to 40 are top plan views illustrating portions of the semiconductor memory device of FIG. 17 implemented according to other embodiments of the inventive concept. 38 to 40 show an embodiment in which the switching element is composed of a diode. In addition, FIGS. 38 to 40 illustrate that a storage element implemented as a phase change layer is formed in both the memory cell region MCR and the dummy cell region DCR, and the switching element formed in the dummy cell region DCR is an
도 38 내지 도 40을 참조하면, 메모리 셀 영역(MCR)에 형성된 스위칭 소자(SW)는 p형 층(243) 및 n형 층(245)을 포함하는 다이오드로 구성될 수 있다. 스위칭 소자(SW)는 워드 라인(WL)과 셀 비트 라인(BLC) 사이에 연결될 수 있다. 더욱 구체적으로 저장 소자(300')는 스위칭 소자(SW)와 셀 비트 라인(BLC) 사이에 연결되며, 예를 들어, 상기 다이오드의 p형 층(243)은 저장 소자(300')와 연결되고, n형 층(245)은 워드 라인(WL)과 연결될 수 있다. 38 to 40, the switching element SW formed in the memory cell region MCR may be formed of a diode including a p-
비록 도 38에 도시된 다이오드의 경우 p형 층이 저장 소자와 연결되고, n형 층이 워드 라인과 연결되는 실시예를 도시하였지만, 본 발명의 기술 사상은 이에 한정되지 않음에 유의한다. 예를 들어, 저장 소자는 n형 층(245)과 워드 라인(WL) 사이에 연결될 수도 있다. 이 경우 다이오드의 p형 층은 셀 비트 라인과 연결되고, n형 층은 저장 소자와 연결될 것이다.Although the p-type layer is connected to the storage element and the n-type layer is connected to the word line in the case of the diode illustrated in FIG. 38, it is noted that the technical idea of the present invention is not limited thereto. For example, the storage element may be connected between the n-
한편, 메모리 셀(MC)에 포함된 스위칭 소자(SW)와 대조적으로, 더미 셀(DC)에 포함된 스위칭 소자(SW')는 상기 p형 층 및 상기 n형 층 중 적어도 하나가 제거된 구조일 수 있다. 이러한 모습은 도 39 및 도 40에서 더욱 구체적으로 나타난다. 예를 들어, 더미 셀 영역(DCR)에 형성된 스위칭 소자(SW')는 p형 층 및 n형 층 모두가 제거된 구조를 포함할 수 있다. 이를 위해, 워드 라인의 형성 전 더미 셀 영역(DCR)을 대상으로 한 추가적인 식각 공정이 수행될 수 있고, 상기 식각 공정을 통해 p형 층 및 n형 층을 제거함으로써 절연층(249)만으로 구성된 구조의 스위칭 소자(SW')가 형성될 수 있다.In contrast to the switching element SW included in the memory cell MC, the switching element SW ′ included in the dummy cell DC has a structure in which at least one of the p-type layer and the n-type layer is removed. Can be. This appearance is more specifically shown in FIGS. 39 and 40. For example, the switching element SW ′ formed in the dummy cell region DCR may include a structure in which both the p-type layer and the n-type layer are removed. To this end, an additional etching process for the dummy cell region (DCR) may be performed before the formation of the word line, and the structure including only the insulating
절연층(249)만으로 구성된 구조의 스위칭 소자(SW')를 형성하기 위한 구체적인 공정을 살피기로 한다. 먼저, 제3 층간 절연막(241) 상에 저장 소자(300'), 상기 p형 층 및 상기 n형 층을 형성한다. 이후 층간 절연막(248)을 형성하고, 식각 공정을 통해 상기 p형 층 및 상기 n형 층을 제거한다. 상기 p형 층 및 상기 n형 층이 제거된 결과 층간 절연막(248)은 리세스를 포함하며, 상기 리세스를 채우도록 절연층(249)이 형성된다. 결국 p형 층 및 n형 층이 제거되어 절연층(249)만으로 구성된 구조의 스위칭 소자(SW')가 형성될 수 있다.A specific process for forming the switching element SW 'having a structure composed of only the insulating
도 41 내지 도 48은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 공정 순서에 따라 개략적으로 나타낸 단면도들 및 평면도들이다. 이 실시예들에 따른 방법에 의해 제조된 반도체 메모리 장치는 도 18 및 도 19에 나타난 반도체 메모리 장치와 대응될 수 있다.41 to 48 are cross-sectional views and plan views schematically illustrating a method of manufacturing a semiconductor memory device in accordance with exemplary embodiments of the present invention, according to a process sequence. The semiconductor memory device manufactured by the method according to these embodiments may correspond to the semiconductor memory device shown in FIGS. 18 and 19.
도 41 및 도 42(도 41의 X42-X42'에 따른 단면도)을 참조하면, 기판(100) 내에 p-type 웰 영역(101) 영역 및 n-type 웰 영역(102)을 형성하고, p-type 웰 영역(101) 및 n-type 웰 영역(102) 내에 STI(shallow trench isolation, 110)를 형성한다. 이후 게이트 유전막(120), 게이트 도전체(130), 게이트 하드 마스크(131), 및 게이트 스페이서(132)를 차례로 형성하여 센스 앰프로 사용되는 트랜지스터들의 게이트 구조를 형성한다. 상기 게이트 구조의 형성 단계 동안 이온 도핑 공정이 수행될 수 있고, 그에 따라 p-type 웰 영역(101) 내에 n-type LDD(lightly doped drain, 105) 및 n-type 소오스/드레인(107)이 형성될 수 있으며, n-type 웰 영역(102) 내에 p-type LDD(도 21의 106) 및 p-type 소오스/드레인(108, 도 21의 108)이 형성될 수 있다.41 and 42 (sectional views along X42-X42 'in FIG. 41), p-
이후, 도 43 및 도 44(도 43의 X44-X44'에 따른 단면도)을 참조하면, 게이트 구조 상에 제1 층간 절연막(140)을 형성하고, 제1 층간 절연막(140) 상부에 도전층(160) 및 마스크층(161)을 형성한다. 도전층(130)은 센스 앰프의 비트 라인(BL) 및 상보 비트 라인(BLB) 등의 기능을 수행할 수 있다. 도전층(160) 및 마스크층(161)의 형성 전에 콘택 플러그(CP)가 형성될 수 있다.43 and 44 (sectional view taken along line X44-X44 'of FIG. 43), a first
도 45 및 도 46(도 45의 X46-X46'에 따른 단면도)을 참조하면, 도전층(160) 및 마스크층(161) 상에 제2 층간 절연막(170)을 형성한다. 이후 제2 층간 절연막(170)을 일부 제거하고 도전 물질을 증착함으로써 로컬 인터커넥트 비아(LV), 출력 비아(OV), 입력 비아(IV), 및 시그널 비아(SV1, SV2)가 형성된다. 이후 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL)이 형성된다. 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL)의 형성을 위해, 셀 비트 라인(BLC) 및 센스 앰프 제어 라인(SA_CL) 상에 n-type 폴리 실리콘층(201), 제2 실리콘 기판(211), 및 하드 마스크(221)를 차례로 형성하고, 이들에 대한 패터닝 공정을 수행할 수 있다.Referring to FIGS. 45 and 46 (sectional views taken along line X46-X46 ′ in FIG. 45), a second
도 47 및 도 48(도 47의 X48-X48'에 따른 단면도)을 참조하면, 제3 층간 절연막(231)을 형성한 후 메모리 셀 영역(MCR)과 더미 셀 영역(DCR)에 스위칭 소자들(SW, 도 20의 SW')을 형성한다. 상기 스위칭 소자들의 형성을 위해, n-type 폴리 실리콘층(도 45의 201) 및 제2 실리콘 기판(도 45의 211)이 패터닝되고, 제4 층간 절연막(241)이 형성된 후, 게이트 유전막(250) 및 워드라인 도전체(260)가 형성될 수 있다. 이후 제5 층간 절연막(270) 및 식각 저지막(290)이 차례로 형성되며, 식각 저지막(290)이 패터닝된 부분에 저장 소자(300)가 형성된다.Referring to FIGS. 47 and 48 (sectional views taken along line X48-X48 ′ of FIG. 47), after the third
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.
100: 기판
110: STI(Shallow Trench Isolation)
101: p-type 웰(well) 영역
102: n-type 웰(well) 영역
105: n-type LDD(Lightly Doped Drain:)
106: p-type LDD
107: n-type 소오스/드레인
108: p-type 소오스/드레인
120: 게이트 유전막
130: 게이트 도전체
131: 게이트 하드 마스크
132: 게이트 스페이서(spacer)
140: 제1 층간 절연막
160: 도전층
161: 마스크층
170: 제2 층간 절연층
201: n-type 폴리 실리콘층
202: 제1 소오스/드레인
211: 제2 실리콘 기판
212: 채널 활성 층
221: 하드 마스크
231: 제3 층간 절연막
241: 제4 층간 절연막
243: p형 층
245: n형 층
248: 층간 절연막
249: 절연층
250: 게이트 유전막
270: 제5 층간 절연막
280: 제2 소오스/드레인
290: 식각 저지막
300, 300': 저장 소자100: substrate
110: shallow trench isolation
101: p-type well region
102: n-type well region
105: n-type Lightly Doped Drain:
106: p-type LDD
107: n-type source / drain
108: p-type source / drain
120: gate dielectric film
130: gate conductor
131: gate hard mask
132: gate spacer
140: first interlayer insulating film
160: conductive layer
161: mask layer
170: second interlayer insulating layer
201: n-type polysilicon layer
202: first source / drain
211: second silicon substrate
212 channel active layer
221: hard mask
231: third interlayer insulating film
241: fourth interlayer insulating film
243 p-type layer
245: n-type layer
248: interlayer insulating film
249: insulation layer
250: gate dielectric layer
270: fifth interlayer insulating film
280: second source / drain
290: etch stop
300, 300 ': storage element
Claims (18)
상기 제1 층과 다른 제2 층에 배치되는 센스 앰프로서, 상기 적어도 하나의 셀 비트 라인에 연결되는 적어도 하나의 비트 라인 및 상기 적어도 하나의 비트 라인에 대응되는 적어도 하나의 상보 비트 라인에 연결되며, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 적어도 하나의 센스 앰프;
상기 제1 영역에 배치되며, 상기 셀 비트 라인과 상기 비트 라인 사이를 연결하는 로컬 인터커넥트 비아(local interconnect via);
상기 셀 비트 라인에 연결되어 상기 데이터를 출력하도록 구성된 적어도 하나의 출력 소자; 및
상기 셀 비트 라인과 상기 출력 소자 사이를 연결하는 출력 비아를 포함하는 반도체 메모리 장치.A memory cell array disposed in a first layer of a first region, comprising: a memory cell array including at least one memory cell disposed in an area where at least one word line and at least one cell bit line cross each other;
A sense amplifier disposed on a second layer different from the first layer, the sense amplifier being connected to at least one bit line connected to the at least one cell bit line and at least one complementary bit line corresponding to the at least one bit line At least one sense amplifier configured to sense data stored in the at least one memory cell;
A local interconnect via disposed in the first region, the local interconnect via connecting between the cell bit line and the bit line;
At least one output element coupled to the cell bit line and configured to output the data; And
And an output via connecting the cell bit line and the output element.
상기 적어도 하나의 센스 앰프는 상기 메모리 셀 어레이와 평면적으로 중첩되고,
상기 로컬 인터커넥트 비아는 상기 셀 비트 라인과 상기 비트 라인 사이로 연장되는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
The at least one sense amplifier overlaps planarly with the memory cell array,
And the local interconnect via extends between the cell bit line and the bit line.
상기 메모리 셀 어레이에 포함된 상기 적어도 하나의 메모리 셀은,
상기 셀 비트 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자; 및
상기 스위칭 소자와 전기적으로 연결된 저장 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
The at least one memory cell included in the memory cell array,
A switching element extending vertically on said cell bit line and controlled by said at least one word line; And
And a storage device electrically connected to the switching device.
상기 스위칭 소자는 상기 셀 비트 라인과 연결된 제1 도핑 영역, 상기 저장 소자와 연결된 제2 도핑 영역, 및 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.The method of claim 3,
The switching element is a vertical channel type including a first doped region connected to the cell bit line, a second doped region connected to the storage element, and a channel active layer positioned between the first doped region and the second doped region. A semiconductor memory device, characterized in that the transistor.
상기 저장 소자는 커패시터, 상변이 층, 또는 저항변이 층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 3,
The storage device may include a capacitor, a phase change layer, or a resistance change layer.
상기 스위칭 소자는, p형 층 및 n형 층을 포함하는 다이오드이고,
상기 저장 소자는 상변이 층 또는 저항변이 층을 포함하며, 상기 다이오드와 상기 셀 비트 라인 사이 또는 상기 다이오드와 상기 워드 라인 사이에 배치된 것을 특징으로 하는 반도체 메모리 장치.The method of claim 3,
The switching element is a diode comprising a p-type layer and an n-type layer,
And the storage element includes a phase change layer or a resistance change layer, and is disposed between the diode and the cell bit line or between the diode and the word line.
상기 적어도 하나의 셀 비트 라인과 연결되는 적어도 하나의 출력 소자를 더 포함하는 반도체 메모리 장치.The method of claim 1,
And at least one output device connected to the at least one cell bit line.
상기 셀 비트 라인과 상기 출력 소자 사이로 연장되는 출력 비아를 더 포함하고,
상기 출력 비아는 상기 제1 영역과 다른 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 7, wherein
An output via extending between said cell bit line and said output element,
And the output via is disposed in an area different from the first area.
상기 제1 영역과 다른 제2 영역의 상기 제1 층에 배치되고, 상기 적어도 하나의 워드 라인과 적어도 하나의 센스 앰프 제어 라인이 교차하는 영역에 배치되는 적어도 하나의 더미 셀을 포함하는 더미 셀 어레이; 및
상기 제2 영역에 배치되며, 상기 센스 앰프 제어 라인과 상기 센스 앰프를 연결하는 시그널 비아를 더 포함하는 반도체 메모리 장치.The method of claim 1,
A dummy cell array disposed in the first layer of the second region different from the first region, and including at least one dummy cell disposed in a region where the at least one word line and the at least one sense amplifier control line cross each other; ; And
And a signal via disposed in the second region, the signal via connecting the sense amplifier control line and the sense amplifier.
상기 셀 비트 라인과 상기 센스 앰프 제어 라인은 동일한 방향으로 연장되는 것을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9,
And the cell bit line and the sense amplifier control line extend in the same direction.
상기 적어도 하나의 더미 셀은,
상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고,
상기 스위칭 소자는 전기적으로 플로팅(floating)된 것을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9,
The at least one dummy cell,
A switching element extending vertically on said sense amplifier control line and controlled by said at least one word line,
And the switching element is electrically floating.
상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 도핑 영역, 절연층과 직접 연결된 제2 도핑 영역, 및 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하는 채널 활성 층을 포함하는 수직 채널형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.12. The method of claim 11,
The switching element includes a vertical doped region including a first doped region connected to the sense amplifier control line, a second doped region directly connected to an insulating layer, and a channel active layer positioned between the first doped region and the second doped region. A semiconductor memory device, characterized in that the channel transistor.
상기 적어도 하나의 더미 셀은,
상기 센스 앰프 제어 라인 상에 수직으로 연장되며, 상기 적어도 하나의 워드 라인에 의해 제어되는 스위칭 소자를 포함하고,
상기 스위칭 소자는 동작 불능의(inoperable) 상태인 것을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9,
The at least one dummy cell,
A switching element extending vertically on said sense amplifier control line and controlled by said at least one word line,
And the switching element is in an inoperable state.
상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고,
상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 도핑 영역, 상기 저장 소자와 연결된 제2 도핑 영역, 및 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 하나의 구성요소가 제거된 구조인 것을 특징으로 하는 반도체 메모리 장치.14. The method of claim 13,
The at least one dummy cell further comprises a storage element formed on the switching element,
The switching element may include a vertical channel including a first doped region connected to the sense amplifier control line, a second doped region connected to the storage element, and a channel active layer positioned between the first doped region and the second doped region. And at least one component of the transistors is removed.
상기 적어도 하나의 더미 셀은 상기 스위칭 소자 상에 형성된 저장 소자를 더 포함하고,
상기 스위칭 소자는, 상기 센스 앰프 제어 라인과 연결된 제1 도핑 영역, 상기 저장 소자와 연결된 제2 도핑 영역, 및 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하는 채널 활성 층으로 구성된 수직 채널형 트랜지스터 중 적어도 두 개의 구성요소가 서로 전기적으로 연결되지 않고 개방(open)된 구조인 것을 특징으로 하는 반도체 메모리 장치.14. The method of claim 13,
The at least one dummy cell further comprises a storage element formed on the switching element,
The switching element may include a vertical channel including a first doped region connected to the sense amplifier control line, a second doped region connected to the storage element, and a channel active layer positioned between the first doped region and the second doped region. And at least two components of the transistor type are in an open structure without being electrically connected to each other.
상기 셀 비트 라인과 연결되며, 센스 앰프의 구동을 위한 제어신호들을 전달하는 입력 비아를 더 포함하고,
상기 입력 비아는 상기 제1 영역 및 상기 제2 영역과 다른 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9,
An input via connected to the cell bit line and transferring control signals for driving a sense amplifier,
And the input via is disposed in an area different from the first area and the second area.
상기 메모리부를 제어하는 제어기를 포함하는 것을 특징으로 하는 메모리 카드.A memory unit including the semiconductor memory device according to any one of claims 1 to 16; And
And a controller for controlling the memory unit.
상기 메모리부와 버스를 통해서 통신하는 프로세서; 및
상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 전자 시스템.A memory unit including the semiconductor memory device according to any one of claims 1 to 16;
A processor communicating with the memory unit through a bus; And
And an input / output device in communication with the bus.
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KR20050003326A (en) * | 2003-06-24 | 2005-01-10 | 이상윤 | 3-Dimensional Integrated Circuit Structure and Method of Making the Same |
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- 2011-10-27 KR KR1020110110678A patent/KR101360947B1/en active IP Right Grant
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