KR101356473B1 - Process status detection system and method for semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 공정상태 감지 시스템 및 방법에 관한 것으로, 보다 구체적으로는 서로 다른 지연량을 갖는 발진신호를 출력하는 복수 개의 딜레이모듈을 포함하는 딜레이부; 및 상기 딜레이부의 복수 개의 딜레이모듈로부터 서로 다른 지연량을 갖는 발진신호를 입력받아, 복수 개의 각 딜레이모듈 내 인버터의 개수와 상기 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱한 값에 기초하여 공정상태를 판단하는 비교판단부;를 포함한다.
이러한 구성에 의해, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 복수 개의 딜레이모듈로부터 측정한 각 지연량의 차이에 따라 반도체 소자의 공정상태를 용이하게 확인할 수 있는 효과가 있다.The present invention relates to a process state sensing system and method of a semiconductor device, and more particularly, a delay unit including a plurality of delay modules for outputting oscillation signals having different delay amounts; And receiving oscillation signals having different delay amounts from the plurality of delay modules of the delay unit, and multiplying a difference between the number of inverters in each of the plurality of delay modules and a different delay amount of the oscillation signals received from the delay modules. And a comparison determination unit for determining a process state based on the determination.
With such a configuration, the process state detection system and method of the semiconductor device of the present invention has an effect of easily checking the process state of the semiconductor device according to the difference of each delay amount measured from the plurality of delay modules.

Description

반도체 소자의 공정상태 감지 시스템 및 방법 {Process status detection system and method for semiconductor device}Process status detection system and method for semiconductor device

본 발명은 반도체 소자의 공정상태 감지 시스템 및 방법에 관한 것으로, 특히 반도체 소자의 제조공정 시 발생하는 제조공정의 변화를 용이하게 파악할 수 있는 반도체 소자의 공정상태 감지 시스템 및 방법에 관한 것이다.
The present invention relates to a process state detection system and method of a semiconductor device, and more particularly to a process state detection system and method of a semiconductor device capable of easily grasp the change in the manufacturing process occurs during the manufacturing process of the semiconductor device.

반도체 산업의 급격한 발전으로 인해, 점차 소자의 집적도가 향상되고 있다. 이러한 반도체 소자의 집적도 향상을 위해, 트랜지스터의 채널길이가 20nm 이하까지 감소하고 있다. Due to the rapid development of the semiconductor industry, the degree of integration of devices is gradually improved. In order to improve the integration degree of such a semiconductor device, the channel length of the transistor is reduced to 20 nm or less.

하지만, 트랜지스터의 채널길이가 수십 나노미터로 감소함에 따라, 웨이퍼별, 칩과 칩 사이, 칩 내부에 공정상태가 점차 커지게 되어, 칩의 양산수율이 점차 감소하고, 이에 따라 반도체 소자의 제조비용이 점차 증가하는 문제점이 발생했다.However, as the channel length of the transistor decreases to several tens of nanometers, the process state gradually increases for each wafer, between the chip and the chip, and inside the chip, and the yield of the chip gradually decreases, thus manufacturing cost of the semiconductor device. This gradually increasing problem occurred.

상술한 바와 같이, 반도체 소자의 공정상태 감지 시스템 및 방법에 대한 선행기술을 살펴보면 다음과 같다. As described above, the prior art of the process state detection system and method of the semiconductor device is as follows.

선행기술 1은 한국공개특허 제2001-0096856호(2001.11.08)로서, 오실레이터 회로에 관한 것이다. 이러한 선행기술 1은 다수의 인버터를 포함하여 발진신호를 발생하고, 전원전압을 모니터링하는 전원전압 센싱신호에 응답하여 다수 개의 스위칭 제어신호를 발생하며, 상기 인버터들 사이에 전원전압 보상회로부가 배치되고, 스위칭 제어신호들에 응답하여 발진신호의 지연을 조절함으로써, 전원전압, 온도 및 반도체 제조공정의 변화가 있더라도 안정적으로 발진신호를 발생시킬 수 있다. Prior art 1 relates to an oscillator circuit as Korean Patent Laid-Open No. 2001-0096856 (2001.11.08). The prior art 1 includes an oscillation signal including a plurality of inverters, generates a plurality of switching control signals in response to a power supply voltage sensing signal for monitoring a power supply voltage, and a power supply voltage compensation circuit unit is disposed between the inverters. By controlling the delay of the oscillation signal in response to the switching control signals, the oscillation signal can be stably generated even if there is a change in the power supply voltage, the temperature, and the semiconductor manufacturing process.

선행기술 2는 한국공개특허 제2006-0062551호(2006.06.12)로서, 온다이 터미네이션용 지연회로에 관한 것이다. 이러한 선행기술 2는 지연 증가용 퓨즈들을 구비하여, 상기 지연 증가용 퓨즈들이 커팅된 경우에는 클럭 신호를 제 1 지연시간만큼 지연하여 전달하고, 상기 제 1 퓨즈들이 커팅되지 않은 경우에는 상기 클럭 신호를 그대로 전달하는 적어도 하나 이상의 지연 증가회로와, 지연 감소용 퓨즈들을 구비하여, 상기 지연 감소용 퓨즈들이 커팅된 경우에는 상기 클럭 신호를 그대로 전달하고, 상기 퓨즈들이 커팅되지 않은 경우에는 제 2 지연시간만큼 지연하여 전달하는 적어도 하나 이상의 지연 감소 회로를 구비함으로써, 반도체 메모리 장치의 공정 변화에 따라 지연시간을 적응적으로 가변할 수 있다.
Prior art 2, Korean Patent Laid-Open No. 2006-0062551 (2006.06.12), relates to a delay circuit for on-die termination. The prior art 2 includes delay increasing fuses, and when the delay increasing fuses are cut, delay the clock signal by a first delay time, and transfer the clock signal when the first fuses are not cut. At least one delay increasing circuit and delay reducing fuses are provided to transmit the clock signal as it is when the delay reducing fuses are cut, and a second delay time when the fuses are not cut. By including at least one delay reduction circuit for delayed transmission, the delay time may be adaptively changed according to a process change of the semiconductor memory device.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 복수 개의 딜레이모듈로부터 측정한 서로 다른 지연량의 차이를 기설정된 임계치와 비교하고, 그 비교결과를 통해 반도체 소자의 제조공정의 변화여부를 판단할 수 있는 반도체 소자의 공정상태 감지 시스템 및 방법을 제공하고자 한다.
In order to solve the problems of the prior art as described above, the present invention compares the difference in the delay amount measured from the plurality of delay modules with a predetermined threshold, and whether the manufacturing process of the semiconductor device is changed through the comparison result An object of the present invention is to provide a process state detection system and method for a semiconductor device.

위와 같은 과제를 해결하기 위한 본 발명의 한 실시 예에 따른 반도체 소자의 공정상태 감지 시스템은 서로 다른 지연량을 갖는 발진신호를 출력하는 복수 개의 딜레이모듈을 포함하는 딜레이부; 및 상기 딜레이부의 복수 개의 딜레이모듈로부터 서로 다른 지연량을 갖는 발진신호를 입력받아, 복수 개의 각 딜레이모듈 내 인버터의 개수에 상기 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱한 값에 기초하여 공정상태를 판단하는 비교판단부;를 포함한다. According to an aspect of the present disclosure, there is provided a process state sensing system of a semiconductor device, including: a delay unit including a plurality of delay modules configured to output oscillation signals having different delay amounts; And receiving oscillation signals having different delay amounts from the plurality of delay modules of the delay unit, and multiplying the number of inverters in each of the plurality of delay modules by a difference between different delay amounts of the oscillation signals received from the delay modules. And a comparison determination unit for determining a process state based on the determination.

보다 바람직하게는 적어도 하나의 인버터를 포함하는 제1 딜레이모듈; 및 적어도 하나의 인버터와 커패시터를 포함하는 제2 딜레이모듈;을 포함하는 딜레이모듈을 포함할 수 있다. More preferably, the first delay module including at least one inverter; And a second delay module including at least one inverter and a capacitor.

보다 바람직하게는 상기 제1 딜레이모듈 내 인버터의 개수와 상기 제1 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제1 연산값이 상기 제2 딜레이모듈의 인버터 개수와 상기 제2 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제2 연산값보다 작은 경우, 공정상태가 불량하다고 판단하는 비교판단부를 포함할 수 있다. More preferably, the first operation value generated by multiplying the difference between the number of inverters in the first delay module and the different delay amount of the oscillation signal received from the first delay module is equal to the number of inverters of the second delay module. If it is smaller than the second operation value generated by multiplying the difference in the delay amount of the oscillation signal received from the second delay module, it may include a comparison determination unit for determining that the process state is poor.

특히, 적어도 하나의 D 플립플롭(D - Flip Flop)을 포함하는 비교판단부를 포함할 수 있다. In particular, it may include a comparison determination unit including at least one D flip-flop (D-Flip Flop).

위와 같은 과제를 해결하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 공정상태 감지 방법은 딜레이부 내 복수 개의 딜레이모듈이 복수 개의 서로 다른 지연량을 갖는 발진신호를 출력하는 발진신호출력단계; 비교판단부가 상기 복수 개의 딜레이모듈로부터 복수 개의 서로 다른 지연량을 갖는 발진신호를 입력받는 발진신호입력단계; 상기 비교판단부가 각 딜레이모듈 내 인버터의 개수와 상기 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 연산값을 생성하는 연산단계; 및 상기 비교판단부가 상기 복수 개의 딜레이모듈에 대한 복수 개의 연산값을 상호 비교하여 공정상태를 판단하는 공정상태판단단계;를 포함한다. According to another aspect of the present invention, there is provided a process state sensing method of a semiconductor device, including: an oscillation signal output step of outputting an oscillation signal having a plurality of different delay amounts by a plurality of delay modules in a delay unit; An oscillation signal input step of comparing and determining an oscillation signal having a plurality of different delay amounts from the plurality of delay modules; A calculation step of the comparison determining unit to generate an operation value by multiplying a difference between a number of inverters in each delay module and a different delay amount of an oscillation signal received from the delay module; And a process state determining step of comparing the plurality of operation values for the plurality of delay modules to determine a process state by the comparison determining unit.

보다 바람직하게는 복수 개의 딜레이모듈 중 제1 딜레이모듈 내 인버터 개수와 상기 제1 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제1 연산값이 상기 복수 개의 딜레이 모듈 중 제2 딜레이모듈 내 인버터 개수와 상기 제2 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제2 연산값보다 큰 경우에는 상기 비교판단부가 공정상태가 양호하다고 판단하거나, 상기 제1 연산값과 제2 연산값이 동일한 경우에는 공정상태가 정상이라고 판단하거나, 상기 제1 연산값이 제2 연산값보다 작은 경우에는 공정상태가 불량하다고 판단하는 공정상태판단단계를 포함할 수 있다.
More preferably, a first operation value generated by multiplying a difference between the number of inverters in a first delay module of the plurality of delay modules and a different delay amount of the oscillation signal received from the first delay module is a first one of the plurality of delay modules. 2, when the number of inverters in the delay module is greater than the second calculation value generated by multiplying a difference between different delay amounts of the oscillation signals received from the second delay module, the comparison determination unit determines that the process state is good, or If the first operation value and the second operation value is the same, it may be determined that the process state is normal, or if the first operation value is smaller than the second operation value may include a process state determination step of determining that the process state is poor. .

본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 복수 개의 딜레이모듈로부터 측정한 각 지연량의 차이에 따라 반도체 소자에 대한 양호 또는 불량과 같은 공정상태를 용이하게 확인할 수 있는 효과가 있다. The process state detection system and method of the semiconductor device of the present invention has an effect of easily checking the process state, such as good or bad for the semiconductor device according to the difference of each delay amount measured from the plurality of delay modules.

또한, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 반도체 소자의 공정상태를 디지털신호로서 확인함에 따라, 공정상태의 발생 시 공정상태에 대한 보상을 수행할 수 있도록 하여, 반도체소자의 양품율을 향상시킬 수 있는 효과가 있다. 이에 따라, 반도체 소자의 제조비용을 감소시킬 수 있는 효과가 있다. In addition, the process state detection system and method of the semiconductor device of the present invention, by confirming the process state of the semiconductor device as a digital signal, it is possible to perform the compensation for the process state when the process state occurs, the yield rate of the semiconductor device There is an effect to improve. Accordingly, there is an effect that can reduce the manufacturing cost of the semiconductor device.

더불어, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 외부로부터 기준클럭을 인가받지 않고 반도체 소자의 공정상태를 감지하기 때문에, 감지과정이 용이하게 이루어지는 효과가 있다. In addition, the process state detection system and method of the semiconductor device of the present invention detects the process state of the semiconductor device without receiving a reference clock from the outside, it is easy to detect the process.

이와 더불어, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 반도체소자의 공정상태를 나타내는 디지털신호를 확인함으로써, 후속공정을 빠르게 수행할 수 있는 효과가 있다.
In addition, the process state detection system and method of the semiconductor device of the present invention has an effect that can quickly perform the subsequent process by confirming the digital signal indicating the process state of the semiconductor device.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 공정상태 감지 시스템의 블록도이다.
도 2는 도 1의 반도체 소자의 공정상태 감지 시스템의 내부 구성을 간략화하여 도식화한 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 공정상태 감지 방법의 순서도이다.
도 4는 본 발명의 반도체 소자의 공정상태 감지 시스템에 따른 지연량을 나타낸 그래프이다.1 is a block diagram of a process state detection system of a semiconductor device according to an embodiment of the present disclosure.
FIG. 2 is a diagram schematically illustrating an internal configuration of a process state detection system of the semiconductor device of FIG. 1.
3 is a flowchart illustrating a process state sensing method of a semiconductor device according to another exemplary embodiment of the present disclosure.
4 is a graph illustrating a delay amount according to a process state sensing system of a semiconductor device of the present invention.

이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, the present invention will be described in detail with reference to preferred embodiments and accompanying drawings, which will be easily understood by those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

이하, 도 1을 참조하여, 본 발명의 일 실시 예에 따른 반도체 소자의 공정상태 감지 시스템에 대하여 자세히 살펴보도록 한다. Hereinafter, a process state sensing system of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIG. 1.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 공정상태 감지 시스템의 블록도이다. 1 is a block diagram of a process state detection system of a semiconductor device according to an embodiment of the present disclosure.

도 1에 도시된 바와 같이, 본 발명의 반도체 소자의 공정상태 감지 시스템(100)은 딜레이부(110) 및 비교판단부(120)를 포함한다. As shown in FIG. 1, the process state sensing system 100 of the semiconductor device of the present invention includes a delay unit 110 and a comparison determination unit 120.

딜레이부(110)는 서로 다른 지연량을 갖는 복수 개의 발진신호를 출력하는 복수 개의 딜레이모듈(112, 114)을 포함하되, 상기 딜레이모듈(112, 114)은 상기 발진신호의 지연을 위한 적어도 하나의 인버터를 포함하는 제1 딜레이모듈(112)과, 적어도 하나의 인버터와 커패시터를 포함하는 제2 딜레이모듈(114)을 포함한다. The delay unit 110 includes a plurality of delay modules 112 and 114 for outputting a plurality of oscillation signals having different delay amounts, wherein the delay modules 112 and 114 are at least one for delaying the oscillation signal. The first delay module 112 including an inverter of the, and the second delay module 114 including at least one inverter and a capacitor.

비교판단부(120)는 상기 딜레이부(110)의 복수 개의 딜레이모듈(112, 114)로부터 서로 다른 지연량을 갖는 발진신호를 입력받아, 상기 복수 개의 딜레이모듈(112, 114) 내 포함되는 인버터의 개수와 상기 복수 개의 딜레이모듈(112, 114)로부터 입력받은 발진신호가 갖는 서로 다른 지연량의 차이를 곱한 값을 통해 반도체 소자의 제조공정에 대한 상태를 판단한다. The comparison determiner 120 receives an oscillation signal having different delay amounts from the plurality of delay modules 112 and 114 of the delay unit 110, and includes an inverter included in the plurality of delay modules 112 and 114. The state of the manufacturing process of the semiconductor device is determined by multiplying the number of times and the difference between the delay amounts of the oscillation signals received from the plurality of delay modules 112 and 114.

즉, 상기 비교판단부(120)는 상기 제1 딜레이모듈(112) 내 포함되는 인버터의 개수와 상기 제1 딜레이모듈(112)로부터 입력받은 발진신호가 갖는 서로 다른 지연량의 차이를 곱하여 생성되는 제1 연산값이 상기 제2 딜레이모듈(114) 내 포함되는 인버터의 개수와 상기 제2 딜레이모듈(114)로부터 입력받은 발진신호가 갖는 서로 다른 지연량의 차이를 곱하여 생성되는 제2 연산값 보다 큰 경우, 상기 반도체 소자의 제조공정이 양호하다고 판단한다. 또는 상기 제1 연산값이 상기 제2 연산값과 동일한 경우, 상기 비교판단부(120)가 상기 반도체 소자의 제조공정이 정상이라고 판단하며, 이와 달리, 상기 제1 연산값이 상기 제2 연산값 보다 작은 경우에는 상기 비교판단부(120)가 상기 반도체 소자의 제조공정에 변화가 발생하였다고 판단하여 불량하다고 판단한다. 특히, 상기 비교판단부(120)는 적어도 하나의 D 플립플롭(D - Flip Flop)을 포함하여, 공정상태에 대한 판단결과를 디지털신호로서 출력한다. That is, the comparison determination unit 120 is generated by multiplying the difference between the number of inverters included in the first delay module 112 and the different delay amount of the oscillation signal received from the first delay module 112. The first operation value is greater than the second operation value generated by multiplying the difference between the number of inverters included in the second delay module 114 and the different delay amount of the oscillation signal received from the second delay module 114. When large, it is judged that the manufacturing process of the said semiconductor element is favorable. Alternatively, when the first operation value is the same as the second operation value, the comparison determination unit 120 determines that the manufacturing process of the semiconductor device is normal. In contrast, the first operation value is the second operation value. If it is smaller, the comparison determination unit 120 determines that a change has occurred in the manufacturing process of the semiconductor device, and determines that it is poor. In particular, the comparison determination unit 120 includes at least one D flip-flop, and outputs a determination result of the process state as a digital signal.

따라서, 공정상태를 나타내는 디지털신호를 통해, 공정상태의 변화 발생 시 빠른 보상을 수행하는 후속 공정이 진행되도록 한다. Accordingly, the digital signal representing the process state allows a subsequent process of performing a fast compensation when a change in the process state occurs.

이하, 도 2를 참조하여, 본 발명의 반도체 소자의 공정상태 감지 시스템의 세부 구성에 대하여 보다 자세히 살펴보도록 한다. Hereinafter, a detailed configuration of the process state detection system of the semiconductor device of the present invention will be described in detail with reference to FIG. 2.

도 2은 도 1의 반도체 소자의 공정상태 감지 시스템의 내부 구성을 간략화하여 도식화한 도면이다. FIG. 2 is a diagram schematically illustrating an internal configuration of a process state detection system of the semiconductor device of FIG. 1.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자의 공정상태 감지 시스템은 앞서 도 1를 통해 설명한 바와 크게 동일하며, 이하에서는 세부 구성요소에 대해서 보다 자세히 살펴보도록 한다. As shown in FIG. 2, the process state sensing system of the semiconductor device of the present invention is substantially the same as described above with reference to FIG. 1, and the detailed components will be described in detail below.

제1 딜레이모듈(112)은 적어도 하나의 인버터가 직렬형태로 상호 연결되도록 구성되며, 이때 상기 제1 딜레이모듈(112)로부터 출력되는 발진신호의 지연량의 차이를 ?a 라고 정의한다. The first delay module 112 is configured such that at least one inverter is connected to each other in series. In this case, a difference between delay amounts of the oscillation signals output from the first delay module 112 is defined as? A.

제2 딜레이모듈(114)은 적어도 하나의 인버터가 직렬형태로 상호 연결되며, 상기 인버터와 인버터 사이에 커패시터가 연결되도록 구성되며, 이때 상기 제2 딜레이모듈(114)로부터 출력되는 발진신호의 지연량의 차이를 ?b 라고 정의한다. The second delay module 114 is configured such that at least one inverter is interconnected in series, and a capacitor is connected between the inverter and the inverter, and at this time, the amount of delay of the oscillation signal output from the second delay module 114. Is defined as? B.

이처럼, 상기 제1 딜레이모듈(112)과, 상기 제2 딜레이모듈(114)은 서로 다른 크기의 지연량 ?a, ?b 를 갖도록 설정된다. As such, the first delay module 112 and the second delay module 114 are set to have delay amounts? A and? B of different sizes.

이와 같이, 제1 및 제2 딜레이모듈(112, 114)로부터 출력되어 서로 다른 지연량을 갖는 발진신호가 D-플립플롭으로 이루어진 비교판단부(120)로 각각 입력된다. As such, the oscillation signals output from the first and second delay modules 112 and 114 and having different delay amounts are input to the comparison determination unit 120 formed of D-flip flops, respectively.

이에 따라, 상기 비교판단부(120)는 제1 딜레이모듈(112)로부터 입력받은 발진신호의 지연량의 차이(?a)에 상기 제1 딜레이모듈(112)에 포함되는 인버터의 수(m)를 곱하여 제1 연산값을 생성한다. 마찬가지로, 상기 비교판단부(120)가 제2 딜레이모듈(114)로부터 입력받은 발진신호의 지연량의 차이(?b)에 상기 제2 딜레이모듈(114)에 포함되는 인버터의 수(n)를 곱하여 제2 연산값을 생성한다. Accordingly, the comparison determination unit 120 includes the number of inverters (m) included in the first delay module 112 in the difference (? A) of the delay amount? Of the oscillation signal received from the first delay module 112. Multiply by to generate a first operation value. Similarly, the comparison determiner 120 determines the number n of inverters included in the second delay module 114 to the difference? Of the delay amount of the oscillation signal received from the second delay module 114. Multiply to produce a second operation value.

이후, 상기 비교판단부(120)는 상기 제1연산값과 상기 제2연산값을 상호 비교하여, 상기 제1연산값이 제2 연산값보다 큰 경우에는 공정상태가 양호하다고 판단하거나, 동일한 경우에는 공정상태의 정상상태를 판단한거나, 또는 작은 경우에는 불량하다고 판단한다. Thereafter, the comparison determination unit 120 compares the first operation value and the second operation value to each other, and determines that the process state is good or the same when the first operation value is larger than the second operation value. It is determined that the steady state of the process state or, in the case of a small state, is bad.

이하, 도 3을 참조하여 본 발명의 반도체 소자의 공정상태 감지 방법에 자세히 살펴보도록 한다. Hereinafter, a process state sensing method of the semiconductor device of the present invention will be described in detail with reference to FIG. 3.

도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 공정상태 감지 방법의 순서도이다.3 is a flowchart illustrating a process state sensing method of a semiconductor device according to another exemplary embodiment of the present disclosure.

도 3에 도시된 바와 같이, 본 발명의 반도체 소자의 공정상태 감지 방법은 먼저, 딜레이부(110)의 복수 개의 딜레이모듈(112, 114)이 각각 서로 다른 지연량을 갖는 발진신호를 출력한다(S210). 예를 들어, 제1 딜레이모듈(112)이 ?a의 지연량의 차이를 갖는 발진신호를 출력하고, 제2 딜레이모듈(114)이 ?b의 지연량의 차이를 갖는 발진신호를 출력한다. As shown in FIG. 3, in the process state sensing method of the semiconductor device of the present invention, first, a plurality of delay modules 112 and 114 of the delay unit 110 output oscillation signals having different delay amounts from each other ( S210). For example, the first delay module 112 outputs an oscillation signal having a difference in the delay amount of? A, and the second delay module 114 outputs an oscillation signal having a difference in the delay amount of? B.

이후, 비교판단부(120)가 상기 딜레이모듈(112, 114)로부터 출력되는 서로 다른 지연량의 차이를 갖는 복수 개의 발진신호를 연속적으로 입력받는다(S220). Thereafter, the comparison determination unit 120 continuously receives a plurality of oscillation signals having different difference amounts of delay output from the delay modules 112 and 114 (S220).

이어서, 상기 비교판단부(120)가 입력받은 상기 복수 개의 발진신호가 갖는 지연량의 차이를 각각의 딜레이모듈 내 포함된 인버터의 수와 곱하여 연산값을 생성한다(S230). 예를 들어, 상기 제1 딜레이모듈(112)로부터 입력받은 발진신호의 지연량의 차이 ?a에 상기 제1 딜레이모듈(112) 내 포함된 인버터의 수(m)를 곱하여 제1 연산값을 생성하고, 상기 제2 딜레이모듈(114)로부터 입력받은 발진신호의 지연량의 차이 ?b에 상기 제2 딜레이모듈(114) 내 포함된 인버터의 수(n)를 곱하여 제2 연산값을 생성한다. Subsequently, the comparison determining unit 120 generates an operation value by multiplying a difference in delay amount of the plurality of oscillation signals received by the number of inverters included in each delay module (S230). For example, a first operation value is generated by multiplying a difference m of a delay amount of the oscillation signal received from the first delay module 112 by the number m of inverters included in the first delay module 112. The second operation value is generated by multiplying the difference n of the delay amount of the oscillation signal input from the second delay module 114 by the number n of inverters included in the second delay module 114.

이후, 상기 비교판단부(120)는 앞서 생성한 상기 제1 연산값과 제2 연산값을 상호 비교한다(S240). Thereafter, the comparison determination unit 120 compares the first operation value and the second operation value generated before (S240).

이때, 상기 제1 연산값이 상기 제2 연산값 보다 큰 경우에는 상기 비교판단부(120)가 공정상태가 양호하다고 판단한다(S251). In this case, when the first operation value is larger than the second operation value, the comparison determination unit 120 determines that the process state is good (S251).

또는 상기 제1 연산값과 상기 제2 연산값이 상호 동일한 경우에는 상기 비교판단부(120)가 공정상태가 정상이라고 판단한다(S252). Alternatively, when the first operation value and the second operation value are the same as each other, the comparison determination unit 120 determines that the process state is normal (S252).

이와 달리, 상기 제1 연산값이 상기 제2 연산값 보다 작은 경우에는 상기 비교판단부(120)가 공정상태가 불량하다고 판단한다(S253). In contrast, when the first operation value is smaller than the second operation value, the comparison determination unit 120 determines that the process state is poor (S253).

이에 더하여, 상기 비교판단부(120)가 공정상태가 양호 또는 정상이라고 판단한 경우, 현재 수행 중인 공정상태에 대하여 특성을 저하시키고, 소모되는 전류의 양을 감소시키는 후속공정이 수행될 수 있다. In addition, when the comparison determination unit 120 determines that the process state is good or normal, a subsequent process of lowering characteristics and reducing the amount of current consumed may be performed.

또는 상기 비교판단부(120)가 공정상태가 불량하다고 판단한 경우, 반도체 소자의 내부 전원전압을 증가 또는 감소시키거나, 상기 반도체 소자 내 다른 옵션회로에 대하여 별도의 제어를 수행하는 등의 후속공정을 통해 그 특성을 개선시킬 수 있다. Alternatively, when the comparison determination unit 120 determines that the process state is poor, a subsequent process such as increasing or decreasing the internal power supply voltage of the semiconductor device or performing separate control on another option circuit in the semiconductor device may be performed. Its properties can be improved.

이하, 도 4를 통해 반도체 소자의 공정상태 감지 시스템에 따른 지연량의 변화에 대하여 자세히 살펴보도록 한다. Hereinafter, the change of the delay amount according to the process state sensing system of the semiconductor device will be described in detail with reference to FIG. 4.

도 4는 본 발명의 반도체 소자의 공정상태 감지 시스템에 따른 지연량의 변화를 나타낸 그래프이다.4 is a graph illustrating a change in delay amount according to a process state sensing system of a semiconductor device of the present invention.

도 4(a)는 제1 딜레이모듈과 제2 딜레이모듈로부터 출력된 발진신호의 지연량의 변화를 나타낸 그래프이고, 도 5(b)는 제1 딜레이모듈과 제2 딜레이모듈로부터 출력된 발진신호에 대한 제1 연산값 및 제2 연산값을 동일하게 맞춘 후, 지연량의 변화에 따른 발진신호에 대한 공정상태를 나타낸 그래프이다. 4 (a) is a graph showing the change in the delay amount of the oscillation signal output from the first delay module and the second delay module, Figure 5 (b) is an oscillation signal output from the first delay module and the second delay module After the first operation value and the second operation value for the same match, and a graph showing the process state for the oscillation signal according to the change of the delay amount.

도 4(a)의 1번 그래프는 제1 딜레이모듈(112)로부터 출력되는 발진신호의 그래프이고, 2번 그래프는 제2 딜레이모듈로부터 출력되는 발진신호의 그래프이다.4A is a graph of an oscillation signal output from the first delay module 112, and a graph 2 is a graph of the oscillation signal output from the second delay module.

이때, 1번 그래프에 도시된 바와 같이, 정상을 기준으로 지연량의 차이가 낮은 경우, 공정상태가 양호하다고 판단하는 것을 알 수 있으며, 정상을 기준으로 지연량의 차이가 높은 경우, 공정상태가 불량하다고 판단하는 것을 알 수 있다. In this case, as shown in the graph 1, it can be seen that the process state is determined to be good when the difference in the delay amount is low based on the normal state. It can be seen that it is determined to be poor.

상기 도 4(b)에 도시된 바와 같이, 상기 도 4(a)의 1번, 2번 그래프 중 각 딜레이모듈 내 포함된 인버터의 수(m)와 지연량의 차이 △a, △b를 곱하여 생성되는 제1 연산값및 제2 연산값이 동일한 경우를 공정의 정상상태라고 가정하도록 한다. As shown in FIG. 4 (b), the difference between the number of inverters (m) and the delay amount Δa and Δb in each of the delay modules of the graphs 1 and 2 of FIG. 4 (a) is multiplied. It is assumed that the case where the generated first operation value and the second operation value are the same is the normal state of the process.

이에 따라, 1번 그래와 같이, 공정이 정상상태라고 판단한 지점을 기준으로 하여 공정상태가 양호한 지점에서의 제1 딜레이모듈(112)의 지연량의 차이는 a-△a이고, 불량한 지점에서의 제1 딜레이모듈(112)의 지연량의 차이는 a+△a인 것을 알 수 있다. Accordingly, the difference in the delay amount of the first delay module 112 at the point where the process state is good on the basis of the point where the process is determined to be normal as shown in No. 1 is a-Δa, It can be seen that the difference between the delay amounts of the first delay module 112 is a + Δa.

또한, 2번 그래프에 도시된 바와 같이, 공정이 정상상태라고 판단한 지점을 기준으로 하여, 공정상태가 양호한 지점에서의 제2 딜레이모듈(114)의 지연량의 차이는 b-△b이고, 불량한 지점에서의 제2 딜레이모듈(114)의 지연량은 b+△b인 것을 알 수 있다. In addition, as shown in the graph 2, the difference in the delay amount of the second delay module 114 at the point where the process state is good, on the basis of the point at which the process is determined to be normal, is b-Δb, and is poor. It can be seen that the delay amount of the second delay module 114 at the point is b + Δb.

이에 따라, 상기 공정의 상태여부를 파악하기 위해, 비교판단부(120)가 제1 딜레이모듈(112)에 포함된 인버터의 수(m)와 상기 제1 딜레이모듈(112)의 지연량의 차이를 곱한 값인 제1연산값 m(a-△a)이 제2 딜레이모듈(114)에 포함된 인버터의 수(n)와 상기 제2 딜레이모듈(114)의 지연량의 차이를 곱한 값인 제2 연산값 n(b-△b) 보다 큰 경우, 해당 공정에서 지연량의 변화가 미미함에 따라 공정이 양호하다고 판단한다. Accordingly, to determine the state of the process, the comparison determination unit 120 is the difference between the number of inverters (m) included in the first delay module 112 and the delay amount of the first delay module 112. Is a value obtained by multiplying the difference between the number of inverters included in the second delay module 114 and the delay amount of the second delay module 114 by the first operation value m (a-Δa), which is a product of If it is larger than the calculated value n (b-Δb), it is determined that the process is good because the change of the delay amount is small in the process.

이와 달리, 제1 딜레이모듈(112)에 포함된 인버터의 수(m)와 상기 제1 딜레이모듈(112)의 지연량의 차이를 곱한 값인 제1연산값 m(a+△a)이 제2 딜레이모듈(114)에 포함된 인버터의 수(n)와 상기 제2 딜레이모듈(114)의 지연량의 차이를 곱한 값인 제2 연산값 n(b+△b) 보다 작은 경우, 상기 비교판단부(120)가 해당 공정에서 지연량의 변화가 상당함에 따라 공정이 불량하다고 판단한다.In contrast, the first operation value m (a + Δa), which is a product of the number of inverters (m) included in the first delay module 112 and the difference between the delay amounts of the first delay module 112, is the second delay. When the number n of inverters included in the module 114 is smaller than the second operation value n (b + Δb), which is a product of the difference between the delay amount of the second delay module 114, the comparison determination unit 120 ) Determines that the process is bad due to the significant change in the amount of delay in the process.

상기 비교판단부(120)가 공정상태가 양호하다고 판단할 시, 상기 제1 딜레이모듈(112)과 제2 딜레이모듈(114)간 차이인 m(a-△a)- n(b-△b)만큼 상기 제1 딜레이모듈에 대한 보상을 덜 수행하고, 이와 달리, 공정상태가 불량하다고 판단할 시, 상기 제1 딜레이모듈(112)과 제2 딜레이모듈(114)간 차이인 n(b+△b)- m(a+△a)만큼 상기 제1 딜레이모듈(112)에 대한 보상을 더 수행할 수 있다. When the comparison determination unit 120 determines that the process state is good, m (a−Δa) −n (b−Δb), which is a difference between the first delay module 112 and the second delay module 114. N) (b + Δ), which is a difference between the first delay module 112 and the second delay module 114, when it is determined that the process state is poor. b)-Compensation for the first delay module 112 may be further performed by m (a + Δa).

컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 장치의 예로는 ROM, RAM, CD-ROM, DVD±ROM, DVD-RAM, 자기 테이프, 플로피 디스크, 하드 디스크(hard disk), 광데이터 저장장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 장치에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.A computer-readable recording medium includes all kinds of recording apparatuses in which data that can be read by a computer system is stored. Examples of the computer readable recording medium include ROM, RAM, CD-ROM, DVD 占 ROM, DVD-RAM, magnetic tape, floppy disk, hard disk, optical data storage, and the like. The computer readable recording medium can also be distributed over network coupled computer devices so that the computer readable code is stored and executed in a distributed fashion.

본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 복수 개의 딜레이모듈로부터 측정한 각 지연량의 차이에 따라 반도체 소자에 대한 양호 또는 불량과 같은 공정상태를 용이하게 확인할 수 있는 효과가 있다. The process state detection system and method of the semiconductor device of the present invention has an effect of easily checking the process state, such as good or bad for the semiconductor device according to the difference of each delay amount measured from the plurality of delay modules.

또한, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 반도체 소자의 공정상태를 디지털신호로서 확인함에 따라, 공정상태의 발생 시 공정상태에 대한 보상을 수행할 수 있도록 하여, 반도체소자의 양품율을 향상시킬 수 있는 효과가 있다. 이에 따라, 반도체 소자의 제조비용을 감소시킬 수 있는 효과가 있다. In addition, the process state detection system and method of the semiconductor device of the present invention, by confirming the process state of the semiconductor device as a digital signal, it is possible to perform the compensation for the process state when the process state occurs, the yield rate of the semiconductor device There is an effect to improve. Accordingly, there is an effect that can reduce the manufacturing cost of the semiconductor device.

더불어, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 외부로부터 기준클럭을 인가받지 않고 반도체 소자의 공정상태를 감지하기 때문에, 감지과정이 용이하게 이루어지는 효과가 있다. In addition, the process state detection system and method of the semiconductor device of the present invention detects the process state of the semiconductor device without receiving a reference clock from the outside, it is easy to detect the process.

이와 더불어, 본 발명의 반도체 소자의 공정상태 감지 시스템 및 방법은 반도체소자의 공정상태를 나타내는 디지털신호를 확인함으로써, 후속공정을 빠르게 수행할 수 있는 효과가 있다.In addition, the process state detection system and method of the semiconductor device of the present invention has an effect that can quickly perform the subsequent process by confirming the digital signal indicating the process state of the semiconductor device.

상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Do.

112: 제1 딜레이 모듈 114: 제2 딜레이모듈
120: 비교판단부112: first delay module 114: second delay module
120: comparison judgment

Claims (7)

서로 다른 지연량을 갖는 발진신호를 출력하는 복수 개의 딜레이모듈을 포함하는 딜레이부; 및
상기 딜레이부의 복수 개의 딜레이모듈로부터 서로 다른 지연량을 갖는 발진신호를 입력받아, 복수 개의 각 딜레이모듈 내 인버터의 개수와 상기 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱한 값에 기초하여 공정상태를 판단하는 비교판단부;
를 포함하되,
상기 공정상태의 판단결과에 따라 전류의 양을 감소시키거나, 반도체 소자의 전원전압이 변화하도록 제어하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 시스템.
A delay unit including a plurality of delay modules for outputting oscillation signals having different delay amounts; And
Based on a value obtained by receiving an oscillation signal having a different delay amount from a plurality of delay modules of the delay unit, multiplying a difference between the number of inverters in each of the plurality of delay modules and a different delay amount of the oscillation signal input from the delay module. Comparative determination unit to determine the process state by;
, ≪ / RTI &
The process state detection system of a semiconductor device, characterized in that the amount of current is reduced or the power supply voltage of the semiconductor device is changed according to the determination result of the process state.
제1항에 있어서,
상기 딜레이모듈은
적어도 하나의 인버터를 포함하는 제1 딜레이모듈; 및
적어도 하나의 인버터와 커패시터를 포함하는 제2 딜레이모듈;
을 포함하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 시스템.
The method of claim 1,
The delay module
A first delay module including at least one inverter; And
A second delay module including at least one inverter and a capacitor;
Process state detection system of a semiconductor device comprising a.
제2항에 있어서,
상기 비교판단부는
상기 제1 딜레이모듈 내 인버터의 개수와 상기 제1 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제1 연산값이 상기 제2 딜레이모듈의 인버터 개수와 상기 제2 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제2 연산값보다 작은 경우, 공정상태가 불량하다고 판단하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 시스템.
3. The method of claim 2,
The comparison determination unit
The first operation value generated by multiplying the difference between the number of inverters in the first delay module and the different delay amount of the oscillation signal received from the first delay module is the number of inverters of the second delay module and the second delay module. The process state detection system of a semiconductor device, characterized in that the process state is determined to be less than the second operation value generated by multiplying the difference in the delay amount of the oscillation signal received from the.
제3항에 있어서,
상기 비교판단부는
적어도 하나의 D 플립플롭(D - Flip Flop)을 포함하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 시스템.
The method of claim 3,
The comparison determination unit
Process status sensing system of a semiconductor device comprising at least one D flip-flop (D-Flip Flop).
딜레이부 내 복수 개의 딜레이모듈이 복수 개의 서로 다른 지연량을 갖는 발진신호를 출력하는 발진신호출력단계;
비교판단부가 상기 복수 개의 딜레이모듈로부터 복수 개의 서로 다른 지연량을 갖는 발진신호를 입력받는 발진신호입력단계;
상기 비교판단부가 각 딜레이모듈 내 인버터의 개수와 상기 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 연산값을 생성하는 연산단계; 및
상기 비교판단부가 상기 복수 개의 딜레이모듈에 대한 복수 개의 연산값을 상호 비교하여 공정상태를 판단하는 공정상태판단단계;
를 포함하되,
상기 공정상태의 판단결과에 따라 전류의 양을 감소시키거나, 반도체 소자의 전원전압이 변화하도록 제어하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 방법.
An oscillation signal output step in which a plurality of delay modules in the delay unit output oscillation signals having a plurality of different delay amounts;
An oscillation signal input step of comparing and determining an oscillation signal having a plurality of different delay amounts from the plurality of delay modules;
A calculation step of the comparison determining unit to generate an operation value by multiplying a difference between a number of inverters in each delay module and a different delay amount of an oscillation signal received from the delay module; And
A process state determination step of comparing the plurality of operation values for the plurality of delay modules by the comparison determination unit to determine a process state;
, ≪ / RTI &
And reducing the amount of current or controlling the power supply voltage of the semiconductor device to change according to the determination result of the process condition.
제5항에 있어서,
상기 공정상태판단단계는
복수 개의 딜레이모듈 중 제1 딜레이모듈 내 인버터 개수와 상기 제1 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제1 연산값이 상기 복수 개의 딜레이 모듈 중 제2 딜레이모듈 내 인버터 개수와 상기 제2 딜레이모듈로부터 입력받은 발진신호의 서로 다른 지연량의 차이를 곱하여 생성되는 제2 연산값보다 큰 경우에는 상기 비교판단부가 공정상태가 양호하다고 판단하거나,
상기 제1 연산값과 제2 연산값이 동일한 경우에는 공정상태가 정상이라고 판단하거나,
상기 제1 연산값이 제2 연산값보다 작은 경우에는 공정상태가 불량하다고 판단하는 것을 특징으로 하는 반도체 소자의 공정상태 감지 방법.
6. The method of claim 5,
The process state determination step
Among the plurality of delay modules, a first operation value generated by multiplying a difference between the number of inverters in a first delay module and a different delay amount of an oscillation signal received from the first delay module is a second delay module among the plurality of delay modules. If the number of inverters is greater than a second operation value generated by multiplying a difference between different delay amounts of the oscillation signals input from the second delay module, the comparison determination unit determines that the process state is good.
If the first operation value and the second operation value is the same, it is determined that the process state is normal,
If the first operation value is smaller than the second operation value, determining that the process state is poor.
제5항 내지 제6항 중 어느 한 항에 따른 방법을 컴퓨터로 실행하기 위한 프로그램이 기록된 컴퓨터 판독가능 기록매체.A computer-readable recording medium having recorded thereon a program for executing a method according to any one of claims 5 to 6.
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