KR101346612B1 - Thin film transistor and producing method of the same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 140
- 229910021389 graphene Inorganic materials 0.000 claims description 135
- 230000004888 barrier function Effects 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 65
- 229910052751 metal Inorganic materials 0.000 claims description 52
- 239000002184 metal Substances 0.000 claims description 52
- 238000000137 annealing Methods 0.000 claims description 23
- 238000002161 passivation Methods 0.000 claims description 21
- -1 HfInZnO Inorganic materials 0.000 claims description 15
- 229910007717 ZnSnO Inorganic materials 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910006404 SnO 2 Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 229910052725 zinc Inorganic materials 0.000 claims description 10
- 239000011701 zinc Substances 0.000 claims description 10
- 229910052804 chromium Inorganic materials 0.000 claims description 9
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 8
- 229910052749 magnesium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052720 vanadium Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 5
- 229910005265 GaInZnO Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052758 niobium Inorganic materials 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 3
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 161
- 238000010438 heat treatment Methods 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000011651 chromium Substances 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 239000003054 catalyst Substances 0.000 description 7
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 7
- 239000004926 polymethyl methacrylate Substances 0.000 description 7
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 125000004430 oxygen atom Chemical group O* 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011888 foil Substances 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 229920001621 AMOLED Polymers 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000006399 behavior Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 4
- 229910052723 transition metal Inorganic materials 0.000 description 4
- 150000003624 transition metals Chemical class 0.000 description 4
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical compound C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 3
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000724 energy-dispersive X-ray spectrum Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- VLKZOEOYAKHREP-UHFFFAOYSA-N n-Hexane Chemical compound CCCCCC VLKZOEOYAKHREP-UHFFFAOYSA-N 0.000 description 3
- OFBQJSOFQDEBGM-UHFFFAOYSA-N n-pentane Natural products CCCCC OFBQJSOFQDEBGM-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KAKZBPTYRLMSJV-UHFFFAOYSA-N Butadiene Chemical compound C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- ZSWFCLXCOIISFI-UHFFFAOYSA-N cyclopentadiene Chemical compound C1C=CC=C1 ZSWFCLXCOIISFI-UHFFFAOYSA-N 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 238000007645 offset printing Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000011002 quantification Methods 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004627 transmission electron microscopy Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- XDTMQSROBMDMFD-UHFFFAOYSA-N Cyclohexane Chemical compound C1CCCCC1 XDTMQSROBMDMFD-UHFFFAOYSA-N 0.000 description 1
- OTMSDBZUPAUEDD-UHFFFAOYSA-N Ethane Chemical compound CC OTMSDBZUPAUEDD-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000001273 butane Substances 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- IJDNQMDRQITEOD-UHFFFAOYSA-N n-butane Chemical compound CCCC IJDNQMDRQITEOD-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- YWAKXRMUMFPDSH-UHFFFAOYSA-N pentene Chemical compound CCCC=C YWAKXRMUMFPDSH-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- HUAUNKAZQWMVFY-UHFFFAOYSA-M sodium;oxocalcium;hydroxide Chemical compound [OH-].[Na+].[Ca]=O HUAUNKAZQWMVFY-UHFFFAOYSA-M 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66742—Thin film unipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
본원은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.The present application relates to a thin film transistor and a method of manufacturing the same.
Description
본원은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.The present application relates to a thin film transistor and a method of manufacturing the same.
무정형 InGaZnO (a-IGZO) 반도체는 AMOLED 및 삼차원 LCD 디스플레이와 같은 다양한 신생 디스플레이의 드라이버 요소에 적용될 수 있어 최근 십여년 간 많은 관심을 받고 있다. IGZO TFTs가 엑시머 레이저 어닐링(excimer laser annealing)에 의해 형성된 다결정질 Si 기반 TFTs보다 낮은 이동도를 가지고 있지만, 이동도 (10 cm2/Vsec 이상)는 a-Si TFTs보다 훨씬 크며 OLEDs를 구동하기 위해 요구되는 것보다 더 크다. IGZO는, 종래의 다결정질 Si TFTs에 비해, 저비용의 소다 라임 기질, 또는 심지어는 플렉서블 플라스틱의 사용을 가능하게 하는 저온 증착 및 종래의 a-Si TFT 공정 라인을 통한 대규모 기질 상에서의 제조를 포함하는 두 개의 장점을 제공한다. 현재, OLED 디스플레이의 백플레인에서의 IGZO TFT의 적용에 있어서 중요한 이슈 중 하나는 IGZO 채널을 갖는 우수한 접촉 인터페이스를 형성할 수 있는 고 전도성 금속 전극의 개발이다. Cu 또는 Al과 같은 높은 전도성 금속 전극은 대규모, 고품질, 낮은 가격의 AMOLED 디스플레이를 가능하게 한다. 그러나, IGZO 필름으로부터 외부 확산된 산소가 금속층의 산화를 일으켜 금속 전극과 산화물 반도체 사이의 계면에 산화금속 저항막을 형성하며, 그 결과로서 산화물 반도체 TFT의 특성 저하의 감소를 야기한다. 특히, 산화물 반도체는 200℃ 이상의 고온 열처리에 의해 결정화 및 안정화가 되어 특성이 향상되지만 금속의 산화로 인해 고온 열처리가 어려워지는 문제가 발생한다. 이에 대한 대안으로써, 산화에 대해 상대적을 높은 저항성을 갖는 Mo가 IGZO TFTs의 금속 전극으로서 일반적으로 사용되나(대한민국 등록특허 제 10-0987840 호), Cu 또는 Al에 비해 낮은 전도성을 가지고 있어 고성능 AMOLED 디스플레이의 제조를 제한한다.Amorphous InGaZnO (a-IGZO) semiconductors have attracted much attention in recent decades as they can be applied to driver elements in a variety of emerging displays such as AMOLED and three-dimensional LCD displays. Although IGZO TFTs have lower mobility than polycrystalline Si based TFTs formed by excimer laser annealing, the mobility (more than 10 cm 2 / Vsec) is much larger than a-Si TFTs and to drive OLEDs Larger than required. IGZO includes low cost soda lime substrates, or even flexible plastics, compared to conventional polycrystalline Si TFTs, and fabrication on large scale substrates through conventional a-Si TFT processing lines. It offers two advantages. Currently, one of the important issues in the application of IGZO TFTs in the backplane of OLED displays is the development of highly conductive metal electrodes that can form excellent contact interfaces with IGZO channels. Highly conductive metal electrodes, such as Cu or Al, enable large-scale, high-quality, low-cost AMOLED displays. However, oxygen diffused externally from the IGZO film causes oxidation of the metal layer to form a metal oxide resistive film at the interface between the metal electrode and the oxide semiconductor, resulting in a reduction in the deterioration of the characteristics of the oxide semiconductor TFT. In particular, oxide semiconductors are crystallized and stabilized by high temperature heat treatment of 200 ° C. or higher, thereby improving characteristics, but high temperature heat treatment becomes difficult due to oxidation of metals. As an alternative to this, Mo, which has a relatively high resistance to oxidation, is commonly used as the metal electrode of IGZO TFTs (Korean Patent No. 10-0987840), but has a low conductivity compared to Cu or Al, so that a high performance AMOLED display Limit the manufacture of.
이에, 본원은 채널층과 금속 전극 사이에 그래핀-함유 배리어층을 형성하여 상기 금속 전극의 산화를 방지할 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.Accordingly, the present application is to provide a thin film transistor and a method of manufacturing the same to form a graphene-containing barrier layer between the channel layer and the metal electrode to prevent oxidation of the metal electrode.
그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the problems described above, and other problems not described can be clearly understood by those skilled in the art from the following description.
본원의 제 1 측면은, 기재, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 채널층과 상기 소스 전극 및 드레인 전극 사이에 그래핀-함유 배리어층을 포함하는, 박막 트랜지스터를 제공한다.A first aspect of the present application is a thin film transistor comprising a substrate, a channel layer, a source electrode and a drain electrode, comprising a graphene-containing barrier layer between the channel layer and the source electrode and the drain electrode. to provide.
본원의 제 2 측면은, 기재에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.A second aspect of the present disclosure includes forming a channel layer on a substrate; Forming a graphene-containing barrier layer on the channel layer; And forming a source electrode and a drain electrode on the graphene-containing barrier layer.
본원의 제 3 측면은, 기재에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극에 그래핀-함유 배리어층을 형성하는 단계; 상기 그래핀-함유 배리어층에 채널층을 형성하는 단계; 상기 채널층에 절연층을 형성하는 단계; 및 상기 절연층에 탑 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.A third aspect of the present disclosure includes forming a source electrode and a drain electrode on a substrate; Forming a graphene-containing barrier layer on the source electrode and the drain electrode; Forming a channel layer on the graphene-containing barrier layer; Forming an insulating layer on the channel layer; And forming a top gate electrode on the insulating layer.
본원의 제 4 측면은, 기재에 바텀 게이트 전극을 형성하는 단계; 상기 기재 및 상기 바텀 게이트 전극에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.A fourth aspect of the present invention, forming a bottom gate electrode on the substrate; Forming a channel layer on the substrate and the bottom gate electrode; Forming a graphene-containing barrier layer on the channel layer; And forming a source electrode and a drain electrode on the graphene-containing barrier layer.
본원의 박막 트랜지스터는, 채널층과 금속 전극 사이에 그래핀-함유 배리어층을 삽입함으로써 Al-IGZO 인터페이스에서 산화층의 형성을 막을 수 있으며, 이로 인해 반복되는 고온 열처리에서도 IGZO 채널에 대한 Al 금속 접촉의 안정한 오믹(ohmic) 거동을 나타낼 수 있다. 이에 따라, 종래의 고전도성 금속을 IGZO 기반 백플랜 박막 트랜지스터에 사용할 수 있어 AMOLED, 삼차원 LCD 디스플레이 등의 다양한 신생 디스플레이의 성능을 개선시킬 수 있다.The thin film transistor of the present application can prevent the formation of an oxide layer at the Al-IGZO interface by inserting a graphene-containing barrier layer between the channel layer and the metal electrode, thereby avoiding the formation of the Al metal contact to the IGZO channel even with repeated high temperature heat treatment. It can exhibit stable ohmic behavior. Accordingly, conventional high conductivity metals can be used in IGZO-based backplane thin film transistors to improve the performance of various emerging displays, such as AMOLED and three-dimensional LCD displays.
도 1은 본원의 일 구현예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 나타낸 개략도이다.
도 3은 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 개략적으로 나타낸 것이다.
도 6은 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 개략적으로 나타낸 것이다.
도 7은 본원의 일 실시예에 따른 그래핀-함유 배리어층을 갖거나(a) 갖지 않는(b) 박막 트랜지스터의 전이 특성 및 그래핀-함유 배리어층을 갖거나 갖지 않는 박막 트랜지스터의 이동도(c) 및 출력 특성(d)을 나타내는 그래프이다.
도 8은 본원의 일 실시예에 따른 그래핀-함유 배리어층을 갖거나(a 및 c) 갖지 않는(b 및 d) IGZO TFTs의 어닐링 전 및 후의 Al-IGZO 인터페이스 영역의 단면 고해상도 TEM (HR-TEM) 이미지를 나타낸 것이다.
도 9는 본원의 일 실시예에 따른 반복된 3 차 어닐링 사이클 후에 그래핀-함유 배리어층을 갖지 않거나(a) 갖는(b) TFT의 EDS 스펙트럼의 정량을 나타낸 것이다.
도 10은 본원의 일 비교예에 따른 그래핀-함유 배리어층을 갖지 않는 박막 트랜지스터의 어닐링 전 및 후의 출력 특성을 나타낸 것이다.1 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present disclosure.
2 is a schematic diagram illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present disclosure.
3 is a cross-sectional view of a thin film transistor according to another embodiment of the present application.
4 is a cross-sectional view of a thin film transistor according to another embodiment of the present application.
5 schematically illustrates a manufacturing process of a thin film transistor according to an exemplary embodiment of the present application.
6 schematically illustrates a manufacturing process of a thin film transistor according to an exemplary embodiment of the present application.
FIG. 7 illustrates the transition characteristics of a thin film transistor (a) with or without a graphene-containing barrier layer and mobility of the thin film transistor (with or without a graphene-containing barrier layer) according to an embodiment of the present disclosure. c) and a graph showing the output characteristic (d).
FIG. 8 is a cross-sectional high resolution TEM (HR−) of an Al-IGZO interface region before and after annealing of IGZO TFTs with or without (a and c) a graphene-containing barrier layer (b and d) according to one embodiment of the present disclosure. TEM) image.
9 shows the quantification of the EDS spectrum of a TFT with or without (a) a graphene-containing barrier layer after a repeated tertiary annealing cycle according to one embodiment of the present disclosure.
10 illustrates output characteristics before and after annealing of a thin film transistor having no graphene-containing barrier layer according to a comparative example of the present application.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.Hereinafter, embodiments and examples of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.It should be understood, however, that the present invention may be embodied in many different forms and is not limited to the embodiments and examples described herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is referred to as being "connected" to another part, it is not limited to a case where it is "directly connected" but also includes the case where it is "electrically connected" do.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when a member is located "on" another member, this includes not only when one member is in contact with another member but also when another member exists between the two members.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when an element is referred to as "including " an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.As used herein, the terms "about," " substantially, "and the like are used herein to refer to or approximate the numerical value of manufacturing and material tolerances inherent in the stated sense, Accurate or absolute numbers are used to prevent unauthorized exploitation by unauthorized intruders of the mentioned disclosure. Also, throughout the present specification, the phrase " step "or" step "does not mean" step for.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합들"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.Throughout this specification, the term "combinations of these" included in the expression of the makushi form refers to one or more mixtures or combinations selected from the group consisting of the elements described in the expression of the makushi form. It means to include one or more selected from the group consisting of elements.
본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A, B, 또는, A 및 B"를 의미한다.
Throughout this specification, the description of "A and / or B" means "A, B, or A and B".
본원의 제 1 측면은, 기재, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 채널층과 상기 소스 전극 및 드레인 전극 사이에 그래핀-함유 배리어층을 포함하는, 박막 트랜지스터를 제공한다.A first aspect of the present application is a thin film transistor comprising a substrate, a channel layer, a source electrode and a drain electrode, comprising a graphene-containing barrier layer between the channel layer and the source electrode and the drain electrode. to provide.
본원의 일 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO(IGZO), ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3 , ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 10 nm 내지 약 500 nm, 약 20 nm 내지 약 500 nm, 약 30 nm 내지 약 500 nm, 약 40 nm 내지 약 500 nm, 약 50 nm 내지 약 500 nm, 약 60 nm 내지 약 500 nm, 약 70 nm 내지 약 500 nm, 약 80 nm 내지 약 500 nm, 약 90 nm 내지 약 500 nm, 약 100 nm 내지 약 500 nm, 약 1 nm 내지 약 400 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 200 nm, 또는 약 1 nm 내지 약 100 nm의 두께일 수 있으나, 이에 제한되는 것은 아니다. In one embodiment of the present application, the channel layer may include an oxide semiconductor, for example, InGaZnO (IGZO), ZnO, ZrInZnO, InZnO, ZnO, InGaZnO 4 , ZnInO, ZnSnO, In 2 O 3 , Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2 , SnO 2 , WO 3 , TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 , TiSrO 3 , zinc indium oxide (ZIO), indium gallium oxide (IGO), and combinations thereof may be selected from, but is not limited thereto. The channel layer is about 1 nm to about 500 nm, for example about 10 nm to about 500 nm, about 20 nm to about 500 nm, about 30 nm to about 500 nm, about 40 nm to about 500 nm, about 50 nm to about 500 nm, about 60 nm to about 500 nm, about 70 nm to about 500 nm, about 80 nm to about 500 nm, about 90 nm to about 500 nm, about 100 nm to about 500 nm, about 1 nm to The thickness may be about 400 nm, about 1 nm to about 300 nm, about 1 nm to about 200 nm, or about 1 nm to about 100 nm, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층을 형성하기 위해 사용되는 그래핀은 방법은 당업계에서 그래핀 성장을 위해 통상적으로 사용하는 방법에 의하여 특별히 제한 없이 제조될 수 있으며, 예를 들어, 화학기상증착법을 이용할 수 있으나 이에 제한되는 것은 아니다. 상기 화학기상증착법은 고온 화학기상증착(Rapid Thermal Chemical Vapour Deposition; RTCVD), 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD), 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD), 금속 유기화학기상증착(Metal Organic Chemical Vapor Deposition; MOCVD), 및 플라즈마 화학기상증착(Plasma-enhanced chemical vapor deposition; PECVD)을 포함할 수 있으나, 이제 제한되는 것은 아니다. In one embodiment of the present disclosure, the graphene-containing barrier layer may be about 0.4 nm to about 20 nm thick, for example, about 0.5 nm to about 20 nm, about 1 nm to about 20 nm, about 5 nm to about 20 nm, about 10 nm to about 20 nm, about 15 nm to about 20 nm, about 0.4 nm to about 15 nm, about 0.4 nm to about 10 nm, about 0.4 nm to about 5 nm, about 0.4 nm To about 1 nm, but is not limited thereto. The graphene used to form the graphene-containing barrier layer may be prepared without particular limitation by methods commonly used for graphene growth in the art, for example, using chemical vapor deposition. May be, but is not limited thereto. The chemical vapor deposition may be performed by a rapid thermal chemical vapor deposition (RTCVD) method, an inductively coupled plasma-chemical vapor deposition (ICP-CVD) method, or a low pressure chemical vapor deposition method. (LPCVD), Atmospheric Pressure Chemical Vapor Deposition (APCVD), Metal Organic Chemical Vapor Deposition (MOCVD), and Plasma-enhanced chemical vapor deposition But is not limited to these.
예시적 구현예들에서, 상기 그래핀-함유 배리어층은 화학 기상 증착법(CVD)에 의하여 성장된 것일 수 있으며, 이는 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일 상에 형성된 것일 수 있다. 상기 그래핀은 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일에 탄소 소스 및 열을 제공하여 상기 그래핀 성장 지지체 호일 상에 그래핀을 성장시킬 수 있으며, 상기 전이금속 촉매는 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Rh, Si, Ta, Ti, W, U, V 및 Zr, 및 스테인레스 스틸로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 탄소 소스는 일산화탄소, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜타디엔, 헥산, 사이클로헥산, 벤젠, 톨루엔 등과 같은 탄소 소스를 기상으로 공급하면서, 예를 들어, 300 내지 2000℃의 온도로 열처리하면 상기 탄소 소스에 존재하는 탄소 성분들이 결합하여 6각형의 판상 구조를 형성하면서 그래핀이 생성된다.In exemplary embodiments, the graphene-containing barrier layer may be grown by chemical vapor deposition (CVD), which may be formed on a graphene growth support foil including a transition metal catalyst. The graphene may be grown on the graphene growth support foil by providing a carbon source and heat to a graphene growth support foil comprising a transition metal catalyst, wherein the transition metal catalyst is selected from the group consisting of Ni, Co, Fe, And may include at least one selected from the group consisting of Pt, Au, Al, Cr, Cu, Mg, Mn, Rh, Si, Ta, Ti, W, U, V and Zr, and stainless steel It is not. The carbon source may be supplied while supplying a carbon source such as carbon monoxide, ethane, ethylene, ethanol, acetylene, propane, butane, butadiene, pentane, pentene, cyclopentadiene, hexane, cyclohexane, benzene, When heat treatment is performed at a temperature of 300 to 2000 ° C, carbon components present in the carbon source are combined to form a hexagonal plate-like structure, thereby forming graphene.
예시적 구현예들에서, 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일 층만을 선택적으로 에칭하기 위해 에칭 용액을 사용할 수 있으며, 예를 들어, HF, BOE, Fe(NO3)3, (NH4)2S2O8 또는, 염화 철(Iron(III) Chloride, FeCl3)을 포함하는 용액일 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, it is possible to use an etching solution for selectively etching the graphene growth support foil layer only containing the transition metal catalyst, for example, HF, BOE, Fe (NO 3) 3, (NH 4 ) 2 S 2 O 8, or iron (Iron (III) Chloride, FeCl 3 ).
상기 그래핀은 상압, 저압 또는 진공 하에서 그래핀을 성장시켜 형성할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상압 조건 하에서 상기 공정을 수행하는 경우 헬륨(He) 등을 캐리어 가스로 사용함으로써 고온에서 무거운 아르곤(Ar)과의 충돌에 의해 야기되는 그래핀의 손상(damage)을 최소화시킬 수 있다. 또한 상압 조건 하에서 상기 공정을 수행하는 경우, 저비용으로 간단한 공정에 의하여 그래핀을 제조할 수 있는 이점이 있다. 또한, 상기 공정이 저압 또는 진공 조건에서 수행되는 경우, 수소(H2)를 분위기 가스로 사용하며, 온도를 올리면서 처리하여 주면 금속 촉매의 산화된 표면을 환원시킴으로써 고품질의 그래핀을 합성할 수 있다.The graphene can be formed by growing graphene under atmospheric pressure, low pressure or vacuum, but is not limited thereto. For example, when the above process is performed under atmospheric pressure, the damage of graphene caused by collision with heavy argon (Ar) at a high temperature can be minimized by using helium (He) or the like as a carrier gas . In addition, when the above process is performed under atmospheric pressure, there is an advantage that graphene can be produced by a simple process at a low cost. When the process is performed under low pressure or vacuum conditions, high-quality graphene can be synthesized by reducing hydrogen peroxide (H 2 ) as an atmospheric gas and treating the oxidized surface of the metal catalyst by increasing the temperature have.
상기 언급한 방법에 의해 형성되는 그래핀은 횡방향 및/또는 종방향 길이가 약 1 mm 이상 내지 약 1000 m 에 이르는 대면적일 수 있으며, 상기 그래핀은 결함이 거의 없는 균질한 구조를 가질 수 있다. 또한, 상기 언급한 방법에 의해 제조되는 그래핀은 그래핀의 단일층 또는 복수층을 포함할 수 있으며, 상기 그래핀의 두께에 의해 상기 그래핀의 전기전 특성이 변할 수 있다. 비제한적 예로서, 상기 그래핀의 두께는 1 층 내지 100 층 범위에서 조절할 수 있다.The graphene formed by the above-mentioned method may be of a large cross-sectional area ranging from about 1 mm to about 1000 m in transverse and / or longitudinal length, and the graphene may have a homogeneous structure with few defects . In addition, the graphene prepared by the above-mentioned method may include a single layer or a plurality of layers of graphene, the electrical properties of the graphene may be changed by the thickness of the graphene. As a non-limiting example, the thickness of the graphene can be controlled in the range of 1 to 100 layers.
상기 그래핀은 기재 상에서 형성될 수 있으며, 이 경우, 상기 언급한 바와 같이 상기 기재 상에 형성된 그래핀을 상기 채널층에 전사하거나, 상기 그래핀이 형성된 기재 자체를 상기 채널층에 부착 또는 랩핑(wrapping)하는 방법에 의하여 상기 그래핀-함유 배리어층을 형성할 수 있다. 상기 기재의 형상은 특별히 제한되지 않으며, 예를 들어, 상기 기재는 호일(foil), 와이어(wire), 플래이트(plate), 튜브(tube), 또는 네트(net) 형태를 포함할 수 있다.The graphene may be formed on a substrate, in which case, as mentioned above, the graphene formed on the substrate may be transferred to the channel layer, or the substrate on which the graphene is formed may be attached or wrapped on the channel layer ( The graphene-containing barrier layer may be formed by a wrapping method. The shape of the substrate is not particularly limited, and for example, the substrate may include a foil, a wire, a plate, a tube, or a net.
본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. In one embodiment of the present application, the source electrode and the drain electrode is Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd , Zn and Mg may be included, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층이 소스 전극 및 드레인 전극의 금속 산화를 방지하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층이 상기 채널층으로부터 상기 소스 및 드레인 금속 전극으로의 산소 원자의 확산을 방지하므로, 상기 소스 전극 및 드레인 전극의 금속 산화가 일어나지 않게 된다. 또한, 그래핀-함유 배리어층의 형성으로 인해 반복되는 어닐링 하에서 전이 특성 및 이동성이 개선되게 된다.In one embodiment of the present application, the graphene-containing barrier layer may be to prevent metal oxidation of the source electrode and the drain electrode, but is not limited thereto. Since the graphene-containing barrier layer prevents diffusion of oxygen atoms from the channel layer to the source and drain metal electrodes, metal oxidation of the source and drain electrodes does not occur. In addition, the formation of graphene-containing barrier layers results in improved transition properties and mobility under repeated annealing.
본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 바텀 게이트 전극; 상기 기재 및 상기 바텀 게이트 전극에 형성된 상기 채널층; 상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및 상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 박막 트랜지스터는, 상기 바텀 게이트 전극 상에 형성된 절연막을 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. (도 1).In one embodiment of the present application, the thin film transistor, the substrate; A bottom gate electrode formed on the substrate; The channel layer formed on the substrate and the bottom gate electrode; The graphene-containing barrier layer and the passivation layer formed on the channel layer; And a source electrode and a drain electrode formed on the graphene-containing barrier layer, but are not limited thereto. The thin film transistor may further include an insulating film formed on the bottom gate electrode, but is not limited thereto. (Fig. 1).
본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 상기 소스 전극 및 상기 드레인 전극; 상기 소스 전극 및 상기 드레인 전극에 형성된 상기 그래핀-함유 배리어층; 상기 그래핀-함유 배리어층에 형성된 상기 채널층; 상기 채널층에 형성된 절연막; 및 상기 절연막에 형성된 탑 게이트 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다 (도 3).In one embodiment of the present application, the thin film transistor, the substrate; The source electrode and the drain electrode formed on the substrate; The graphene-containing barrier layer formed on the source electrode and the drain electrode; The channel layer formed on the graphene-containing barrier layer; An insulating film formed on the channel layer; And a top gate electrode formed on the insulating layer, but is not limited thereto (FIG. 3).
본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 상기 채널층; 상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 상기 절연막; 상기 그래핀-함유 배리어층에 형성된 상기 소스 및 드레인 전극; 상기 절연막에 형성된 상기 패시베이션층 및 상기 탑 게이트 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다 (도 4).In one embodiment of the present application, the thin film transistor, the substrate; The channel layer formed on the substrate; The graphene-containing barrier layer and the insulating layer formed on the channel layer; The source and drain electrodes formed on the graphene-containing barrier layer; The passivation layer and the top gate electrode formed on the insulating layer may be included, but are not limited thereto (FIG. 4).
본원의 일 구현예에 있어서, 상기 탑 게이트 전극 및 상기 바텀 게이트 전극은 각각 독립적으로 금(Au), 은(Ag), 니켈(Ni), 인듐-틴-옥사이드(indium-tin-oxide, ITO), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN), 크롬(Cr), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, the top gate electrode and the bottom gate electrode are each independently gold (Au), silver (Ag), nickel (Ni), indium-tin-oxide (ITO) , Aluminum (Al), titanium (Ti), titanium nitride (TiN), chromium (Cr), and combinations thereof may be selected from the group consisting of, but is not limited thereto.
상기 패시베이션층은 SiO2, SiC, SiNx, SiON, Al2O3, ZrO2, Hf2O, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 약 1 nm 내지 약 100 nm, 예를 들어, 약 10 nm 내지 약 100 nm, 약 20 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 60 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 80 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 80 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약 60 nm, 약 1 nm 내지 약 50 nm, 약 1 nm 내지 약 40 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 20 nm일 수 있으나, 이에 제한되는 것은 아니다.The passivation layer may include one selected from the group consisting of SiO 2 , SiC, SiNx, SiON, Al 2 O 3 , ZrO 2 , Hf 2 O, and combinations thereof, but is not limited thereto. The passivation layer is about 1 nm to about 100 nm, for example about 10 nm to about 100 nm, about 20 nm to about 100 nm, about 30 nm to about 100 nm, about 40 nm to about 100 nm, about 50 nm to about 100 nm, about 60 nm to about 100 nm, about 70 nm to about 100 nm, about 80 nm to about 100 nm, about 1 nm to about 90 nm, about 1 nm to about 80 nm, about 1 nm to About 70 nm, about 1 nm to about 60 nm, about 1 nm to about 50 nm, about 1 nm to about 40 nm, about 1 nm to about 30 nm, or about 1 nm to about 20 nm, but not limited thereto. It doesn't happen.
본원의 일 구현예에 있어서, 상기 기재는 Si 또는 SiO2/Si를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
In one embodiment of the present application, the substrate may include Si or SiO 2 / Si, but is not limited thereto.
본원의 제 2 측면은, 기재에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다. A second aspect of the present disclosure includes forming a channel layer on a substrate; Forming a graphene-containing barrier layer on the channel layer; And forming a source electrode and a drain electrode on the graphene-containing barrier layer.
본원의 제 3 측면은, 기재에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극에 그래핀-함유 배리어층을 형성하는 단계; 상기 그래핀-함유 배리어층에 채널층을 형성하는 단계; 상기 채널층에 절연층을 형성하는 단계; 및 상기 절연층에 탑 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.A third aspect of the present disclosure includes forming a source electrode and a drain electrode on a substrate; Forming a graphene-containing barrier layer on the source electrode and the drain electrode; Forming a channel layer on the graphene-containing barrier layer; Forming an insulating layer on the channel layer; And forming a top gate electrode on the insulating layer.
본원의 제 4 측면은, 기재에 바텀 게이트 전극을 형성하는 단계; 상기 기재 및 상기 바텀 게이트 전극에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다. A fourth aspect of the present invention, forming a bottom gate electrode on the substrate; Forming a channel layer on the substrate and the bottom gate electrode; Forming a graphene-containing barrier layer on the channel layer; And forming a source electrode and a drain electrode on the graphene-containing barrier layer.
본원의 일 구현예에 있어서, 상기 바텀 게이트 전극에 절연막을 형성하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다.In an embodiment of the present disclosure, the method may further include forming an insulating layer on the bottom gate electrode, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO, IGO, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 10 nm 내지 약 500 nm, 약 20 nm 내지 약 500 nm, 약 30 nm 내지 약 500 nm, 약 40 nm 내지 약 500 nm, 약 50 nm 내지 약 500 nm, 약 60 nm 내지 약 500 nm, 약 70 nm 내지 약 500 nm, 약 80 nm 내지 약 500 nm, 약 90 nm 내지 약 500 nm, 약 100 nm 내지 약 500 nm, 약 1 nm 내지 약 400 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 200 nm, 또는 약 1 nm 내지 약 100 nm의 두께일 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 스퍼터링법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 및 이온빔 증착법(Ion-beam evaporation)으로 이루어진 군으로부터 선택된 방법에 의해 증착될 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, the channel layer may include an oxide semiconductor, for example, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO 4 , ZnInO, ZnSnO, In 2 O 3 , Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2 , SnO 2 , WO 3 , TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 , TiSrO 3 , ZIO, IGO, and combinations thereof may be selected from, but is not limited thereto. The channel layer is about 1 nm to about 500 nm, for example about 10 nm to about 500 nm, about 20 nm to about 500 nm, about 30 nm to about 500 nm, about 40 nm to about 500 nm, about 50 nm to about 500 nm, about 60 nm to about 500 nm, about 70 nm to about 500 nm, about 80 nm to about 500 nm, about 90 nm to about 500 nm, about 100 nm to about 500 nm, about 1 nm to The thickness may be about 400 nm, about 1 nm to about 300 nm, about 1 nm to about 200 nm, or about 1 nm to about 100 nm, but is not limited thereto. The channel layer may be formed by sputtering, chemical vapor deposition (CVD), atomic layer deposition (ALD), pulsed laser deposition (PLD), laser molecular beam deposition (Lser Molecular Beam Epitaxy; L). -MBE), electron beam evaporation (E-beam evaporation), and ion-beam evaporation (Ion-beam evaporation) may be deposited by a method selected from the group consisting of, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 채널층을 상기 기재 상에 형성한 후에, 안정성과 결정성을 개선시키기 위해 약 1 분 내지 약 10 시간, 약 10 분 내지 약 10 시간, 약 30 분 내지 약 10 시간, 약 1 시간 내지 약 10 시간, 약 2 시간 내지 약 10 시간, 약 3 시간 내지 약 10 시간, 약 4 시간 내지 약 10 시간, 약 1 분 내지 약 9 시간, 약 1 분 내지 약 8 시간, 약 1 분 내지 약 7 시간, 약 1 분 내지 약 6 시간, 또는 약 1 분 내지 약 5 시간 동안 약 100℃ 내지 약 500℃, 약 150℃ 내지 약 500℃, 약 200℃ 내지 약 500℃, 약 250℃ 내지 약 500℃, 약 300℃ 내지 약 500℃, 약 350℃ 내지 약 500℃, 약 400℃ 내지 약 500℃, 약 100℃ 내지 약 450℃, 약 100℃ 내지 약 400℃, 약 100℃ 내지 약 350℃, 약 100℃ 내지 약 300℃, 약 100℃ 내지 약 250℃, 또는 약 100℃ 내지 약 200℃에서 어닐링시키는 단계를 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, after the channel layer is formed on the substrate, to improve stability and crystallinity, from about 1 minute to about 10 hours, from about 10 minutes to about 10 hours, from about 30 minutes to about 10 Time, about 1 hour to about 10 hours, about 2 hours to about 10 hours, about 3 hours to about 10 hours, about 4 hours to about 10 hours, about 1 minute to about 9 hours, about 1 minute to about 8 hours, About 100 ° C. to about 500 ° C., about 150 ° C. to about 500 ° C., about 200 ° C. to about 500 ° C., for about 1 minute to about 7 hours, about 1 minute to about 6 hours, or about 1 minute to about 5 hours 250 ° C to about 500 ° C, about 300 ° C to about 500 ° C, about 350 ° C to about 500 ° C, about 400 ° C to about 500 ° C, about 100 ° C to about 450 ° C, about 100 ° C to about 400 ° C, about 100 ° C Annealing at about 350 ° C., about 100 ° C. to about 300 ° C., about 100 ° C. to about 250 ° C., or about 100 ° C. to about 200 ° C. It is, but is not limited to this.
본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 다수 층의 그래핀이 채널층 상에 전사되어 형성될 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present disclosure, the graphene-containing barrier layer may be about 0.4 nm to about 20 nm thick, for example, about 0.5 nm to about 20 nm, about 1 nm to about 20 nm, about 5 nm to about 20 nm, about 10 nm to about 20 nm, about 15 nm to about 20 nm, about 0.4 nm to about 15 nm, about 0.4 nm to about 10 nm, about 0.4 nm to about 5 nm, about 0.4 nm To about 1 nm, but is not limited thereto. The graphene-containing barrier layer may be formed by transferring a plurality of graphene layers on a channel layer, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극은, 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 패터닝한 후 금속을 증착하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극의 패터닝은 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 및 잉크젯 인쇄법으로 이루어진 군으로부터 선택된 방법에 의해 이루어질 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, the source electrode and the drain electrode is Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd , Zn and Mg may be included, but is not limited thereto. The source electrode and the drain electrode may be formed by depositing a metal after patterning the source electrode and the drain electrode on the graphene-containing barrier layer, but are not limited thereto. The patterning of the source electrode and the drain electrode may be performed by a method selected from the group consisting of a photolithography method, a shadow mask method, an offset printing method, a silkscreen printing method, and an inkjet printing method, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 기재에 형성된 채널층에 패시베이션층을 형성하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 E-빔 증발기를 사용하여 상기 채널층을 커버링하도록 증착될 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 SiO2, SiC, SiNx, SiON, Al2O3, ZrO2, Hf2O, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 약 1 nm 내지 약 100 nm, 예를 들어, 약 10 nm 내지 약 100 nm, 약 20 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 60 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 80 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 80 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약 60 nm, 약 1 nm 내지 약 50 nm, 약 1 nm 내지 약 40 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 20 nm일 수 있으나, 이에 제한되는 것은 아니다.In an embodiment of the present disclosure, the method may further include forming a passivation layer on the channel layer formed on the substrate, but is not limited thereto. The passivation layer may be deposited to cover the channel layer using an E-beam evaporator, but is not limited thereto. The passivation layer may include one selected from the group consisting of SiO 2 , SiC, SiNx, SiON, Al 2 O 3 , ZrO 2 , Hf 2 O, and combinations thereof, but is not limited thereto. The passivation layer is about 1 nm to about 100 nm, for example about 10 nm to about 100 nm, about 20 nm to about 100 nm, about 30 nm to about 100 nm, about 40 nm to about 100 nm, about 50 nm to about 100 nm, about 60 nm to about 100 nm, about 70 nm to about 100 nm, about 80 nm to about 100 nm, about 1 nm to about 90 nm, about 1 nm to about 80 nm, about 1 nm to About 70 nm, about 1 nm to about 60 nm, about 1 nm to about 50 nm, about 1 nm to about 40 nm, about 1 nm to about 30 nm, or about 1 nm to about 20 nm, but not limited thereto. It doesn't happen.
본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극 및 상기 채널층 상의 그래핀-함유 배리어층의 일부를 에칭하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 반응 이온 에칭법(reactive ion etching method)에 의해 에칭될 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present disclosure, the method may further include, but is not limited to, etching the source and drain electrodes and a portion of the graphene-containing barrier layer on the channel layer. The graphene-containing barrier layer may be etched by a reactive ion etching method, but is not limited thereto.
본원의 일 구현예에 있어서, 상기 탑 게이트 전극 및 상기 바텀 게이트 전극은 각각 독립적으로 금(Au), 은(Ag), 니켈(Ni), 인듐-틴-옥사이드(indium-tin-oxide, ITO), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN), 크롬(Cr), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
In one embodiment of the present application, the top gate electrode and the bottom gate electrode are each independently gold (Au), silver (Ag), nickel (Ni), indium-tin-oxide (ITO) , Aluminum (Al), titanium (Ti), titanium nitride (TiN), chromium (Cr), and combinations thereof may be selected from the group consisting of, but is not limited thereto.
이하, 본원의 박막 트랜지스터 및 그의 제조 방법에 대하여 구현예 및 실시예를 도면을 이용하여 자세히 설명한다. 그러나, 본원이 이에 제한되는 것은 아니다.
Hereinafter, embodiments and examples of the thin film transistor of the present application and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. However, the present invention is not limited thereto.
도 1은 본원의 일 구현예에 따른 박막 트랜지스터의 단면도이고, 도 2는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 나타낸 개략도이며, 도 3 및 4는 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다. 1 is a cross-sectional view of a thin film transistor according to an embodiment of the present application, FIG. 2 is a schematic view showing a manufacturing process of a thin film transistor according to an embodiment of the present application, and FIGS. 3 and 4 are thin film transistors according to another embodiment of the present application. It is a cross section of.
도 1에 도시된 바와 같이, 본원의 일 구현예에 따른 박막 트랜지스터는, 기재(100), 상기 기재 상에 형성된 바텀 게이트 전극(110), 상기 바텀 게이트 전극에 형성된 절연막(120), 상기 절연막(120) 상에 형성된 채널층(130), 상기 채널층(130) 상에 형성된 그래핀-함유 배리어층(150) 및 패시베이션층(140), 상기 그래핀-함유 배리어층(150) 상에 형성된 소스 전극(160) 및 드레인 전극(170)을 포함할 수 있다. 도 2a 내지 도 2g에 도시된 바와 같이, 본원의 일 구현예에 따른 박막 트랜지스터는, 기재(100)에 바텀 게이트 전극(110)을 형성하는 단계(도 2a); 상기 바텀 게이트 전극(110)에 절연막(120)을 형성하는 단계(도 2b); 상기 절연막(120)에 채널층(130)을 형성하는 단계(도 2c); 상기 채널층(130)에 패시베이션층(140)을 형성하는 단계(도 2d); 상기 패시베이션층(140)이 형성된 상기 채널층(130)에 그래핀-함유 배리어층(150)을 형성하는 단계(도 2e); 상기 그래핀-함유 배리어층(150)에 소스 전극 및 드레인 전극(160, 170)을 형성하는 단계(도 2f); 및 상기 패시베이션층(140)이 형성된 채널층(130) 상의 그래핀-함유 배리어층(150)을 에칭하는 단계(도 2g)를 포함할 수 있다.As illustrated in FIG. 1, a thin film transistor according to an exemplary embodiment of the present disclosure may include a
도 3은 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도를 나타낸 것으로, 도 3의 박막 트랜지스터는 기재(200), 상기 기재(200)에 형성된 소스 및 드레인 전극(210), 상기 소스 및 드레인 전극(210)에 형성된 그래핀-함유 배리어층(230), 상기 그래핀-함유 배리어층(230)에 형성된 채널층(240), 상기 채널층(240)에 형성된 절연막(250), 및 상기 절연막(250)에 형성된 탑 게이트 전극(260)을 포함할 수 있다. 도 4의 박막 트랜지스터는 기재(300), 상기 기재(300)에 형성된 채널층(310), 상기 채널층에 형성된 그래핀-함유 배리어층(330) 및 절연막(320), 상기 그래핀-함유 배리어층(330)에 형성된 소스 전극(350) 및 드레인 전극(360), 상기 절연막(320)에 형성된 패시베이션층(340), 및 탑 게이트 전극(370)을 포함할 수 있다.3 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present disclosure. The thin film transistor of FIG. 3 may include a
예식적인 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO, IGO, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. . 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 100 nm 이하의 두께일 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 스퍼터링법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 및 이온빔 증착법(Ion-beam evaporation)으로 이루어진 군으로부터 선택된 방법에 의해 증착될 수 있으나, 이에 제한되는 것은 아니다. In an exemplary embodiment, the channel layer may include an oxide semiconductor, for example, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO 4 , ZnInO, ZnSnO, In 2 O 3 , Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2 , SnO 2 , WO 3 , TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 , TiSrO 3 , ZIO, IGO, and combinations thereof may include, but is not limited to. . The channel layer may have a thickness of about 1 nm to about 500 nm, for example, about 100 nm or less, but is not limited thereto. The channel layer may be formed by sputtering, chemical vapor deposition (CVD), atomic layer deposition (ALD), pulsed laser deposition (PLD), laser molecular beam deposition (Lser Molecular Beam Epitaxy; L). -MBE), electron beam evaporation (E-beam evaporation), and ion-beam evaporation (Ion-beam evaporation) may be deposited by a method selected from the group consisting of, but is not limited thereto.
예시적인 구현예에 있어서, 상기 채널층을 상기 기재 상에 형성한 후에, 안정성과 결정성을 개선시키기 위해 약 1 시간 동안 약 350℃에서 어닐링시키는 단계를 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, after forming the channel layer on the substrate, the method may further include annealing at about 350 ° C. for about 1 hour to improve stability and crystallinity, but is not limited thereto. no.
예시적인 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 다수 층의 그래핀이 채널층 상에 전사되어 형성될 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the graphene-containing barrier layer may be about 0.4 nm to about 20 nm thick, for example, about 0.5 nm to about 20 nm, about 1 nm to about 20 nm, about 5 nm to about 20 nm, about 10 nm to about 20 nm, about 15 nm to about 20 nm, about 0.4 nm to about 15 nm, about 0.4 nm to about 10 nm, about 0.4 nm to about 5 nm, about 0.4 nm to It may be about 1 nm, but is not limited thereto. The graphene-containing barrier layer may be formed by transferring a plurality of graphene layers on a channel layer, but is not limited thereto.
예시적인 구현예에 있어서, 상기 그래핀은, Cu 호일을 이용하여 약 40분간 예비-어닐링을 통해 촉매 기판의 입자 크기를 증가시키고 불순물을 제거하는 단계; 및 메탄과 수소를 500 mTorr 기압하에서 흘려준 후에 빠르게 냉각시켜 그래핀층을 상기 촉매 기판 상에 형성하는 단계에 의해 형성될 수 있다. 상기와 같이 형성된 그래핀은 건식 전사법 또는 습식 전사법을 통해 상기 채널층 상에 전사시킬 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the graphene comprises the steps of increasing the particle size of the catalyst substrate and removing impurities through pre-annealing using Cu foil for about 40 minutes; And methane and hydrogen under 500 mTorr atmosphere, and then rapidly cooled to form a graphene layer on the catalyst substrate. The graphene formed as described above may be transferred onto the channel layer through a dry transfer method or a wet transfer method, but is not limited thereto.
상기 건식 전사법은, Cu 호일 위에서 성장된 그래핀 필름을 고분자 접착력이 있는 열 박리성 테이프(thermal release tape)에 전체적으로 균일하게 부착시키는 단계; 테이프에 붙여지지 않은 반대쪽 그래핀을 에칭하여 Cu 호일만 노출시키는 단계; 과황산암모늄(Ammonium Persulfate) 용액에서 Cu를 에칭시키는 단계; 열 박리성 테이프에 남아있는 그래핀을 원하는 기판에 같은 방식으로 균일하게 붙인 후, 약 100℃의 열을 핫플레이트나 라미네이터를 이용하여 가해주는 단계; 및 열이 가해진 열 박리성 테이프의 접착 특성이 사라지게 되어 원하는 기판에 그래핀이 전사되고 열 박리성 테이프는 제거하는 단계에 의해 수행된다. 상기 열 박리성 테이프는 고분자의 접착력을 가지는 특성이 있어 부착시키기에 용이하고 열처리공정이 가해지면 접착력이 없어지는 특성을 가진다. 이러한 특성을 이용하여 건식으로 전사할 수 있다. 표면에 코팅된 폴리머(PMMA)를 제거하기 위하여 아세톤을 사용하는 습식 전사법과 달리 상기 건식 전사법은 폴리머 코팅 및 제거 공정이 필요가 없다. 또한, 건식전사방법은 롤투롤 공정을 통하여 대량생산이 가능하고 대면적 전사법에 용이하다.The dry transfer method comprises the steps of uniformly attaching the graphene film grown on Cu foil to a polymer adhesive thermal release tape as a whole; Etching the opposite graphene that is not attached to the tape to expose only the Cu foil; Etching Cu in an ammonium persulfate solution; Uniformly attaching the graphene remaining on the heat-peelable tape to the desired substrate in the same manner, and then applying heat of about 100 ° C. using a hot plate or a laminator; And the adhesive property of the heat-peelable tape applied to the heat disappears so that the graphene is transferred to the desired substrate and the heat-peelable tape is removed. The heat-peelable tape has a property of having an adhesive force of a polymer and is easy to attach, and has a property of losing adhesive force when a heat treatment process is applied. This property can be used to dry transfer. Unlike the wet transfer method, which uses acetone to remove the polymer coated on the surface (PMMA), the dry transfer method does not require a polymer coating and removal process. In addition, the dry transfer method can be mass-produced through a roll-to-roll process and is easy for a large area transfer method.
상기 습식 전사법은, Cu 호일에 성장된 그래핀에 PMMA를 스핀코팅한 후에 약 180℃에서 약 10 초간 열처리하는 단계; FeCl3 용액 및 과황산암모늄 용액에서 Cu를 에칭하여 제거하는 단계; 그래핀 위에 코팅된 PMMA (PMMA/그래핀) 층을 탈이온수로 세척한 후에 원하는 기판 위에 옮기고 약 70℃에서 다시 열처리하는 단계; 및 상기 그래핀 위에 코팅되었던 PMMA를 아세톤으로 녹이는 단계에 의해 형성된다. The wet transfer method may include the step of spin-coating PMMA on graphene grown on Cu foil, followed by heat treatment at about 180 ° C. for about 10 seconds; Etching to remove Cu from FeCl 3 solution and ammonium persulfate solution; Washing the coated PMMA (PMMA / graphene) layer over graphene with deionized water, then transferring it onto the desired substrate and heat-treating again at about 70 ° C .; And melting PMMA coated on the graphene with acetone.
상기 습식 전사법을 일부 변형시킨 그래핀의 추가 적층 방법으로 그래핀을 추가 적층할 수 있다. 이 방법은, Cu 호일 위에 성장된 그래핀의 처음층에 PMMA를 코팅시킨 후, 과황산암모늄 용액에서 Cu를 에칭하여 제거하고 원하는 기판을 이용해서 전사하는 방법이 아닌, Cu 호일 위에 성장된 그래핀을 기판으로 그 위에 전사한다. 그런 다음, 반대쪽 Cu 호일을 에칭하여 다시 과황산암모늄 용액에서 Cu를 에칭하여 제거한다. 같은 방법으로 성장된 그래핀을 전사하여 3 번 적층된 그래핀을 얻을 수 있다. 이와 같이 Cu 호일을 이용하여 적층할 경우에는 PMMA 코팅을 여러 번 할 필요 없이 한번의 코팅으로 적층이 가능하고 잔여물이 남는 문제 또한 적다.Graphene may be additionally laminated by an additional lamination method of graphene partially modified by the wet transfer method. This method is not a method of coating PMMA on the first layer of graphene grown on Cu foil, and then etching the Cu in ammonium persulfate solution and transferring it using a desired substrate. Is transferred onto the substrate. The opposite Cu foil is then etched again to etch away Cu in ammonium persulfate solution. Graphene grown in the same manner can be transferred to obtain graphene stacked three times. In the case of laminating using Cu foil as described above, lamination is possible with one coating without the need for several times of PMMA coating, and there is less problem of residue remaining.
예시적인 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극은, 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 패터닝한 후 금속을 증착하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극의 패터닝은 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 및 잉크젯 인쇄법으로 이루어진 군으로부터 선택된 방법에 의해 이루어질 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the source electrode and the drain electrode are Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, It may be to include a metal selected from the group consisting of Zn and Mg, but is not limited thereto. The source electrode and the drain electrode may be formed by depositing a metal after patterning the source electrode and the drain electrode on the graphene-containing barrier layer, but are not limited thereto. The patterning of the source electrode and the drain electrode may be performed by a method selected from the group consisting of a photolithography method, a shadow mask method, an offset printing method, a silkscreen printing method, and an inkjet printing method, but is not limited thereto.
예시적인 구현예에 있어서, 상기 패시베이션층은 E-빔 증발기를 사용하여 상기 채널층을 커버링하도록 증착될 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 SiO2, SiC, SiNx, SiON, Al2O3, ZrO2, Hf2O 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the passivation layer may be deposited to cover the channel layer using an E-beam evaporator, but is not limited thereto. The passivation layer may include, but is not limited to, SiO 2 , SiC, SiNx, SiON, Al 2 O 3 , ZrO 2 , Hf 2 O, and combinations thereof.
예시적인 구현예에 있어서, 상기 탑 게이트 전극 및 상기 바텀 게이트 전극은 각각 독립적으로 금(Au), 은(Ag), 니켈(Ni), 인듐-틴-옥사이드(indium-tin-oxide, ITO), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN), 크롬(Cr), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
In an exemplary embodiment, the top gate electrode and the bottom gate electrode may each independently include gold (Au), silver (Ag), nickel (Ni), indium-tin-oxide (ITO), Aluminum (Al), titanium (Ti), titanium nitride (TiN), chromium (Cr), and combinations thereof may be selected from the group consisting of, but is not limited thereto.
이하, 본원에 대하여 실시예를 이용하여 좀 더 구체적으로 설명하지만, 본원이 이에 제한되는 것은 아니다.
Hereinafter, the present invention will be described more specifically by way of examples, but the present invention is not limited thereto.
[[ 실시예Example ]]
실시예Example 1 One
IGZO TFTs 어레이를 상업적으로 입수가능한 100 nm SiO2로 코팅된 고농도 도핑 p-형 Si 기재 상에 제조하였다. 도 4는 본 실시예에서 사용되는 다양한 단계의 제조 과정을 개략적으로 나타낸 것이다. 우선, SiO2/Si 기질을 초음파 배스를 사용하여 아세톤, 탈이온수 및 이소프로필알콜로 연속적으로 세척하였다. 세척된 SiO2/Si 기재를 패터닝하고 ~60 nm 두께의 IGZO 직사각형을, 실온에서 RF-스퍼터링에 의해 99.999 순도의 4-인치 다결정 InGaZnO (1:1:1) 타겟을 이용하여 증착하였다. ~ 1.5 mTorr의 작업 압력에서 100 와트의 인풋 rf 파워를 가지고 Ar 및 O2 기체를 이용하여 스퍼터링을 실시하였다. SiO2/Si 기재 상의 증착된 IGZO 직사각형을 이의 안정성과 결정성을 개선시키기 위해 1 시간 동안 350℃의 공기 중에서 어닐링시켰다. SiO2 (~ 50 nm)의 패시베이션(passivation) 층을 E-빔 증발기를 사용하여 채널 영역을 커버링하도록 증착시켰다. 약 3 층의 그래핀을 패시베이션된 IGZO 직사각형으로 전사시키고 소스 전극 및 드레인 전극을 패터닝하였다(도 5). 소스/드레인 영역 내에 Al 금속을 증착한 후에, 상기 채널 영역 상의 그래핀층을, 반응 이온 에칭법(reactive ion etching method) (O2, ~ 20 sccm)을 사용하여 에칭하여 제거하였다. 채널 영역(IGZO) 및 금속 접촉(Al) 사이에 그래핀-함유 배리어층을 사용한 IGZO TFTs 어레이와의 비교를 위해 그래핀 필름층을 전사시키지 않은 IGZO TFTs 역시 제조하였다. 그래핀 중간층을 갖지 않거나 갖고 있는 이러한 두 종류의 소자를 각각 A-IGZO 및 AG-IGZO로 명명하였다. 제조 공정 동안에, 양성 광-포토레지스트 물질(AZ 5214)을 사용하는 널리 알려진 통상적인 포토리소그래피 방법으로 IGZO 사각형, 패시배이션층 및 소스/드레인 패터닝을 실시하였다.
IGZO TFTs arrays were fabricated on highly doped p-type Si substrates coated with commercially available 100 nm SiO 2 . Figure 4 schematically shows the manufacturing process of the various steps used in this embodiment. First, the SiO 2 / Si substrate was washed successively with acetone, deionized water and isopropyl alcohol using an ultrasonic bath. The washed SiO 2 / Si substrate was patterned and IGZO rectangles of ˜60 nm thickness were deposited using RF-sputtering at room temperature using a 4-inch polycrystalline InGaZnO (1: 1: 1) target of 99.999 purity. Sputtering was performed using Ar and O 2 gases with an input rf power of 100 watts at a working pressure of ˜1.5 mTorr. The deposited IGZO rectangle on the SiO 2 / Si substrate was annealed in air at 350 ° C. for 1 hour to improve its stability and crystallinity. A passivation layer of SiO 2 (˜50 nm) was deposited to cover the channel region using an E-beam evaporator. About three layers of graphene were transferred to passivated IGZO rectangles and the source and drain electrodes were patterned (FIG. 5). After depositing the Al metal in the source / drain regions, the graphene layer on the channel region was subjected to a reactive ion etching method (O 2 , ~ 20 sccm) to remove by etching. IGZO TFTs without transferring the graphene film layer were also prepared for comparison with an IGZO TFTs array using a graphene-containing barrier layer between the channel region (IGZO) and the metal contact (Al). These two devices with or without graphene interlayers were named A-IGZO and AG-IGZO, respectively. During the fabrication process, IGZO squares, passivation layers, and source / drain patterning were performed by well-known conventional photolithography methods using positive photo-photoresist materials (AZ 5214).
결과result
3 개의 다른 어닐링 사이클(1, 2 및 3)에서 IGZO 채널과 Al 금속 접촉(S-D) 사이에 그래핀 층이 없는 IGZO TFT (A-IGZO) 및 그래핀 층이 있는 IGZO TFT(AG-IGZO)의 전이 특성을 도 7a 및 도 7b에 각각 나타냈다. 초기의 어닐링 없는 상태(0 사이클)에서 A-IGZO TFT가 2.7ⅹ107의 on/off 비율 및 0.9 V/decade의 서브-스레스홀드 스윙(sub-threshold swing)을 나타내는 좋은 전이 곡선을 보이나, 이의 특성은 250℃에서의 반복된 열처리에서 계속 감소되었다. 반면에, AG-IGZO TFT는 열처리가 없는 초기에 상대적으로 낮은 전이 특성을 나타내나, 반복된 열처리 사이클 하에서 전이 특성이 개선되어 A-IGZO TFT와 비교했을 때 반대의 거동을 나타냈다. 어닐링하지 않은 AG-IGZO TFT의 낮은 성능은, 채널 영역(IGZO)과 전사된 그래핀층 사이의 나쁜 접촉에 의한 것이며 이는 열처리가 진행됨에 따라 개선되었다. 어닐링 사이클 후의 경로(path)는 도 7a의 삽입도에 나타냈다. 초기에 본 발명자들은 온도를 실온에서 250℃까지 급격히 증가시키고(~ 5 분) 몇 분(~ 5 분) 동안 이 온도에서 소자를 유지시킨 후 실온까지 급격하게 감소시켰다. 이러한 단계를 3 회 반복하였다. 온도의 급격한 증가 및 감소는 소자 기능 및 내구성을 시험하기 위해 실시된 것으로, 이는 소자 성능에 영향을 미치는 개연성이 느린 가열 및 냉각에 비해 상기와 같은 종류의 열 처리에 의해 좀더 증가하기 때문이다. 1 차 어닐링 사이클에서, A-IGZO TFT의 on/off 비율 및 ss 수치가 4.4ⅹ106 및 1.1 V/decade로 각각 감소하는 것이 발견된 반면, 2 차 및 3 차 사이클 후에는 on/off 비율이 각각 2.3ⅹ106 및 1.0ⅹ106로, ss 수치가 1.0 V/decade 및 2.0 V/decade로 더 감소된 것이 발견되었다. AG-IGZO TFT에서, 열처리 없을 때의 on/off 비율 및 ss 수치가 8.0ⅹ106 및 2.0 V/decade인 것이 발견된 반면, 반복된 열처리 사이클 동안 이러한 수치들이 개선된 것이 발견되었다. 소자의 상면도의 광학 이미지를 도 7b의 삽입도에 나타냈다. 어닐링 사이클에 대한 A-IGZO 및 AG-IGZO TFT의 이동성의 변화는 도 7c에 나타냈다. 열처리가 없는 초기에는 A-IGZO 및 AG-IGZO TFTs의 이동성은 각각 10.5 cm2/Vs 및 4.5 cm2/Vs로 계산되었다. 1 사이클의 열처리 후에, A-IGZO TFT의 이동성이 3.0 cm2/Vs까지 감소된 반면, AG-IGZO의 이동성은 6.0 cm2/Vs까지 증가되었다. 2 차 및 3 차 어닐링 사이클 동안에 A-IGZO TFT의 이동성 수치가 더 감소하였으며, 3 차 어닐링 사이클 후에 0.5 cm2/Vs까지 감소하였다. 그러나, AG-IGZO TFT의 이동성 수치는 2 차 어닐링 사이클 동안에 우선 7.0 cm2/Vs까지 증가한 후 추가 반복되는 어닐링 사이클 동안 이 수치를 거의 유지하였다. 열처리 후에 그래핀 중간층을 사용하지 않은 TFT의 성능 감소는 IGZO 채널 및 Al 금속 접촉 사이의 인터페이스 영역에서 금속 접촉(Al2O3)의 산화에 의한 것이다. 반면에, IGZO 채널 및 Al 금속 접촉 사이에 중간층으로서 그래핀을 사용한 TFT는 인터페이스 영역에서 Al 금속의 산화를 제한할 수 있어 전기적으로 성능을 유지할 수 있다. 그래핀 중간층 배리어에 의해 Al 금속의 산화를 제한하는 이러한 효과는 또한 출력 특성에서도 나타났다. 2 V의 스텝 크기로 게이트 전압을 0 V 내지 20 V로 변화시켜, A-IGZO TFT의 열처리 전 및 후, 및 AG-IGZO TFT의 열처리 후의 출력 특성을 도 7d에 나타냈다. A-IGZO TFT의 포화된 출력 전류 수준은 열처리가 없을 때에 비해 세 어닐링 사이클 후에 ~ 4 배 감소되는 것이 명백히 나타날 수 있다. 그러나, 반대 방식으로, 열처리 후에 AG-IGZO TFT의 출력 포화 전류 수준이 증가하였으며 이는 열처리한 A-IGZO TFT 출력 전류 수준보다 훨씬 높은 것으로, 이것은 IGZO 채널 영역 및 Al 금속 접촉 사이의 그래핀 중간층이 Al 금속의 산화를 방지하는 완벽한 배리어로서 작용하여 금속 접촉의 특성을 유지하기 때문임을 나타낸다. IGZO 표면에서 Al 금속의 산화는 더 높은 접촉 저항성을 야기하고 캐리어의 이동을 방지한다. IGZO TFT (A-IGZO) without graphene layer and IGZO TFT (AG-IGZO) with graphene layer between IGZO channel and Al metal contact (SD) in three different annealing cycles (1, 2 and 3) The transition characteristics are shown in FIGS. 7A and 7B, respectively. In the initial anneal-free state (0 cycles), the A-IGZO TFT shows a good transition curve showing an on / off ratio of 2.7ⅹ10 7 and a sub-threshold swing of 0.9 V / decade. The property continued to decrease with repeated heat treatment at 250 ° C. On the other hand, the AG-IGZO TFT shows relatively low transition characteristics at the initial stage without heat treatment, but the reverse behavior is improved when the AG-IGZO TFT is improved under repeated heat treatment cycles. The low performance of unannealed AG-IGZO TFTs is due to bad contact between the channel region (IGZO) and the transferred graphene layer, which improved as the heat treatment progressed. The path after the annealing cycle is shown in the inset of FIG. 7A. Initially we rapidly increased the temperature from room temperature to 250 ° C. (˜5 minutes) and held the device at this temperature for several minutes (˜5 minutes) and then drastically decreased to room temperature. This step was repeated three times. Sudden increases and decreases in temperature have been conducted to test device functionality and durability because the likelihood of affecting device performance is further increased by this type of heat treatment compared to slow heating and cooling. In the first annealing cycle, the on / off ratio and the ss value of the A-IGZO TFT were found to decrease to 4.4ⅹ10 6 and 1.1 V / decade, respectively, whereas after the second and third cycle the on / off ratio was respectively With 2.3 10 6 and 1.0 10 10 , the ss values were found to be further reduced to 1.0 V / decade and 2.0 V / decade. In the AG-IGZO TFT, it was found that the on / off ratio and ss value without heat treatment were 8.0 10 6 and 2.0 V / decade, while these values were found to be improved during repeated heat treatment cycles. An optical image of the top view of the device is shown in the inset of FIG. 7B. The change in mobility of the A-IGZO and AG-IGZO TFTs over the annealing cycle is shown in Figure 7c. Initially without heat treatment, the mobility of A-IGZO and AG-IGZO TFTs was calculated to be 10.5 cm 2 / Vs and 4.5 cm 2 / Vs, respectively. After one cycle of heat treatment, the mobility of the A-IGZO TFT was reduced to 3.0 cm 2 / Vs, while the mobility of AG-IGZO was increased to 6.0 cm 2 / Vs. The mobility values of the A-IGZO TFTs were further reduced during the secondary and tertiary annealing cycles, and decreased to 0.5 cm 2 / Vs after the tertiary annealing cycles. However, the mobility value of the AG-IGZO TFT increased to 7.0 cm 2 / Vs first during the second annealing cycle and then almost maintained this value for further repeated annealing cycles. The decrease in the performance of the TFT without the graphene interlayer after the heat treatment is due to the oxidation of the metal contact (Al 2 O 3 ) in the interface region between the IGZO channel and the Al metal contact. On the other hand, a TFT using graphene as an intermediate layer between the IGZO channel and the Al metal contact can limit the oxidation of Al metal at the interface region, thereby maintaining electrical performance. This effect of limiting the oxidation of Al metal by the graphene interlayer barrier was also seen in the output properties. The gate voltage was changed from 0 V to 20 V with a step size of 2 V, and the output characteristics before and after the heat treatment of the A-IGZO TFT and after the heat treatment of the AG-IGZO TFT are shown in Fig. 7D. It can be clearly seen that the saturated output current level of the A-IGZO TFT is reduced by ~ 4 times after three annealing cycles compared with no heat treatment. However, in the opposite way, the output saturation current level of the AG-IGZO TFT increased after heat treatment, which is much higher than the heat-treated A-IGZO TFT output current level, which means that the graphene interlayer between the IGZO channel region and the Al metal contact is Al. This is because it serves as a perfect barrier to prevent oxidation of the metal to maintain the properties of the metal contact. Oxidation of Al metals on the IGZO surface results in higher contact resistance and prevents carrier movement.
어닐링 후의 A-IGZO TFT에서 IGZO 표면의 Al 금속 접촉의 산화가 존재하는 것을 투과 전자 현미경(transmission electron microscopy; TEM)을 사용하는 마이크로-구조 연구를 조사하여 추가로 확인하였다. 도 8은 그래핀 중간층을 갖거나(a & c) 갖지 않는(b & d) IGZO TFTs의 어닐링 전 및 후의 Al-IGZO 인터페이스 영역의 단면 고해상도 TEM (HR-TEM) 이미지를 나타낸다. 그래핀 중간층을 갖지 않는 TFT의 단면 이미지는 열처리 후에 IGZO-Al 금속 인터페이스에서 산화층이 형성됨을 분명하게 나타낸다 (도 8c). 산화층의 두께는 대략 ~ 8-10 nm로서, 이는 IGZO-Al 금속 인터페이스를 통한 캐리어의 이동을 방해하기에 충분한 두께이다. 고온 어닐링으로 반도체성 IGZO 채널 영역으로부터 Al-금속까지의 산소 원자의 외부-확산에 의해 IGZO 표면에서 Al-금속의 산화가 쉽게 이루어질 수 있다. 배리어층으로서 그래핀을 사용하는 TFT의 단면 이미지에서 어닐링 전 및 후의 IGZO-Al 금속 인터페이스에서의 그래핀층이 명백하게 관찰될 수 있다. 이는 IGZO 채널 및 Al-금속 접촉 사이의 그래핀층이 IGZO-Al 인터페이스에서 IGZO로부터 Al 금속까지의 산소 원자의 외부-확산을 방지하는 완벽한 배리어로서 작용함을 나타낸다. The presence of oxidation of Al metal contacts on the IGZO surface in the A-IGZO TFT after annealing was further confirmed by examining micro-structure studies using transmission electron microscopy (TEM). 8 shows a cross-sectional high resolution TEM (HR-TEM) image of the Al-IGZO interface region before and after annealing of IGZO TFTs with or without graphene interlayers (a & c) (b & d). The cross-sectional image of the TFT without graphene interlayer clearly shows that an oxide layer is formed at the IGZO-Al metal interface after the heat treatment (FIG. 8C). The thickness of the oxide layer is approximately ˜8-10 nm, which is sufficient to prevent carrier movement through the IGZO-Al metal interface. High temperature annealing can easily facilitate oxidation of the Al-metal at the IGZO surface by out-diffusion of oxygen atoms from the semiconducting IGZO channel region to the Al-metal. In the cross-sectional image of the TFT using graphene as the barrier layer, the graphene layer at the IGZO-Al metal interface before and after annealing can be clearly observed. This indicates that the graphene layer between the IGZO channel and the Al-metal contact acts as a perfect barrier to prevent out-diffusion of oxygen atoms from IGZO to Al metal at the IGZO-Al interface.
또한, 어닐링 후의 IGZO 채널로부터 Al 금속까지의 산소 확산 거동 및 IGZO-Al 인터페이스에서의 다양한 요소의 원자 농도의 변화에 따른 이의 효과를 정량하기 위해 에너지 분산 x-선 광전자 분광 분석(energy dispersive x-ray photoelectron spectroscopic analysis; EDS)을 실시하였다. 도 9는 반복된 3 차 어닐링 사이클 후에 그래핀 중간층을 갖지 않거나(a) 갖는(b) TFT의 EDS 스펙트럼의 정량을 나타낸다. 구성 요소 (In, Ga, Zn, Al 및 O) 및 C의 원자 농도를 IGZO-Al 인터페이스를 통해 IGZO 채널 영역으로부터 Al 금속 접촉까지 이동하는 깊이에 대하여 평가하였다. 처음에, 그래핀 중간층이 없는 TFT의 EDS 스펙트럼(도 9a)의 대부분의 기여는 In, Ga, Zn 및 O 원자로부터 온 것인 반면, IGZO 채널 영역 내부 깊은 곳으로부터 스캔하기 시작했기 때문에, Al 원자 농도는 예상했던 바와 같이 무시해도 될 정도인 것임이 발견되었다. 그러나, 본 발명자들이 인터페이스 영역에 접근함에 따라, In, Ga 및 Zn의 원자 농도는 감소하기 시작하였으며 Al 원자의 원자 농도는 증가하였다. 그러나, O의 원자 농도는 인터페이스에 도달하기 전까지 약간 감소하였다. Al 금속을 향한 인터페이스의 일차 경계점으로부터의 추가 이동에서, IGZO (In, Ga 및 Zn)의 구성성분의 기여는, 완전한 인터페이스 영역을 가로지르고 Al 금속 영역 내부 깊이까지 도달하였더라도 감소하였다. O 원자 기여가 우선 적은 규모로 인터페이스의 제 1 경계점으로부터 Al 금속 영역 내부로 증가하기 시작하였으며, 그런 다음 Al 금속 영역 내부 깊은 곳으로 이동하여 감소하기 시작하였다. Al 금속의 원자 농도가 인터페이스 영역 이하로부터 Al 금속 영역 내부 깊은 곳까지 단조적으로(monotonically) 증가하기 시작하였다. 그래핀 중간층을 갖는 IGZO TFT에서 IGZO 구성요소(In, Ga 및 Zn)와 유사한 경향을 나타내는 반면(도 9b), Al 및 O의 원자 농도 거동은 그래핀 중간층을 갖지 않는 IGZO TFT에 비해 IGZO 채널로부터 Al 금속까지의 이동에서 차이가 있었다. O 원자 농도의 기여가 단조적으로 감소하였으며, Al의 원자 농도는 증가하였다. 그러나, 인터페이스 영역에서의 Al 원자 농도의 전체 기여는, 그래핀 중간층을 갖지 않는 IGZO TFT에 비해 그래핀 중간층을 갖는 IGZO TFT에서 훨씬 적은 것으로 발견되었다. 그래핀 중간층을 갖는 IGZO TFT에서의 인터페이스 영역의 Al의 원자 농도에서의 감소는 그래핀 중간층에 의해 IGZO 채널로부터 Al 금속 접촉까지의 산소 원자의 확산을 예방하기 때문이다.
In addition, energy dispersive x-ray spectroscopy to quantify the effect of oxygen diffusion behavior from IGZO channels to Al metals after annealing and their effects on changes in atomic concentrations of various elements at the IGZO-Al interface. photoelectron spectroscopic analysis (EDS) was performed. 9 shows the quantification of the EDS spectrum of a TFT with or without (a) a graphene interlayer after repeated tertiary annealing cycles. The atomic concentrations of constituents (In, Ga, Zn, Al and O) and C were evaluated for the depth moving from the IGZO channel region to the Al metal contact via the IGZO-Al interface. Initially, most of the contribution of the EDS spectrum of the TFT without the graphene interlayer (FIG. 9A) comes from In, Ga, Zn and O atoms, while Al atoms started scanning from deep inside the IGZO channel region. The concentration was found to be negligible as expected. However, as we approached the interface region, the atomic concentrations of In, Ga and Zn began to decrease and the atomic concentrations of Al atoms increased. However, the atomic concentration of O slightly decreased until reaching the interface. In further movement from the primary boundary point of the interface towards Al metal, the contribution of the components of IGZO (In, Ga and Zn) decreased even though it reached the depth inside the Al metal region across the complete interface region. O atomic contributions first began to increase in a small scale into the Al metal region from the first boundary point of the interface, and then moved deep into the Al metal region and began to decrease. The atomic concentration of Al metal began to increase monotonically from below the interface region to deep inside the Al metal region. While IGZO TFTs with graphene interlayers show similar trends with IGZO components (In, Ga, and Zn) (FIG. 9b), atomic concentration behaviors of Al and O are derived from IGZO channels compared to IGZO TFTs without graphene interlayers. There was a difference in the movement to Al metal. The contribution of O atom concentration monotonously decreased, and the atomic concentration of Al increased. However, the overall contribution of Al atomic concentration in the interface region was found to be much less in IGZO TFTs with graphene interlayers compared to IGZO TFTs without graphene interlayers. This is because the reduction in the atomic concentration of Al in the interface region in the IGZO TFT with the graphene interlayer prevents the diffusion of oxygen atoms from the IGZO channel to the Al metal contact by the graphene interlayer.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those of ordinary skill in the art that the foregoing description of the embodiments is for illustrative purposes and that those skilled in the art can easily modify the invention without departing from the spirit or essential characteristics of the present invention. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention .
100, 200, 300 : 기재
110 : 바텀 게이트 전극
120, 250, 320 : 절연막
130, 240, 310 : 채널층
140, 340 : 패시베이션층
150, 230, 330: 그래핀-함유 배리어층
160, 350 : 소스 전극
170, 360 : 드레인 전극
210: 소스 및 드레인 전극
260, 370 : 탑 게이트 전극100, 200, 300: substrate
110: bottom gate electrode
120, 250, 320: insulating film
130, 240, 310: channel layer
140, 340: passivation layer
150, 230, 330: graphene-containing barrier layer
160, 350: source electrode
170, 360: drain electrode
210: source and drain electrodes
260, 370: top gate electrode
Claims (20)
상기 채널층과 상기 소스 전극 및 드레인 전극 사이에 그래핀-함유 배리어층을 포함하는, 박막 트랜지스터.
In a thin film transistor comprising a substrate, a channel layer, a source electrode and a drain electrode,
And a graphene-containing barrier layer between the channel layer and the source and drain electrodes.
상기 채널층은 산화물 반도체를 포함하는 것인, 박막 트랜지스터.
The method of claim 1,
And the channel layer comprises an oxide semiconductor.
상기 산화물 반도체는 InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것인, 박막 트랜지스터.
3. The method of claim 2,
The oxide semiconductor is InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO 4 , ZnInO, ZnSnO, In 2 O 3 , Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2 , SnO 2 , WO 3 , TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 , TiSrO 3 , zinc indium oxide (ZIO), indium gallium oxide (IGO), and their A thin film transistor comprising one selected from the group consisting of combinations.
상기 그래핀-함유 배리어층은 0.4 nm 내지 20 nm의 두께를 가지는 것인, 박막 트랜지스터.
The method of claim 1,
Wherein the graphene-containing barrier layer has a thickness of 0.4 nm to 20 nm.
상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것인, 박막 트랜지스터.
The method of claim 1,
The source electrode and the drain electrode are from the group consisting of Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn and Mg And a selected metal.
상기 그래핀-함유 배리어층이 소스 전극 및 드레인 전극의 금속 산화를 방지하는 것인, 박막 트랜지스터.
The method of claim 1,
Wherein the graphene-containing barrier layer prevents metal oxidation of the source and drain electrodes.
상기 기재;
상기 기재에 형성된 상기 채널층;
상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및
상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극
을 포함하는, 박막 트랜지스터.
The method of claim 1,
The substrate;
The channel layer formed on the substrate;
The graphene-containing barrier layer and the passivation layer formed on the channel layer; And
Source and drain electrodes formed on the graphene-containing barrier layer
And a thin film transistor.
상기 기재;
상기 기재에 형성된 상기 소스 전극 및 상기 드레인 전극;
상기 소스 전극 및 상기 드레인 전극에 형성된 상기 그래핀-함유 배리어층;
상기 그래핀-함유 배리어층에 형성된 상기 채널층;
상기 채널층에 형성된 절연막; 및
상기 절연막에 형성된 탑 게이트 전극
을 포함하는, 박막 트랜지스터.
The method of claim 1,
The substrate;
The source electrode and the drain electrode formed on the substrate;
The graphene-containing barrier layer formed on the source electrode and the drain electrode;
The channel layer formed on the graphene-containing barrier layer;
An insulating film formed on the channel layer; And
Top gate electrode formed on the insulating film
And a thin film transistor.
상기 기재;
상기 기재에 형성된 바텀 게이트 전극;
상기 기재 및 상기 바텀 게이트 전극에 형성된 상기 채널층;
상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및
상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극
을 포함하는, 박막 트랜지스터.
The method of claim 1,
The substrate;
A bottom gate electrode formed on the substrate;
The channel layer formed on the substrate and the bottom gate electrode;
The graphene-containing barrier layer and the passivation layer formed on the channel layer; And
Source and drain electrodes formed on the graphene-containing barrier layer
And a thin film transistor.
상기 기재는 Si를 포함하는 것인, 박막 트랜지스터.
The method of claim 1,
The substrate comprises a thin film transistor.
상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및
상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
Forming a channel layer on the substrate;
Forming a graphene-containing barrier layer on the channel layer; And
Forming a source electrode and a drain electrode on the graphene-containing barrier layer
Wherein the thin film transistor is formed on the substrate.
상기 소스 전극 및 상기 드레인 전극에 그래핀-함유 배리어층을 형성하는 단계;
상기 그래핀-함유 배리어층에 채널층을 형성하는 단계;
상기 채널층에 절연층을 형성하는 단계; 및
상기 절연층에 탑 게이트 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
Forming a source electrode and a drain electrode on the substrate;
Forming a graphene-containing barrier layer on the source electrode and the drain electrode;
Forming a channel layer on the graphene-containing barrier layer;
Forming an insulating layer on the channel layer; And
Forming a top gate electrode on the insulating layer
Wherein the thin film transistor is formed on the substrate.
상기 기재 및 상기 바텀 게이트 전극에 채널층을 형성하는 단계;
상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및
상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
Forming a bottom gate electrode on the substrate;
Forming a channel layer on the substrate and the bottom gate electrode;
Forming a graphene-containing barrier layer on the channel layer; And
Forming a source electrode and a drain electrode on the graphene-containing barrier layer
Wherein the thin film transistor is formed on the substrate.
상기 채널층은 산화물 반도체를 포함하는 것인, 박막 트랜지스터의 제조 방법.
14. The method according to any one of claims 11 to 13,
And the channel layer comprises an oxide semiconductor.
상기 산화물 반도체는 InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것인, 박막 트랜지스터 트랜지스터의 제조 방법.
15. The method of claim 14,
The oxide semiconductor is InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO 4 , ZnInO, ZnSnO, In 2 O 3 , Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2 , SnO 2 , WO 3 , TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 , TiSrO 3 , zinc indium oxide (ZIO), indium gallium oxide (IGO), and their A method for manufacturing a thin film transistor transistor, comprising one selected from the group consisting of combinations.
상기 그래핀-함유 배리어층은 0.4 nm 내지 20 nm의 두께를 가지는 것인, 박막 트랜지스터의 제조 방법.
14. The method according to any one of claims 11 to 13,
Wherein the graphene-containing barrier layer has a thickness of 0.4 nm to 20 nm.
상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것인, 박막 트랜지스터의 제조 방법.
14. The method according to any one of claims 11 to 13,
The source electrode and the drain electrode are from the group consisting of Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn and Mg And a selected metal.
상기 기재에 형성된 상기 채널층에 패시베이션층을 형성하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.
The method of claim 11,
And forming a passivation layer on the channel layer formed on the substrate.
상기 기재에 형성된 상기 채널층을 고온에서 어닐링하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.
14. The method according to any one of claims 11 to 13,
And annealing the channel layer formed on the substrate at a high temperature.
상기 소스 전극 및 드레인 전극 및 상기 채널층 상의 상기 그래핀-함유 배리어층의 일부를 에칭하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.14. The method according to any one of claims 11 to 13,
Etching the portion of the graphene-containing barrier layer on the source and drain electrodes and the channel layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120053411A KR101346612B1 (en) | 2012-05-21 | 2012-05-21 | Thin film transistor and producing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120053411A KR101346612B1 (en) | 2012-05-21 | 2012-05-21 | Thin film transistor and producing method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130129506A KR20130129506A (en) | 2013-11-29 |
| KR101346612B1 true KR101346612B1 (en) | 2014-01-03 |
Family
ID=49856078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120053411A KR101346612B1 (en) | 2012-05-21 | 2012-05-21 | Thin film transistor and producing method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101346612B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102371295B1 (en) | 2015-02-16 | 2022-03-07 | 삼성전자주식회사 | Layer structure comprising diffusion barrier layer and method of manufacturing the same |
| CN110164965A (en) * | 2019-04-22 | 2019-08-23 | 中国科学院微电子研究所 | A kind of semiconductor devices and preparation method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070096086A (en) * | 2005-12-09 | 2007-10-02 | 삼성에스디아이 주식회사 | Organic thin film transistor and method of manufacturing the same, flat display apparatus comprising the same |
| JP2010205923A (en) | 2009-03-03 | 2010-09-16 | Fujifilm Corp | Method of manufacturing field effect transistor |
| KR20110066370A (en) * | 2009-12-11 | 2011-06-17 | 한국전자통신연구원 | Oxide thin film transistor and method for manufacturing the same |
| JP2011168473A (en) | 2010-01-21 | 2011-09-01 | Hitachi Ltd | Substrate having graphene film grown thereon and electro-optical integrated circuit device using the same |
-
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- 2012-05-21 KR KR1020120053411A patent/KR101346612B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070096086A (en) * | 2005-12-09 | 2007-10-02 | 삼성에스디아이 주식회사 | Organic thin film transistor and method of manufacturing the same, flat display apparatus comprising the same |
| JP2010205923A (en) | 2009-03-03 | 2010-09-16 | Fujifilm Corp | Method of manufacturing field effect transistor |
| KR20110066370A (en) * | 2009-12-11 | 2011-06-17 | 한국전자통신연구원 | Oxide thin film transistor and method for manufacturing the same |
| JP2011168473A (en) | 2010-01-21 | 2011-09-01 | Hitachi Ltd | Substrate having graphene film grown thereon and electro-optical integrated circuit device using the same |
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|---|---|
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