KR101332078B1

KR101332078B1 - Device for power on reset

Info

Publication number: KR101332078B1
Application number: KR1020110141458A
Authority: KR
Inventors: 김경욱
Original assignee: 삼성전기주식회사
Priority date: 2011-12-23
Filing date: 2011-12-23
Publication date: 2013-11-22
Also published as: KR20130073552A

Abstract

본 발명은 전원리셋장치에 관한 것으로, 전원인가가 개시되면 시스템 온 칩을 리셋하기 위한 리셋신호를 발생하는 것에 있어서, 전원전압을 감지하여 POR신호를 생성하는 전원 감지부; 일정한 주기의 클럭신호를 생성하는 클럭신호 생성부; 상기 전원 감지부 및 상기 클럭신호 생성부와 연결되는 리셋 제어부; 및 상기 전원 감지부 및 리셋 제어부에 연결되어 제1 신호를 생성하는 카운터;를 포함하며, 상기 리셋 제어부는, 상기 POR신호, 상기 클럭신호 및 상기 제1 신호를 이용해서 개시신호를 생성하여 상기 카운터에 제공하는 개시신호 생성부; 및 상기 POR신호 및 상기 제1 신호를 이용해서 상기 리셋신호를 생성하여 출력하는 리셋신호 생성부;를 포함할 수 있다.The present invention relates to a power reset device, comprising: generating a reset signal for resetting a system-on-chip when a power supply is started, comprising: a power detector for generating a POR signal by sensing a power voltage; A clock signal generator for generating a clock signal of a predetermined period; A reset controller connected to the power detector and the clock signal generator; And a counter connected to the power detector and the reset controller to generate a first signal, wherein the reset controller generates a start signal using the POR signal, the clock signal, and the first signal. A start signal generator provided in the; And a reset signal generator configured to generate and output the reset signal by using the POR signal and the first signal.

Description

Power reset device {DEVICE FOR POWER ON RESET}

본 발명은 전원리셋장치에 관한 것으로, 더욱 상세하게는, 각종 시스템 반도체에 전원이 인가되기 시작할 때 시스템의 로직회로 등을 초기화하고 안정적인 작동이 가능하도록 리셋신호를 제공하는 전원리셋장치에 관련된다.
The present invention relates to a power reset device, and more particularly, to a power reset device for initializing a logic circuit and the like of a system when power is applied to various system semiconductors and providing a reset signal to enable stable operation.

최근들어 전자기기의 소형화 추세에 따라 시스템 온 칩(System On Chip ; SOC)이 널리 사용되고 있다.Recently, according to the trend of miniaturization of electronic devices, System On Chip (SOC) has been widely used.

여기서, 시스템 온 칩은 연산, 기억, 데이터 전환 소자 등 주요 반도체 자가 구현된 칩을 의미한다. 예컨데, 컴퓨터의 중앙처리장치(CPU), 각종 모바일 장치에 널리 사용되고 있는 마이크로컨트롤러(MCU), 디지털신호처리칩(DSP) 등을 하나의 반도체 다이에 통합함으로써 칩 자체가 하나의 시스템이 되도록 하는 것이다.Here, the system on chip refers to a chip in which main semiconductors such as arithmetic, memory, and data conversion elements are implemented. For example, by integrating a computer central processing unit (CPU), a microcontroller (MCU), a digital signal processing chip (DSP), and the like, which are widely used in various mobile devices, the chip itself becomes a system. .

한편, 마이크로컨트롤러나 디지털신호처리칩 등의 내부에는 로직회로가 포함되어 있는데, 이러한 로직회로들은 전원이 인가되기 시작할 때 초기화 됨으로써 추후 정상적인 동작을 수행할 수 있으며, 이러한 초기화를 위한 리셋신호를 일정한 시간 동안 시스템에 인가하기 위하여 전원리셋(Power On Reset ; POR) 장치가 널리 사용되고 있다.On the other hand, a logic circuit is included in a microcontroller or a digital signal processing chip, and these logic circuits are initialized when power is started to perform a normal operation later. Power On Reset (POR) devices are widely used to apply to the system.

그런데, 종래의 전원리셋장치들은 시스템 온 칩을 제조하는 반도체 공정에서 캐패시터와 저항 등으로 구현되는 시정수를 이용하여 리셋 타이밍을 결정하고 있었는데, 반도체 공정의 산포에 따라 캐패시터나 저항 값 등에 미세한 오차가 발생할 수 있으며, 이에 따라 리셋 타이밍의 오차가 발생하여 시스템의 불안정성을 유발한다는 문제가 있었다.
However, in the conventional power reset apparatuses, the reset timing is determined using a time constant implemented by a capacitor and a resistor in a semiconductor process of manufacturing a system on a chip. As a result, an error in reset timing may occur, causing system instability.

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은 클럭 신호를 이용하여 리셋 신호를 생성함으로써 정밀한 리셋 타이밍 설정이 가능한 전원리셋장치를 제공하는 것을 목적으로 한다.
The present invention devised to solve the above problems is an object of the present invention to provide a power reset device capable of setting a precise reset timing by generating a reset signal using a clock signal.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전원리셋장치는, 전원인가가 개시되면 시스템 온 칩을 리셋하기 위한 리셋신호를 발생하는 것에 있어서, 전원전압을 감지하여 POR신호를 생성하는 전원 감지부; 일정한 주기의 클럭신호를 생성하는 클럭신호 생성부; 상기 전원 감지부 및 상기 클럭신호 생성부와 연결되는 리셋 제어부; 및 상기 전원 감지부 및 리셋 제어부에 연결되어 제1 신호를 생성하는 카운터;를 포함하며, 상기 리셋 제어부는, 상기 POR신호, 상기 클럭신호 및 상기 제1 신호를 이용해서 개시신호를 생성하여 상기 카운터에 제공하는 개시신호 생성부; 및 상기 POR신호 및 상기 제1 신호를 이용해서 상기 리셋신호를 생성하여 출력하는 리셋신호 생성부;를 포함할 수 있다.The power reset device according to an embodiment of the present invention, which is designed to achieve the above object, generates a reset signal for resetting a system on chip when power is applied, and detects a power supply voltage to detect a POR signal. A power detection unit generating a; A clock signal generator for generating a clock signal of a predetermined period; A reset controller connected to the power detector and the clock signal generator; And a counter connected to the power detector and the reset controller to generate a first signal, wherein the reset controller generates a start signal using the POR signal, the clock signal, and the first signal. A start signal generator provided in the; And a reset signal generator configured to generate and output the reset signal by using the POR signal and the first signal.

이때, 상기 개시신호는 일부 구간에서 상기 클럭신호의 주기와 동일한 주기를 갖도록 생성될 수 있다.In this case, the start signal may be generated to have the same period as that of the clock signal in some periods.

또한, 상기 카운터는, 상기 POR신호가 Low가 되는 순간부터 상기 제1 신호가 High를 유지하며, 상기 개시신호의 주기의 정수배 만큼의 시간이 경과된 후 상기 제1 신호가 Low가 되도록 제1 신호를 생성하는 것일 수 있다.The counter may further include a first signal such that the first signal remains high from the moment when the POR signal becomes low, and the first signal becomes low after a time elapsed by an integer multiple of the period of the start signal. It may be to generate.

또한, 상기 카운터는 N(N은 양수)개의 플립플럽을 포함하며, 상기 제1 신호가 High 신호를 유지하는 시간은 상기 클럭신호의 주기의 N배가 되도록 할 수 있다.The counter may include N flip flops (N is a positive number), and the time for which the first signal maintains the high signal may be N times the period of the clock signal.

또한, 상기 개시신호 생성부는, 상기 클럭신호, 상기 POR신호가 반전된 신호 및 상기 제1 신호가 모두 High인 경우에만 상기 개시신호가 High가 되도록 하는 것일 수 있다.The start signal generator may be configured to make the start signal high only when the clock signal, the POR signal is inverted, and the first signal are all high.

이때, 상기 개시신호 생성부는, 상기 클럭신호를 인가받는 제1 단자, 상기 POR신호를 반전하여 인가받는 제2 단자. 상기 제1 신호를 인가받는 제3 단자 및 상기 개시신호를 출력하는 출력단자를 포함하는 앤드(AND)게이트를 포함할 수 있다.In this case, the start signal generator, the first terminal to receive the clock signal, the second terminal to receive the inverted POR signal. And an AND gate including a third terminal receiving the first signal and an output terminal outputting the start signal.

또한, 상기 리셋신호 생성부는, 상기 POR신호 또는 상기 제1 신호 중 어느 한 신호가 High인 경우 상기 리셋 신호가 High가 되게 하고, 상기 POR신호 및 상기 제1 신호가 모두 Low인 경우 상기 리셋 신호가 Low가 되도록 상기 리셋신호를 생성하는 것일 수 있다.The reset signal generator may be configured to set the reset signal to high when either the POR signal or the first signal is high, and to reset the reset signal when both the POR signal and the first signal are low. The reset signal may be generated to be low.

이때, 상기 리셋신호 생성부는, 상기 POR신호를 인가받는 제1 단자. 상기 제1 신호를 인가받는 제2 단자 및 상기 리셋신호를 출력하는 출력단자를 포함하는 오알(OR)게이트를 포함할 수 있다.
In this case, the reset signal generator, the first terminal to receive the POR signal. It may include an OR gate including a second terminal receiving the first signal and an output terminal for outputting the reset signal.

본 발명의 일실시예에 따른 전원리셋장치는, 전원인가가 개시되면 시스템 온 칩을 리셋하기 위한 리셋신호를 발생하는 것에 있어서, 전원전압을 감지하여 POR신호를 생성하는 전원 감지부; 일정한 주기의 클럭신호를 생성하는 클럭신호 생성부; 상기 전원 감지부 및 상기 클럭신호 생성부와 연결되는 리셋 제어부; 및 N(N은 양수)개의 플립플럽을 포함하고, 상기 전원 감지부 및 리셋 제어부에 연결되어, 상기 클럭신호의 주기의 N배에 해당하는 시간동안 High를 유지하다가 Low로 전환되는 제1 신호를 생성하는 카운터;를 포함하며, 상기 리셋 제어부는, 상기 클럭신호, 상기 POR신호가 반전된 신호 및 상기 제1 신호가 모두 High인 경우에만 High가 되는 개시신호를 생성하여 상기 카운터에 제공하는 개시신호 생성부; 및 상기 POR신호 또는 상기 제1 신호 중 어느 한 신호가 High인 경우에 High가 되고, 상기 POR신호 및 상기 제1 신호가 모두 Low인 경우에 Low가 되는 리셋신호를 생성하여 출력하는 리셋신호 생성부;를 포함할 수 있다.According to an embodiment of the present invention, a power reset apparatus may include: a power detection unit configured to generate a POR signal by sensing a power supply voltage in generating a reset signal for resetting a system on chip when power supply is started; A clock signal generator for generating a clock signal of a predetermined period; A reset controller connected to the power detector and the clock signal generator; And N (N is a positive number) flip-flops, connected to the power sensing unit and the reset control unit, to maintain a high signal for a time corresponding to N times the period of the clock signal, and to change the first signal to a low level. And a counter for generating the start signal, wherein the reset controller generates a start signal that becomes high only when the clock signal, the POR signal is inverted, and the first signal are all high, and provides the start signal to the counter. Generation unit; And a reset signal generator for generating and outputting a reset signal that is high when either the POR signal or the first signal is High and becomes low when both the POR signal and the first signal are Low. It can include;

또한, 상기 리셋신호 생성부는, 상기 POR신호를 인가받는 제1 단자. 상기 제1 신호를 인가받는 제2 단자 및 상기 리셋신호를 출력하는 출력단자를 포함하는 오알(OR)게이트를 포함할 수 있다.
The reset signal generator may be configured to receive the POR signal. It may include an OR gate including a second terminal receiving the first signal and an output terminal for outputting the reset signal.

상기와 같이 구성된 본 발명의 일실시예에 따른 전원리셋장치는, 클럭신호를 이용하여 리셋시간을 설정할 수 있으므로 종래의 방식에 따른 리셋 시간의 오차발생문제를 해결할 수 있다는 유용한 효과를 제공한다.
The power reset device according to the embodiment of the present invention configured as described above provides a useful effect of solving a problem of occurrence of the reset time according to the conventional method since the reset time may be set using a clock signal.

도 1은 본 발명의 일실시예에 따른 전원리셋장치를 개략적으로 예시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 카운터를 개략적으로 예시한 도면이다.
도 3은 본 발명의 일실시예에 따른 개시신호 생성부를 개략적으로 예시한 도면이다.
도 4는 본 발명의 일실시예에 따른 리셋신호 생성부를 개략적으로 예시한 회로도이다.
도 5는 본 발명의 일실시예에 따른 전원리셋장치의 타이밍도이다.1 is a block diagram schematically illustrating a power reset device according to an embodiment of the present invention.
2 is a diagram schematically illustrating a counter according to an embodiment of the present invention.
3 is a diagram schematically illustrating a start signal generator according to an embodiment of the present invention.
4 is a circuit diagram schematically illustrating a reset signal generator according to an embodiment of the present invention.
5 is a timing diagram of a power reset apparatus according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention and the techniques for achieving them will be apparent from the following detailed description taken in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The present embodiments are provided so that the disclosure of the present invention is not only limited thereto, but also may enable others skilled in the art to fully understand the scope of the invention. Like reference numerals refer to like elements throughout the specification.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
The terms used herein are intended to illustrate the embodiments and are not intended to limit the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is to be understood that the terms 'comprise', and / or 'comprising' as used herein may be used to refer to the presence or absence of one or more other components, steps, operations, and / Or additions.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
Hereinafter, the configuration and operation effects of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 전원리셋장치(100)를 개략적으로 예시한 블럭도이다.1 is a block diagram schematically illustrating a power reset device 100 according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일실시예에 따른 전원리셋장치(100)는 전원 감지부(110), 클럭신호 생성부(120), 리셋 제어부(130) 및 카운터(140)를 포함할 수 있다.Referring to FIG. 1, the power reset apparatus 100 according to an embodiment of the present invention may include a power detector 110, a clock signal generator 120, a reset controller 130, and a counter 140. have.

전원 감지부(110)는 인가된 전원전압을 감지하여 POR신호(POR)를 생성하는 기능을 수행한다. 이때, 전원 감지부(110)는 전원전압이 상승하는 것을 모니터링하여, 전원전압이 시스템의 리셋을 개시하기에 적절한 소정의 기준전압에 도달하면 POR신호(POR)가 Low가 되도록 할 수 있다.The power detector 110 detects an applied power voltage and generates a POR signal POR. At this time, the power detection unit 110 may monitor the power supply voltage to increase, so that the POR signal POR becomes low when the power supply voltage reaches a predetermined reference voltage suitable for initiating a system reset.

다음으로, 클럭신호 생성부(120)는 오실레이터(Oscillator) 등으로 구현될 수 있으며, 정밀한 클럭신호(CLK)를 생성하여 리셋시간 설정에 반영되도록 함으로써, 종래의 소자특성에 따른 시정수에 의하여 결정되던 방식에 비하여 정밀하고 안정적인 리셋이 가능할 수 있는 것이다.Next, the clock signal generator 120 may be implemented as an oscillator or the like, and by generating a precise clock signal CLK to be reflected in the reset time setting, the clock signal generator 120 may be determined by a time constant according to a conventional device characteristic. Compared to the conventional method, a precise and stable reset may be possible.

한편, 클럭신호 생성부(120)의 구동을 위한 전원으로써 전술한 전원 감지부(110)에서 생성되는 POR신호(POR)를 적용할 수도 있다.
Meanwhile, the POR signal POR generated by the power detector 110 may be applied as a power source for driving the clock signal generator 120.

다음으로, 리셋 제어부(130)는 전원 감지부(110), 클럭신호 생성부(120) 및 카운터(140)와 연결되며, 리셋신호(Sys_Reset)를 생성하여 시스템에 제공하는 기능을 수행할 수 있다. 이때, 리셋 제어부(130)는 개시신호 생성부(131) 및 리셋신호 생성부(135)를 포함할 수 있다.
Next, the reset controller 130 may be connected to the power detector 110, the clock signal generator 120, and the counter 140, and may generate a reset signal Sys_Reset to provide a system. . In this case, the reset controller 130 may include a start signal generator 131 and a reset signal generator 135.

다음으로, 카운터(140)는 전원 감지부(110), 리셋 제어부(130)와 연결되어 리셋시간을 결정하는 기능을 수행할 수 있다.
Next, the counter 140 may be connected to the power detector 110 and the reset controller 130 to determine a reset time.

도 2는 본 발명의 일실시예에 따른 카운터(140)를 개략적으로 예시한 도면이다.2 is a diagram schematically illustrating a counter 140 according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 전원리셋장치(100)에 구비되는 카운터(140)는 N개의 플립플럽이 연속적으로 연결되어 이루어질 수 있다.2, the counter 140 provided in the power reset device 100 according to an embodiment of the present invention may be formed by N flip flops connected in series.

이때, 제1 플립플럽(141-1)의 제2 입력단(2I)에는 개시신호 생성부(131)로부터 전달되는 개시신호(STR_CLK)가 인가될 수 있다.In this case, a start signal STR_CLK transmitted from the start signal generator 131 may be applied to the second input terminal 2I of the first flip flop 141-1.

또한, 제1 플립플럽(141-1)의 출력단(Out)에서 출력되는 신호는 제2 플립플럽(141-2)의 제2 입력단(2I)에 인가되고, 이와 동시에, 인버터에 의하여 반전되어 제1 플립플럽(141-1)의 제1 입력단(1I)으로 인가된다.In addition, the signal output from the output terminal (Out) of the first flip flop (141-1) is applied to the second input terminal (2I) of the second flip flop (141-2), and at the same time, the inverted by the inverter 1 is applied to the first input terminal 1I of the flip flop 141-1.

또한, 제1 플립플럽(141-1) 내지 제N 플립플럽(141-N)의 전원단(P)에는 POR신호(POR)가 반전되어 인가된다.In addition, the POR signal POR is inverted and applied to the power supply terminal P of the first flip flop 141-1 to the N-th flip flop 141 -N.

따라서, POR신호(POR)가 Low가 되는 시점에 제1 플립플럽(141-1) 내지 제N 플립플럽(141-N)은 High 상태로 초기화가 된다.Therefore, when the POR signal POR becomes low, the first flip flop 141-1 to the N-th flip flop 141-N are initialized to a high state.

또한, 클럭신호(CLK)가 반영된 개시신호(STR_CLK)가 제1 플립플럽(141-1)의 제2 입력단(2I)에 인가됨에 따라 제1 플립플럽(141-1)부터 제N 플립플럽(141-N)까지 순차적으로 Low가 되면서, 제N 플립플럽(141-N)까지 Low가 되면 제1 신호(STOP) 역시 Low가 된다.In addition, as the start signal STR_CLK reflecting the clock signal CLK is applied to the second input terminal 2I of the first flip flop 141-1, the first flip flop 141-1 to the N th flip flop ( While going low until 141-N, the first signal STOP also goes low when the N flip-flop 141-N goes low.

이에 따라, POR신호(POR)가 Low가 되는 순간부터 제1 신호(STOP)가 High를 유지하며, 클럭신호(CLK) 주기의 N배 만큼의 시간이 경과된 후 제1 신호(STOP)가 Low가 되도록 할 수 있다.Accordingly, the first signal STOP remains high from the moment when the POR signal POR becomes low, and the first signal STOP goes low after N times the clock signal CLK period has elapsed. Can be

또한, 카운터(140)에서 생성되는 제1 신호(STOP)는 클럭신호(CLK)의 주기에 따라 결정되므로 종래보다 정밀한 리셋시간 제어가 가능하게 되는 것이다.In addition, since the first signal STOP generated by the counter 140 is determined according to the cycle of the clock signal CLK, more precise reset time control is possible.

또한, 클럭신호(CLK)의 주기 및 카운터(140)에 포함되는 플립플럽의 갯수를 조절함에 따라 시스템 별로 최적화된 리셋시간을 적용할 수 있다.
In addition, the reset time optimized for each system may be applied by adjusting the period of the clock signal CLK and the number of flip flops included in the counter 140.

도 3은 본 발명의 일실시예에 따른 개시신호 생성부(131)를 개략적으로 예시한 도면이다.3 is a diagram schematically illustrating a start signal generator 131 according to an embodiment of the present invention.

도 3을 참조하면, 개시신호 생성부(131)는 POR신호(POR), 클럭신호(CLK) 및 제1 신호(STOP)를 이용해서 개시신호(STR_CLK)를 생성하여 카운터(140)에 제공하는 기능을 수행한다.Referring to FIG. 3, the start signal generator 131 generates the start signal STR_CLK using the POR signal POR, the clock signal CLK, and the first signal STOP to provide the counter 140 to the counter 140. Perform the function.

이때, 클럭신호(CLK), POR신호(POR)가 반전된 신호 및 제1 신호(STOP)가 모두 High인 경우에만 상기 개시신호(STR_CLK)가 High가 되도록 할 수 있다.In this case, the start signal STR_CLK may be made high only when the clock signal CLK, the signal in which the POR signal POR is inverted, and the first signal STOP are both high.

이를 위하여, 개시신호 생성부(131) 앤드게이트(132)로 구현될 수 있으며, 이때, 앤드게이트(132)의 제1 단자(1T)에는 클럭신호(CLK)가 인가되고, 제2 단자(2T)에는 POR신호(POR)가 반전되어 입력되고, 제3 단자(3T)에는 제1 신호(STOP)가 인가되도록 할 수 있다.To this end, the start signal generating unit 131 and the gate 132 may be implemented. In this case, the clock signal CLK is applied to the first terminal 1T of the AND gate 132, and the second terminal 2T is provided. In this case, the POR signal POR may be inverted and input, and the first signal STOP may be applied to the third terminal 3T.

이에 따라, 앤드게이트(132)의 출력단자를 통해 출력되는 개시신호(STR_CLK)는 일부 구간에서 클럭신호(CLK)의 주기와 동일한 주기를 같는 구형파 형태로 생성될 수 있다.Accordingly, the start signal STR_CLK output through the output terminal of the AND gate 132 may be generated in the form of a square wave having the same period as that of the clock signal CLK in some periods.

이렇게 생성된 개시신호(STR_CLK)는 카운터(140)에 제공되어 제1 신호(STOP)의 생성과정에 반영될 수 있다.
The generated start signal STR_CLK may be provided to the counter 140 to be reflected in the process of generating the first signal STOP.

도 4는 본 발명의 일실시예에 따른 리셋신호 생성부(135)를 개략적으로 예시한 회로도이다.4 is a circuit diagram schematically illustrating a reset signal generator 135 according to an embodiment of the present invention.

도 4를 참조하면, 리셋신호 생성부(135)는 시스템에 인가되어 시스템의 리셋 개시 및 종료를 제어하는 리셋신호(Sys_Reset)를 생성하는 기능을 수행한다.Referring to FIG. 4, the reset signal generator 135 is applied to the system to generate a reset signal Sys_Reset for controlling the reset start and end of the system.

이때, 리셋신호 생성부(135)는 POR신호(POR) 또는 제1 신호(STOP) 중 어느 한 신호가 High인 경우 상기 리셋 신호가 High가 되게 하고, POR신호(POR) 및 제1 신호(STOP)가 모두 Low인 경우 리셋 신호가 Low가 되도록 하여 리셋신호(Sys_Reset)를 생성할 수 있다.At this time, the reset signal generator 135 causes the reset signal to be high when any one of the POR signal POR and the first signal STOP is high, and the POR signal POR and the first signal STOP. If all) are Low, reset signal is set to Low to generate reset signal (Sys_Reset).

이를 위하여, 리셋신호 생성부(135)는 오알(OR)게이트(136)로 구현될 수 있으며, 이때, 오알게이트(136)의 제1 단자(1T)에는 POR신호(POR)가 인가되고, 제2 단자(2T)에는 제1 신호(STOP)가 인가될 수 있으며, 출력단자로는 리셋신호(Sys_Reset)가 출력될 수 있다.To this end, the reset signal generator 135 may be implemented as an OR gate 136. In this case, the POR signal POR is applied to the first terminal 1T of the OR gate 136. The first signal STOP may be applied to the two terminals 2T, and the reset signal Sys_Reset may be output to the output terminal.

한편, 도시되지는 않았지만, POR신호(POR) 및 제1 신호(STOP)를 인가받는 노알(NOR)게이트와 신호를 반전하는 인버터를 연결하여 리셋신호 생성부(135)를 구현할 수도 있다.
Although not shown, the reset signal generator 135 may be implemented by connecting a POR signal POR and a NOR gate to which the first signal STOP is applied and an inverter that inverts the signal.

도 5는 본 발명의 일실시예에 따른 전원리셋장치(100)의 타이밍도이다.5 is a timing diagram of a power reset device 100 according to an embodiment of the present invention.

도 5를 참조하면, 전원 감지부(110)에서 출력되는 POR신호(POR)가 Low로 떨어지는 순간부터 리셋이 개시된다.Referring to FIG. 5, the reset is started from the moment when the POR signal POR output from the power detector 110 falls low.

구체적으로 살펴보면, 전원 감지부(110)에서 생성된 POR신호(POR)가 Low가 되면 카운터(140)의 플립플럽들이 모두 High로 초기화되며, Low와 High를 반복하는 개시신호(STR_CLK)가 카운터(140)에 반영되면 제1 플립플럽(141-1)부터 Low로 변경되어기 시작하여 제N 플립플럽(141-N)이 Low가 될때까지 High로 유지되는 제1 신호(STOP)를 생성한다.In detail, when the POR signal POR generated by the power detector 110 becomes Low, the flip-flops of the counter 140 are all initialized to High, and the start signal STR_CLK, which repeats Low and High, becomes a counter ( When reflected to 140, the first flip flop 141-1 starts to change to low to generate a first signal STOP that is kept high until the N-th flip flop 141 -N becomes low.

제1 신호(STOP)는 리셋신호 생성부(135)에 의하여 POR신호(POR)와 조합됨으로써 리셋신호(Sys_Reset)를 생성하는데, 전술한 바와 같이, 리셋신호 생성부(135)가 오알게이트(136)로 구현된 경우 POR신호(POR) 또는 제1 신호(STOP) 가운데 어느 한 신호라도 High인 경우 High인 리셋신호(Sys_Reset)가 출력되므로 시스템의 리셋이 진행된다.The first signal STOP is combined with the POR signal POR by the reset signal generator 135 to generate a reset signal Sys_Reset. As described above, the reset signal generator 135 is the false gate 136. In this case, if any one of the POR signal POR or the first signal STOP is high, the reset signal Sys_Reset, which is High, is outputted, thereby performing a system reset.

한편, 카운터(140)에서 미리 설정된 시간이 모두 경과되면 제1 신호(STOP)가 Low가 되는데, POR신호(POR)는 리셋 개시 시점부터 이미 Low상태로 유지되고 있으므로, 제1 신호(STOP)가 Low가 되면 리셋신호(Sys_Reset)도 Low가 되면서 리셋이 종료되는 것이다.
On the other hand, when all the preset time in the counter 140 has elapsed, the first signal STOP becomes Low. Since the POR signal POR has already been kept low since the start of reset, the first signal STOP When it is low, the reset signal (Sys_Reset) is also low, and the reset is completed.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
The foregoing detailed description is illustrative of the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications, and environments. That is, it is possible to make changes or modifications within the scope of the concept of the invention disclosed in this specification, the disclosure and the equivalents of the disclosure and / or the scope of the art or knowledge of the present invention. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.

100 : 전원리셋장치
110 : 전원 감지부
120 : 클럭신호 생성부
130 : 리셋 제어부
131 : 개시신호 생성부
132 : 앤드게이트
135 : 리셋신호 생성부
136 : 오알게이트
140 : 카운터
141-N : 제N 플립플럽
POR : POR신호
CLK : 클럭신호
STR_CLK : 개시신호
Sys_Reset : 리셋신호
STOP : 제1 신호
1T, 2T, 3T : 제1 단자, 제2 단자, 제3 단자100: power reset device
110: power detector
120: clock signal generation unit
130: reset control unit
131: start signal generation unit
132: Andgate
135: reset signal generator
136: Oalgate
140: counter
141-N: N-th flip flop
POR: POR signal
CLK: Clock Signal
STR_CLK: Start signal
Sys_Reset: Reset signal
STOP: first signal
1T, 2T, 3T: first terminal, second terminal, third terminal

Claims

In the power reset device for generating a reset signal for resetting the system on chip when the power supply is started,
A power detector configured to generate a POR signal by sensing a power voltage;
A clock signal generator for generating a clock signal of a predetermined period;
A reset controller connected to the power detector and the clock signal generator; And
A counter connected to the power detector and the reset controller to generate a first signal;
Including;
The reset control unit,
A start signal generator for generating a start signal using the POR signal, the clock signal, and the first signal and providing the start signal to the counter; And
A reset signal generator configured to generate and output the reset signal by using the POR signal and the first signal;
Containing
Power reset device.

The method of claim 1,
The start signal has a period equal to a period of the clock signal in some intervals.
Power reset device.

3. The method of claim 2,
The above-
The first signal is maintained at a high level from the moment when the POR signal becomes Low, and generates a first signal such that the first signal becomes Low after a lapse of an integer multiple of the period of the start signal.
Power reset device.

The method of claim 3,
The counter includes N flip flops (N is positive),
The time at which the first signal maintains the high signal is N times the period of the clock signal.
Power reset device.

The method of claim 1,
The start signal generator,
The start signal becomes high only when the clock signal, the POR signal is inverted, and the first signal are all high.
Power reset device.

The method of claim 5,
The start signal generator,
A first terminal receiving the clock signal;
A second terminal inverted and applied to the POR signal;
A third terminal receiving the first signal;
An output terminal for outputting the start signal
And including an AND gate including
Power reset device.

The method of claim 1,
The reset signal generator,
If any one of the POR signal or the first signal is High, the reset signal is set to High,
When the POR signal and the first signal are both low so that the reset signal is low
Generating the reset signal
Power reset device.

The method of claim 7, wherein
The reset signal generator,
A first terminal receiving the POR signal;
A second terminal receiving the first signal;
An output terminal for outputting the reset signal
Contains an oal (OR) gate including
Power reset device.

In the power reset device for generating a reset signal for resetting the system on chip when the power supply is started,
A power detector configured to generate a POR signal by sensing a power voltage;
A clock signal generator for generating a clock signal of a predetermined period;
A reset controller connected to the power detector and the clock signal generator; And
N (N is a positive number) includes a flip-flop, and is connected to the power detection unit and the reset control unit, and generates a first signal that is kept high for a time corresponding to N times the period of the clock signal, and then switched to Low A counter;
Including;
The reset control unit,
A start signal generator configured to generate a start signal that becomes high only when the clock signal, the POR signal is inverted, and the first signal are all high and provide the counter signal to the counter; And
A reset signal generation unit configured to generate a high output signal when the POR signal or the first signal is high and to generate a low reset signal when both the POR signal and the first signal are low;
Containing
Power reset device.

10. The method of claim 9,
The start signal generator,
A first terminal receiving the clock signal;
A second terminal inverted and applied to the POR signal;
A third terminal receiving the first signal;
An output terminal for outputting the start signal
And including an AND gate including
Power reset device.

10. The method of claim 9,
The reset signal generator,
A first terminal receiving the POR signal;
A second terminal receiving the first signal;
An output terminal for outputting the reset signal
Contains an oal (OR) gate including
Power reset device.