KR101329995B1 - Memory device - Google Patents

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Abstract

본 발명의 실시예에 따른 메모리 장치는 제1 접지전압 라인; 및 상기 제1 접지전압 라인과 동일한 레이어에 위치하는 내부 라인과 오버랩되고, 상기 내부 라인과 유전물질의 제1 레이어를 사이에 두고 이격하여 위치하는 제2 접지전압 레이어를 구비하여, 상기 내부 라인 및 상기 제2 접지전압 레이어 사이의 커패시턴스가 형성된다. In an embodiment, a memory device may include a first ground voltage line; And a second ground voltage layer overlapping an inner line positioned on the same layer as the first ground voltage line and spaced apart from each other with the first layer of dielectric material interposed therebetween. Capacitance between the second ground voltage layer is formed.

Figure R1020120046803
Figure R1020120046803

Description

메모리 장치 {Memory device}[0001]

본 발명은 메모리 장치에 관한 것으로, 특히 고집적화에 따른 불량을 방지할 수 있는 메모리 장치에 관한 것이다.The present invention relates to a memory device, and more particularly, to a memory device capable of preventing a defect due to high integration.

메모리 장치는 고집적화의 요구에 따라 스케일링 다운(scaling down)되어 메모리 셀 노드의 스토리지 커패시턴스(storage capacitance, 혹은 전하량)가 감소되고 있다. 이에 따라 메모리 셀에 저장된 데이터의 값이 바뀔 수 있다. 나아가, 메모리 셀의 물리적인 구조가 파괴되는 문제가 발생할 수도 있다. Memory devices are scaled down in accordance with the demand for high integration, thereby reducing storage capacitance (or amount of charge) of memory cell nodes. Accordingly, the value of the data stored in the memory cell may change. Furthermore, a problem may occur in which the physical structure of the memory cell is destroyed.

본 발명이 이루고자 하는 기술적 과제는 고집적화에 따른 불량을 방지할 수 있는 메모리 장치를 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a memory device capable of preventing a defect due to high integration.

본 발명의 실시예에 따른, 메모리 장치는 제1 접지전압 라인; 및 상기 제1 접지전압 라인과 동일한 레이어에 위치하는 내부 라인과 오버랩되고, 상기 내부 라인과 유전물질인 제1 레이어를 사이에 두고 이격하여 위치하는 제2 접지전압 레이어를 구비하여, 상기 내부 라인 및 상기 제2 접지전압 레이어 사이의 커패시터가 형성된다. In an embodiment, a memory device may include a first ground voltage line; And a second ground voltage layer overlapping an inner line positioned on the same layer as the first ground voltage line and spaced apart from the inner line with a first layer of a dielectric material interposed therebetween. A capacitor is formed between the second ground voltage layer.

상기 제1 접지전압 라인은, 상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유될 수 있다. The first ground voltage line may be shared between adjacent memory cells of the memory cells of the memory device.

상기 제2 접지전압 라인은, 상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유될 수 있다. The second ground voltage line may be shared between adjacent memory cells of the memory cells of the memory device.

상기 제1 접지전압 라인 및 상기 제2 접지전압 레이어는 각각, 상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유될 수 있다. The first ground voltage line and the second ground voltage layer may be shared between memory cells positioned adjacent to each other among the memory cells of the memory device.

상기 제1 접지전압 라인 및 상기 제2 접지전압 레이어 중 적어도 하나 이상은, 상기 메모리 장치의 메모리 셀들 중 제1 방향으로 인접한 메모리 셀 및 상기 제1 방향과 수직하는 제2 방향으로 인접한 메모리 셀에 공유될 수 있다. At least one of the first ground voltage line and the second ground voltage layer is shared among memory cells adjacent to a first direction among memory cells of the memory device and memory cells adjacent to a second direction perpendicular to the first direction. Can be.

상기 제1 접지전압 라인은 상기 제2 접지전압 레이어보다 웰(well)에 인접하여 위치할 수 있다. The first ground voltage line may be located closer to a well than the second ground voltage layer.

상기 제1 접지전압 라인은 상기 메모리 장치의 제1 메탈 라인에 구비되고, 상기 제2 접지전압 레이어는 상기 메모리 장치의 제2 메탈 라인에 구비될 수 있다. The first ground voltage line may be provided on the first metal line of the memory device, and the second ground voltage layer may be provided on the second metal line of the memory device.

상기 메모리 장치의 비트 라인은 상기 메모리 장치의 제3 메탈 라인에 구비되고, 상기 메모리 장치의 메인 워드 라인 및 서브 워드 라인은 각각 상기 메모리 장치의 제4 메탈 라인에 구비될 수 있다. The bit line of the memory device may be provided on the third metal line of the memory device, and the main word line and the sub word line of the memory device may be provided on the fourth metal line of the memory device, respectively.

상기 제1 레이어는, 유전 상수 k가 옥사이드 막질의 유전 상수보다 큰 하이-케이(High-k) 막질로 형성될 수 있다. The first layer may be formed of a high-k film having a dielectric constant k greater than that of an oxide film.

상기 제1 레이어의 두께는, 요구되는, 상기 내부 라인 및 상기 제2 접지전압 레이어 사이의 커패시터에 적응적으로 설정될 수 있다. The thickness of the first layer may be adaptively set to the capacitor between the inner line and the second ground voltage layer, as required.

상기 메모리 장치는, 에스램(SRAM)일 수 있다. The memory device may be an SRAM.

상기 내부 라인은, 각각, 상기 에스램의 메모리 셀에 포함되는 제1 인버터의 출력단 및 제2 인버터의 출력단과, 대응되는 패스 트랜지스터의 일 단을 연결하는, 제1 내부연결 라인 및 제2 내부연결 라인을 포함할 수 있다. Each of the internal lines may include a first internal connection line and a second internal connection connecting the output terminal of the first inverter and the output terminal of the second inverter included in the memory cell of the SRAM and one end of a corresponding pass transistor. It may include a line.

상기 제1 내부연결 라인 및 상기 제2 내부연결 라인은, 최소 디자인 룰로 이격하여 위치할 수 있다. The first interconnection line and the second interconnection line may be spaced apart from each other by a minimum design rule.

상기 내부 라인은 다수로 구비되고, 인접한 내부 라인들 사이에 커플링 커패시터가 형성될 수 있다. The inner line may be provided in plurality, and a coupling capacitor may be formed between adjacent inner lines.

본 발명의 실시예에 따른 메모리 장치에 의하면, 접지 전압 라인의 다수의 레이어에 구비함으로써, 접지전압 라인의 저항을 낮추고, 일부 메탈라인과 레이어를 달리하는 접지전압 레이어가 오버랩(overlap)하여 구비함으로써, 별도의 커패시턴스를 인위적으로 부가하지 아니하여도 셀 노드의 스토리지 커패시턴스를 늘릴 수 있어, 고집적화에 따른 불량을 방지함으로써, 메모리 셀의 신뢰성을 향상시킬 수 있는 장점이 있다. According to the memory device according to the embodiment of the present invention, by providing in a plurality of layers of the ground voltage line, by lowering the resistance of the ground voltage line, by overlapping the ground voltage layer having a different layer from some metal lines In addition, the storage capacitance of the cell node can be increased without artificially adding a separate capacitance, thereby preventing a defect due to high integration, thereby improving the reliability of the memory cell.

또한, 본 발명의 실시예에 따른 메모리 장치에 의하면, 고집적화에 따른 불량을 방지하면서도, 공정의 단순화에 따른 생산 원가를 줄일 수 있고, 요구되는 접지 전압 스트랩핑(strapping)의 개수가 줄어들어 레이아웃 면적을 줄일 수 있는 장점이 있다. In addition, according to the memory device according to the embodiment of the present invention, while preventing defects due to high integration, it is possible to reduce the production cost due to the simplification of the process, and the number of required ground voltage strapping is reduced, thereby reducing the layout area. There is an advantage to reduce.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 메모리 셀의 구조를 나타내는 단면도이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예에 따른 메모리 장치의 메모리 셀의 제조 방법을 나타내는 평면도이고, 도 15, 도 17, 도 19 및 도 21은 각각 도 14, 도 16, 도 18 및 도 20를 C-C'를 기준으로 절단한 단면도이다.
도 22는 본 발명의 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 23은 본 발명의 실시예에 다른 메모리 장치를 나타내는 도면이다. BRIEF DESCRIPTION OF THE DRAWINGS A brief description of each drawing is provided to more fully understand the drawings recited in the description of the invention.
1 is a cross-sectional view illustrating a structure of a memory cell of a memory device according to an exemplary embodiment of the present invention.
2 to 13 are diagrams illustrating a memory device according to an exemplary embodiment of the present invention.
14, 16, 18, and 20 are plan views illustrating a method of manufacturing a memory cell of a memory device according to an exemplary embodiment of the present invention, and FIGS. 15, 17, 19, and 21 are FIGS. 14 and 16, respectively. 18 and 20 are cross-sectional views taken along the line C-C '.
22 is a diagram illustrating a memory cell array according to an exemplary embodiment of the present invention.
Fig. 23 is a diagram showing a memory device according to the embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise " and / or " comprising " when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term " and / or " includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다. Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it should be understood that these elements, components, regions, layers and / Do. These terms are not intended to be in any particular order, up or down, or top-down, and are used only to distinguish one member, region or region from another member, region or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.

도 1은 본 발명의 실시예에 따른 메모리 장치의 메모리 셀의 구조를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a structure of a memory cell of a memory device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)를 구비한다. 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)는 서로 다른 레이터에 이격하여 구비된다. 그리고, 제1 접지전압 라인(VSSL1)과 동일한 레이어 상에 메모리 장치(MDEV)의 동작 전압이 인가되는 내부 라인(IL)이 구비될 수 있다. 본 발명의 실시예에 따른 내부 라인(IL)과 제2 접지전압 레이어(VSSL2)는 서로 Y축 방향으로 오버랩되는 영역이 존재하도록 위치한다. Referring to FIG. 1, a memory device MDEV according to an embodiment of the present invention includes a first ground voltage line VSSL1 and a second ground voltage layer VSSL2. The first ground voltage line VSSL1 and the second ground voltage layer VSSL2 are provided to be spaced apart from each other. The internal line IL to which the operating voltage of the memory device MDEV is applied may be provided on the same layer as the first ground voltage line VSSL1. The internal line IL and the second ground voltage layer VSSL2 according to the embodiment of the present invention are positioned such that regions overlapping each other in the Y-axis direction exist.

도 1은 특히, 제1 접지전압 라인(VSSL1) 및 내부 라인(IL)이 위치하는 레이어가 제2 접지전압 레이어(VSSL2)보다 Y축 방향으로 하부의 레이어에 위치하는 예를 도시한다. 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2)는 서로 다른 비중을 갖는 금속 물질로 구비될 수 있다. 예를 들어, 내부 라인(IL)은 텅스텐 다마신(damascene)일 수 있고, 제2 접지전압 레이어(VSSL2)는 알루미늄 또는 구리 등일 수 있다. 다만, 이에 한정되는 것은 아니다. FIG. 1 illustrates an example in which a layer in which the first ground voltage line VSSL1 and the internal line IL are positioned is located in a lower layer in the Y-axis direction than the second ground voltage layer VSSL2. The inner line IL and the second ground voltage layer VSSL2 may be formed of a metal material having different specific gravity. For example, the internal line IL may be tungsten damascene, and the second ground voltage layer VSSL2 may be aluminum, copper, or the like. However, the present invention is not limited thereto.

본 발명의 실시예에 따른 메모리 장치(MDEV)는 웰(WEL) 상에 구비되는 소스-드레인(S-D)을 포함하고, 소스-드레인에 연결되는 게이트를 포함할 수 있다. 본 발명의 실시예에 따른 메모리 장치(MDEV)는 소스-드레인(S-D) 사이의 웰(WEL) 상에 형성되는 정션(junction)의 커패시턴스에 대응되는 데이터 값을 저장할 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 도 2에 도시되는 에스램(SRAM)일 수 있다. The memory device MDEV according to the exemplary embodiment of the present invention may include a source-drain S-D provided on the well WEL, and may include a gate connected to the source-drain. The memory device MDEV according to an exemplary embodiment of the present invention may store data values corresponding to capacitances of junctions formed on the wells WEL between the source and drain S-D. For example, the memory device MDEV according to an embodiment of the present invention may be an SRAM illustrated in FIG. 2.

도 2를 참조하면, 발명의 실시예에 따른 메모리 장치(MDEV)가 에스램(SRAM)인 경우, 워드라인(WL), 비트라인(BL) 및 상보 비트라인(BLB)에 연결되는 메모리 셀(MC)이 구비될 수 있다. 도 2는 특히, 6T SRAM을 도시하고 있다. 6T SRAM의 메모리 셀(MC)은 데이터가 저장되는 래치부(LAT), 및 각각 비트라인(BL) 및 상보 비트라인(BLB)에 일단이 연결되고, 타 단이 래치부(LAT)에 연결되며 게이트가 워드라인(WL)에 연결되는 패스 트랜지스터(PT)들을 포함한다. Referring to FIG. 2, when the memory device MDEV is an SRAM, a memory cell connected to a word line WL, a bit line BL, and a complementary bit line BLB may be provided. MC) may be provided. FIG. 2 particularly shows a 6T SRAM. The memory cell MC of the 6T SRAM has a latch unit LAT in which data is stored and one end connected to the bit line BL and the complementary bit line BLB and the other end connected to the latch unit LAT And pass transistors PT whose gates are connected to a word line WL.

이하에서는, 래치부(LAT)는 제1 인버터(IVT1) 및 제2 인버터(IVT2)의 출력단이 각각 패스 트랜지스터(PT)의 일 단과 연결되는 노드를 각각 노드 A 및 노드 B라 한다. 그리고, 각각, 제1 인버터(IVT1) 및 제2 인버터(IVT2)와 노드 A 및 노드 B를 연결하는 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2)은 도 1의 내부 라인(IL)일 수 있다. Hereinafter, the latch unit LAT refers to nodes A and B, in which output terminals of the first inverter IVT1 and the second inverter IVT2 are connected to one end of the pass transistor PT, respectively. In addition, each of the first internal connection line ILI1 and the second internal connection line ILI2 connecting the first inverter IVT1 and the second inverter IVT2 and the nodes A and B is connected to the internal line of FIG. 1. IL).

다시 도 1을 참조하면, 도 1의 소스-드레인(S-D) 사이의 웰(WEL) 상에 형성되는 정션 커패시턴스는 도 2의 노드 A 또는 노드 B의 전압으로 표현될 수 있다. 이러한 의미로, 도 1의 소스-드레인(S-D) 사이의 웰(WEL) 상에 형성되는 정션 커패시터는 셀 노드의 스토리지 커패시터로 불릴 수 있다. Referring back to FIG. 1, the junction capacitance formed on the well WEL between the source and drain S-D of FIG. 1 may be represented by the voltage of the node A or the node B of FIG. 2. In this sense, the junction capacitor formed on the well WEL between the source and drain S-D of FIG. 1 may be referred to as a storage capacitor of the cell node.

그런데, 고집적화의 요구로, 셀 디자인 룰(cell design rule)의 감소는 정션에 차지(charge)될 수 있는 전하의 양, 즉 정션 커패시턴스 또는 스토리지 커패시턴스가 감소되고 있다. 이에 따라, 웰(WEL) 상에 발생되는 전자-홀쌍에 의한 노드의 전압 변화가 민감하게 된다.However, due to the demand for high integration, the reduction in cell design rules is reducing the amount of charge that can be charged to the junction, that is, the junction capacitance or the storage capacitance. Accordingly, the voltage change of the node due to the electron-hole pair generated on the well WEL is sensitive.

예를 들어, 공정 상에서 알파 파티클(Alpha Particle)이 웰(WEL) 내부로 유입되면, 알파 파티클의 궤적을 따라, 웰(WEL) 상에는 전자-홀쌍이 다수 발생하고, 그 쌍에 의한 노드 전압의 변화를 야기하게 된다. 이는 메모리 셀이 저장하고 있는 데이터 값의 변화를 의미하므로, 메모리 장치(MDEV)의 신뢰성에 지대한 문제를 야기할 수 있다. 나아가, 웰(WEL) 상에 발생된 전자-홀쌍에 의해, 졍션에 포워드바이어스가 인가되어 래치-업(latch-up) 현상이 발생할 수도 있다. For example, when alpha particles are introduced into the well WEL during the process, a large number of electron-hole pairs are generated on the well WEL along the trajectory of the alpha particles, and the node voltage is changed by the pair. Will cause. Since this means a change in the data value stored in the memory cell, it may cause a serious problem in the reliability of the memory device MDEV. Furthermore, due to the electron-hole pair generated on the well WEL, a forward bias may be applied to the cushion to generate a latch-up phenomenon.

이러한 웰(WEL) 상에 발생되는 전자-홀쌍에 의한 영향을 상쇄시키기 위해, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 전술된 바와 같이, 제1 접지전압 레이어(VSSL1)과 함께, 제2 접지전압 레이어(VSSL2)를 구비한다. In order to cancel the influence caused by the electron-hole pairs generated on the well WEL, the memory device MDEV according to the embodiment of the present invention, together with the first ground voltage layer VSSL1 as described above, 2, the ground voltage layer VSSL2 is provided.

이러한 제1 접지전압 레이어(VSSL1) 및 제2 접지전압 레이어(VSSL2)를 구비함으로써, 즉 접지전압 라인의 총 면적이 증가됨으로써, 접지전압 라인에 대한 저항을 줄일 수 있다. 특히, 면적은 크나 비중이 상대적으로 낮은, 즉 접지전압 라인의 폭이 넓고 비저항이 상대적으로 낮은, 제2 접지전압 레이어(VSSL2)를 제1 접지전압 라인(VSSL1)과 함께 구비함으로써, 전체적인 접지전압 라인의 저항이 더 줄어들 수 있다. 따라서, 웰(WEL) 상에 발생되는 전자의 접지되는 양이 늘어날 수 있다. By providing the first ground voltage layer VSSL1 and the second ground voltage layer VSSL2, that is, the total area of the ground voltage line is increased, the resistance to the ground voltage line can be reduced. In particular, by providing the second ground voltage layer VSSL2 together with the first ground voltage line VSSL1 having a large area but a relatively low specific gravity, that is, a wide ground voltage line and a relatively low specific resistance, the overall ground voltage The resistance of the line can be further reduced. Therefore, the grounding amount of electrons generated on the well WEL may increase.

또한, 도 1에 도시되는 바와 같이, 서로 다른 레이어에 구비되는 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2)가 오버랩되는 영역에서, 엑스트라 노드 커패시턴스(ENC)가 형성될 수 있다. 엑스트라 노드 커패시터(ENC)에 의해, 웰(WEL) 상에 발생되는 전자-홀쌍에 의한 노드전압의 변화를 줄여 줄 수가 있다. 엑스트라 노드 커패시터(ENC)는 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 제1 레이어(LAY1)의 유전율(또는 유전 상수) 및 오버랩되는 면적에 비례하고, 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 거리(제1 레이어(LAY1)의 두께)에 반비례한다.In addition, as illustrated in FIG. 1, an extra node capacitance ENC may be formed in an area where the internal line IL and the second ground voltage layer VSSL2 provided in different layers overlap. The extra node capacitor ENC can reduce the change of the node voltage due to the electron-hole pair generated on the well WEL. The extra node capacitor ENC is proportional to the dielectric constant (or dielectric constant) and the overlapping area of the first layer LAY1 between the internal line IL and the second ground voltage layer VSSL2, and the internal line IL and The distance between the second ground voltage layer VSSL2 is inversely proportional to the thickness of the first layer LAY1.

또한, 본 발명의 실시예에 따른 메모리 장치(MDEV)가 SRAM인 경우, 내부 라인(IL)은 도 2의 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2)일 수 있다. 이 경우, 내부 라인들 사이(제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2) 사이)에 커플링 커패시터(CC)가 형성될 수 있다. 커플링 커패시터(CC) 또한, 웰(WEL) 상에 발생되는 전자 및 홀의 쌍에 의한 스토리지 커패시턴스의 변화(예를 들어, 전하량 감소)를 방지하는 역할을 수행할 수 있다. In addition, when the memory device MDEV according to the embodiment of the present invention is an SRAM, the internal line IL may be the first internal connection line ILI1 and the second internal connection line ILI2 of FIG. 2. In this case, the coupling capacitor CC may be formed between the internal lines (between the first internal connection line ILI and the second internal connection line ILI2). The coupling capacitor CC may also serve to prevent a change in storage capacitance (eg, a decrease in charge amount) due to a pair of electrons and holes generated on the well WEL.

이렇듯, 본 발명의 실시예에 따른 메모리 장치(MDEV)에 의하면, 웰의 접지전압라인의 저항을 감소시키고 추가적인 커패시턴스를 형성함으로써, 웰(WEL) 상에 발생되는 전자-홀쌍에 의한 노드의 전압 변화를 감소시켜서, 안정적으로 데이터를 저장함에 따라, 장치의 신뢰성을 향상시킬 수 있다. As such, according to the memory device MDEV according to the embodiment of the present invention, the voltage change of the node due to the electron-hole pair generated on the well WEL by reducing the resistance of the ground voltage line of the well and forming additional capacitance. As a result, the reliability of the device can be improved by stably storing data.

또한, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 이격하여 서로 다른 레이어로 구비되고 서로 오버랩되는 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2)에 의해 엑스트라 노드 커패시터(ENC)가 형성됨에 따라, 도 2의 노드 A와 노드 B 각각에 별도의 커패시터를 구비할 필요가 없다. 또는, 내부 라인(IL)들 사이에 커플링 커패시터(CC)가 형성됨에 따라, 내부 라인(IL)들 사이에 별도의 커패시터를 구비하지 아니하여도 된다. In addition, the memory device MDEV according to the embodiment of the present invention is provided with an extra layer capacitor ENC by an internal line IL and a second ground voltage layer VSSL2 that are provided in different layers and overlap each other. Accordingly, it is not necessary to have a separate capacitor at each of node A and node B in FIG. Alternatively, as the coupling capacitor CC is formed between the internal lines IL, a separate capacitor may not be provided between the internal lines IL.

그러므로, 별도의 커패시터를 구비하기 위해 야기되는 복잡한 공정, 예를 들어, 커패시터를 형성하기 위한, 하부 전극, 상부 전극 그리고 하부 전극 및 상부 전극 사이의 유전막을 형성하는 공정이 생략될 수 있다. 나아가, 유전막의 형성을 위해 수행되는 고온 공정에 의한 셀 트렌지스터 특성의 열화와 같은 문제도 발생되지 아니할 수 있다. Therefore, a complicated process caused to have a separate capacitor, for example, a process of forming a lower electrode, an upper electrode, and a dielectric film between the lower electrode and the upper electrode for forming a capacitor can be omitted. Furthermore, a problem such as deterioration of cell transistor characteristics due to a high temperature process performed to form the dielectric film may not occur.

도 3은 본 발명의 실시예에 따른 메모리 장치의 메모리 셀을 나타내는 평면도이다. 3 is a plan view illustrating a memory cell of a memory device according to an exemplary embodiment of the present invention.

도 1 및 도 3을 참조하면, 도 1은 도 3의 B-B'에 따라 절단된 단면도일 수 있다. 제2 접지전압 레이어(VSSL2)는 도 3에 도시되는 바와 같이, 웰의 접지전압 라인의 저항을 최소화하기 위해, 제1 접지전압 라인(VSSL2) 및 내부 라인(IL)보다 넓게 형성될 수 있다. 1 and 3, FIG. 1 may be a cross-sectional view taken along line BB ′ of FIG. 3. As shown in FIG. 3, the second ground voltage layer VSSL2 may be formed wider than the first ground voltage line VSSL2 and the internal line IL in order to minimize resistance of the ground voltage line of the well.

도 4는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 5는 도 4의 메모리 장치를 B-B'에 따라 절단한 단면도이다. 4 is a plan view illustrating a memory device according to another exemplary embodiment. FIG. 5 is a cross-sectional view of the memory device of FIG. 4 taken along line BB ′.

도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 인접하여 위치하는 제1 셀(CEL1)과 제2 셀(CEL2)에 대한 제2 접지전압 레이어(VSSL2)가 연결될 수 있다. 이 경우, 제1 셀(CEL1) 또는 제2 셀(CEL2)의 웰(WEL) 상에서 발생된 전자-홀쌍의 스토리지 커패시터에 대한 영향을 줄일 수 있다. 전술한 바와 같이, 접지전압 라인(레이어)의 면적의 증가로 접지전압 라인의 저항을 줄임으로써, 웰(WEL) 상에 발생된 전자의 접지를 용이하게 할 수 있다. 도 4 및 도 5의 다른 구조 및 기능에 대한 설명은, 도 1 또는 도 3에 대한 설명과 중복되므로, 생략된다. 4 and 5, a memory device MDEV according to an embodiment of the present invention may include a second ground voltage layer VSSL2 for a first cell CEL1 and a second cell CEL2 that are adjacent to each other. Can be connected. In this case, the influence on the storage capacitor of the electron-hole pair generated on the well WEL of the first cell CEL1 or the second cell CEL2 may be reduced. As described above, by reducing the resistance of the ground voltage line by increasing the area of the ground voltage line (layer), it is possible to facilitate the grounding of electrons generated on the well WEL. Descriptions of other structures and functions of FIGS. 4 and 5 are omitted because they overlap with those of FIG. 1 or 3.

도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 7은 도 6의 메모리 장치를 B-B'에 따라 절단한 단면도이다. FIG. 6 is a plan view illustrating a memory device according to another exemplary embodiment. FIG. 7 is a cross-sectional view taken along line BB ′ of the memory device of FIG. 6.

도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 인접하여 위치하는 제1 셀(CEL1)과 제2 셀(CEL2)에 대한 제1 접지전압 라인(VSSL1)가 연결될 수 있다. 도 6 및 도 7은 특히, 제1 접지전압 라인(VSSL1)이 인접하여 위치하는 제1 셀(CEL1)과 제2 셀(CEL2) 사이에 연결되는 예를 도시한다. 6 and 7, a memory device MDEV according to an embodiment of the present invention may include a first ground voltage line VSSL1 for a first cell CEL1 and a second cell CEL2 that are adjacent to each other. Can be connected. 6 and 7 illustrate an example in which the first ground voltage line VSSL1 is connected between the first cell CEL1 and the second cell CEL2 which are adjacent to each other.

제1 접지전압 라인(VSSL1)이 경우, 제1 셀(CEL1) 또는 제2 셀(CEL2)의 웰(WEL) 상에서 발생된 전자와 홀의 쌍의 스토리지 커패시턴스에 대한 영향을 줄일 수 있다. 전술한 바와 같이, 접지전압 라인의 면적의 증가로, 웰(WEL) 상에 발생된 전자의 접지를 용이하게 할 수 있다. 도 6 및 도 7의 다른 구조 및 기능에 대한 설명은, 도 1 또는 도 3에 대한 설명과 중복되므로, 생략된다. In the case of the first ground voltage line VSSL1, the influence on the storage capacitance of the pair of electrons and holes generated on the well WEL of the first cell CEL1 or the second cell CEL2 may be reduced. As described above, an increase in the area of the ground voltage line may facilitate grounding of electrons generated on the well WEL. Descriptions of other structures and functions of FIGS. 6 and 7 are omitted because they overlap with those of FIG. 1 or 3.

도 8은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 단면도이고, 도 9는 도 8의 메모리 장치를 B-B'에 따라 절단한 단면도이다. FIG. 8 is a cross-sectional view illustrating a memory device according to another exemplary embodiment. FIG. 9 is a cross-sectional view taken along line BB ′ of the memory device of FIG. 8.

도 8 및 도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 인접하여 위치하는 제1 셀(CEL1)과 제2 셀(CEL2)에 대한 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)가 각각 연결될 수 있다. 이 경우, 제1 셀(CEL1) 또는 제2 셀(CEL2)의 웰(WEL) 상에서 발생된 전자-홀쌍의 스토리지 커패시터에 대한 영향을 줄일 수 있다. 전술한 바와 같이, 접지전압 라인의 면적의 증가로 웰(WEL) 상에 발생된 전자의 접지를 용이하게 할 수 있다. 도 8 및 도 9의 다른 구조 및 기능에 대한 설명은, 도 1 또는 도 3 및 도 6 또는 도 7에 대한 설명과 중복되므로, 생략된다. 8 and 9, a memory device MDEV according to an embodiment of the present invention may include a first ground voltage line VSSL1 for a first cell CEL1 and a second cell CEL2 that are adjacent to each other. The second ground voltage layer VSSL2 may be connected to each other. In this case, the influence on the storage capacitor of the electron-hole pair generated on the well WEL of the first cell CEL1 or the second cell CEL2 may be reduced. As described above, an increase in the area of the ground voltage line may facilitate the grounding of electrons generated on the well WEL. Descriptions of other structures and functions of FIGS. 8 and 9 will be omitted since they overlap with those described with reference to FIGS. 1 or 3 and 6 or 7.

도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 10 is a diagram illustrating a memory device according to another exemplary embodiment of the present invention.

도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)의 내부 라인(IL)의 두께(d1)와, 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 제1 레이어(LAY1)의 두께(d2)는, MC 콘택(MC)의 편평비(aspect ratio)에 제한 하에, 커패시터와 접지전압 라인의 저항에 적응적으로 설정될 수 있다. 예를 들어, 내부 라인(IL)의 두께(d1)와, 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 간격(d2)은 요구되는 엑스트라 노드 커패시터(ENC) 또는 커플링 커패시터(CC) 및 접지전압 라인의 저항에 적응적으로 설정될 수 있다. Referring to FIG. 10, a thickness d1 of an internal line IL of a memory device MDEV according to an embodiment of the present invention, and a first layer between the internal line IL and the second ground voltage layer VSSL2. The thickness d2 of LAY1 may be adaptively set to the resistance of the capacitor and the ground voltage line under the limitation of the aspect ratio of the MC contact MC. For example, the thickness d1 of the internal line IL and the spacing d2 between the internal line IL and the second ground voltage layer VSSL2 may correspond to the required extra node capacitor ENC or coupling capacitor ( CC) and the resistance of the ground voltage line can be adaptively set.

예를 들어, 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2)가 서로 다른 레이어에 이격하여 위치함에 따라 형성되는 엑스트라 노드 커패시터(ENC) 및/또는 커플링 커패시터(CC)의 커패시턴스가 큰 값을 갖기 위해 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 간격(제1 레이어(LAY1)의 두께(d2))을 최소로 할 수 있다. 또한, 접지전압 라인의 저항을 최소화하기 위해 내부 라인(IL)는 그 두께(d1)가 최대로 구비될 수 있다. For example, a value of a large capacitance of the extra node capacitor ENC and / or the coupling capacitor CC formed as the internal line IL and the second ground voltage layer VSSL2 are spaced apart from each other. In order to have a thickness, the distance between the internal line IL and the second ground voltage layer VSSL2 (the thickness d2 of the first layer LAY1) may be minimized. In addition, in order to minimize the resistance of the ground voltage line, the internal line IL may have the maximum thickness d1.

도 10에서, 요구되는 커패시터에 적응적인 제1 레이어(LAY1)의 두께(d2)는 커패시턴스를 구하는 공식의 거리 변수에 대입함으로써 설정될 수 있다. 마찬가지로, 요구되는 접지전압 라인의 저항에 적응적인 내부 라인(IL)의 두께(d1)는 저항을 구하는 공식의 두께 변수에 대입함으로써 설정될 수 있다.  In FIG. 10, the thickness d2 of the first layer LAY1 adaptive to the required capacitor can be set by substituting the distance variable of the formula for obtaining the capacitance. Similarly, the thickness d1 of the internal line IL, which is adaptive to the resistance of the required ground voltage line, can be set by substituting the thickness parameter of the formula for obtaining the resistance.

도 11은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 11 is a diagram illustrating a memory device according to another exemplary embodiment of the present invention.

도 11을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에서, 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2)은 전 구간에서 동일한 간격으로 이격하여 위치한다. 예를 들어, 도 11은 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2)은 전 구간에서 제1 간격(dmin)으로 이격하여 위치하는 예를 도시한다. 이때, 제1 간격(dmin)은 본 발명의 실시예에 따른 메모리 장치(MDEV)에 적용되는 디자인 룰(design rule)에서 가장 작은 치수로 설정될 수 있다. 예를 들어, D/R(design rule)이 90nm인 경우, 제1 간격(dmin)은 90nm로 설정될 수 있다. Referring to FIG. 11, in the memory device MDEV according to the exemplary embodiment of the present invention, the first interconnection line ILI1 and the second interconnection line ILI2 are spaced apart at equal intervals in all sections. For example, FIG. 11 illustrates an example in which the first interconnection line ILI1 and the second interconnection line ILI2 are spaced apart from each other at a first interval dmin. In this case, the first interval dmin may be set to the smallest dimension in a design rule applied to the memory device MDEV according to the embodiment of the present invention. For example, when the design rule (D / R) is 90 nm, the first interval dmin may be set to 90 nm.

이렇듯, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2) 사이의 제1 간격(dmin)을 전 구간에서 동일하게 디자인 룰의 최소 치수로 설정함으로써, 제1 내부연결 라인(ILI) 및 제2 내부연결 라인(ILI2) 사이의 커플링 커패시턴스(CC)를 극대화할 수 있다. As such, in the memory device MDEV according to the embodiment of the present invention, the first interval dmin between the first interconnection line ILI1 and the second interconnection line ILI2 is equal to the minimum of the design rule in all sections. By setting the dimension, it is possible to maximize the coupling capacitance CC between the first internal connection line ILI and the second internal connection line ILI2.

도 12는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 12 is a diagram illustrating a memory device according to another exemplary embodiment of the present invention.

도 12를 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에서, 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 제1 레이어(LAY1)는 High-k 막질(high dielectric constant k) 막질로 형성될 수 있다. High-k 막질은 강유전체 막질로, 예를 들어, k가 4 이상인 Si3N4(실리콘 질화막)은 7.1일 수 있다. 다만, 본 발명의 실시예에 따른 High-k 막질은 상기의 예로 한정되는 것은 아니다. 예를 들어, High-k 막질은 옥사이드 막질(k=3.9)보다 유전 상수 k의 값이 큰 다른 막질일 수도 있다. Referring to FIG. 12, in the memory device MDEV according to an embodiment of the present invention, the first layer LAY1 between the internal line IL and the second ground voltage layer VSSL2 is formed of high-k high dielectric material. constant k) can be formed into a film. The high-k film is a ferroelectric film, for example, Si 3 N 4 (silicon nitride film) having k of 4 or more may be 7.1. However, the high-k film quality according to the embodiment of the present invention is not limited to the above examples. For example, the high-k film may be another film having a larger dielectric constant k than the oxide film (k = 3.9).

본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 레이어(LAY1)를 High-k 막질로 형성함으로써, 제1 레이어(LAY1) 상에 형성되는 엑스트라 노드 커패시턴스(ENC)를 향상시킬 수 있다. 엑스트라 노드 커패시턴스(ENC)는 내부 라인(IL) 및 제2 접지전압 레이어(VSSL2) 사이의 제1 레이어(LAY1)의 유전율(또는 유전 상수)에 비례하기 때문이다. The memory device MDEV according to the exemplary embodiment of the present invention may improve the extra node capacitance ENC formed on the first layer LAY1 by forming the first layer LAY1 with a high-k film quality. This is because the extra node capacitance ENC is proportional to the dielectric constant (or dielectric constant) of the first layer LAY1 between the internal line IL and the second ground voltage layer VSSL2.

본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 레이어(LAY1)를 형성하는 High-k 막질이 페리 영역에 적층되어 야기될 수 있는 메모리 장치(MDEV)의 스피드 지연을 방지하기 위해, 본 발명의 실시예에 따른 메모리 장치(MDEV)의 제조 과정에서 내부 라인(IL)과 제1 레이어(LAY1)가 오버랩되는 영역을 제외하고는, 포토(photo) 및 에치(etch) 공정을 통해 High-k 막질을 제거할 수 있다. 다만, 스피드 지연이 이슈되지 아니하는 상황에서는 High-k 막질의 제거가 요구되지 아니할 수 있다. In order to prevent the speed delay of the memory device MDEV, which may be caused by the high-k film forming the first layer LAY1 being stacked in the ferry region, the memory device MDEV according to the embodiment of the present invention may be disposed. In the manufacturing process of the memory device MDEV according to the exemplary embodiment of the present invention, except for an area where the internal line IL and the first layer LAY1 overlap, the photo-etch process is performed using a high- k Membrane can be removed. However, in situations where speed delay is not an issue, high-k film removal may not be required.

도 13은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 13 is a diagram illustrating a memory device according to another exemplary embodiment of the present invention.

도 13을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 전술된 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)를 각각 제1 메탈라인 및 제2 메탈라인으로 사용함에 따라, 후술되는 비트라인이 제3 메탈라인으로 형성되고, 메인 워드라인(MML) 및 서브 워드라인(SML)이 모두 제4 메탈 라인(ML4)으로 연결될 수 있다. 도 13에서 메인 워드라인 드라이버(MRD)에 연결되는 메인 워드라인(MML)들은 서브 워드라인 드라이버(SRD)에 연결되고, 서브 워드라인(SML)들은 서브 워드라인 드라이버(SRD) 및 메모리 셀에 연결된다. Referring to FIG. 13, the memory device MDEV according to an exemplary embodiment of the present invention transfers the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 to the first metal line and the second metal line, respectively. As used, a bit line, which will be described later, may be formed of a third metal line, and both the main word line MML and the sub word line SML may be connected to the fourth metal line ML4. In FIG. 13, the main word lines MML connected to the main word line driver MRD are connected to the sub word line driver SRD, and the sub word lines SML are connected to the sub word line driver SRD and the memory cell. do.

도 14, 도 16, 도 18 및 도 20은 본 발명의 실시예에 따른 메모리 장치의 메모리 셀의 제조 방법을 나타내는 평면도이고 도 15, 도 17, 도 19 및 도 21은 각각 도 14, 도 16, 도 18 및 도 20를 C-C'의 기준으로 절단한 단면도이다. 14, 16, 18, and 20 are plan views illustrating a method of manufacturing a memory cell of a memory device according to an exemplary embodiment of the present invention, and FIGS. 15, 17, 19, and 21 are FIGS. 18 and 20 are cross-sectional views taken along the line C-C '.

도 14 및 도 15를 참조하면, 각각 N- 웰 및 P- 웰 상에 P+ 도핑 영역(소스-드레인 영역) 및 N+ 도핑 영역을 형성하고, 각 도핑 영역 상부에 P+ 타입 게이트 영역 및 N+ 타입 게이트 영역을 형성하여, 풀-업 트랜지스터(PUTr), 풀-다운 트랜지스터(PDTr) 및 패스 트랜지스터(PT)가 형성될 수 있다. 동일한 게이트 레이어에 형성되는 각 쌍의 풀-업 트랜지스터(PUTr) 및 풀-다운 트랜지스터(PDTr)는 도 2의 제1 인버터(IVT1) 및 제2 인버터(IVT2)로 형성될 수 있다. 그리고, 패스 트랜지스터(PT)가 더 형성될 수 있다. 트랜지스터들 사이는 STI(Shallow Trench Isolation)에 의해 절연될 수 있다. 14 and 15, a P + doped region (source-drain region) and an N + doped region are formed on the N-well and the P-well, respectively, and a P + type gate region and an N + type gate region are formed on each doped region. The pull-up transistor PUTr, the pull-down transistor PDTr, and the pass transistor PT may be formed. Each pair of pull-up transistors PUTr and pull-down transistors PDTr formed on the same gate layer may be formed of the first inverter IVT1 and the second inverter IVT2 of FIG. 2. In addition, a pass transistor PT may be further formed. The transistors may be insulated by shallow trench isolation (STI).

도 16 및 도 17을 참조하면, 발명의 실시예에 따른 메모리 장치의 메모리 셀의 제조 방법에 의하면, 도 14 및 도 15의 각 트랜지스터를 형성하는 과정이 완료되면, 제1 메탈 라인(ML1)을 형성한다. 제1 메탈 라인(ML1)은 내부연결 라인(ILI), 전원전압 라인(VDDL) 및 제1 접지전압 라인(VSSL1)을 포함할 수 있다. 제1 메탈 라인(ML1)의 증착 및 패터닝 이전에, 그리고, 제1 메탈 라인(ML1)과 도핑 영역들을 전기적으로 연결하는 메탈 콘택(MC)이 형성될 수 있다. 메탈 콘택(MC)은 트렌치를 형성하는 단계와 트렌치를 매립하는 단계를 거쳐 형성될 수 있다. 16 and 17, according to the method of manufacturing a memory cell of a memory device according to an embodiment of the present disclosure, when the process of forming each transistor of FIGS. 14 and 15 is completed, the first metal line ML1 may be formed. Form. The first metal line ML1 may include an internal connection line ILI, a power supply voltage line VDDL, and a first ground voltage line VSSL1. Prior to deposition and patterning of the first metal line ML1, a metal contact MC may be formed to electrically connect the first metal line ML1 and the doped regions. The metal contact MC may be formed through forming a trench and filling a trench.

도 18 및 도 19를 참조하면, 발명의 실시예에 따른 메모리 장치의 메모리 셀의 제조 방법에 의하면, 도 16 및 도 17의 제1 메탈 라인(ML1)이 형성된 후, 제2 메탈 라인(ML2)을 형성한다. 제2 메탈 라인(ML2)은 전술된 제2 접지전압 레이어(VSSL2)일 수 있다. 제1 메탈 라인(ML1)에 속하는 내부 라인(IL)과 제2 메탈 라인(ML2)에 속하는 제2 접지전압 레이어(VSSL2)가 오버랩되는 구간에서, 전술된 엑스트라 노드 커패시터가 형성되고, 내부 라인들 상의 커플링 커패시터가 형성될 수 있다. 18 and 19, according to the method of manufacturing a memory cell of a memory device according to an embodiment of the present invention, after the first metal line ML1 of FIGS. 16 and 17 is formed, the second metal line ML2 is formed. To form. The second metal line ML2 may be the second ground voltage layer VSSL2 described above. In the section in which the internal line IL belonging to the first metal line ML1 and the second ground voltage layer VSSL2 belonging to the second metal line ML2 overlap, the above-described extra node capacitor is formed and the internal lines are formed. Coupling capacitors may be formed.

도 18은 두 개의 메모리 셀(CEL1, CEL2)를 도시하고 있는데, 내부 라인(IL)과 제2 접지전압 레이어(VSSL2)가 오버랩되는 영역을 좀더 명확하게 도시하기 위해, 제2 메모리 셀(CEL2)에는 트랜지스터의 도시를 생략하였다. 도 18 및 도 19의 점선으로 표시된 부분은 전술된 도 4 등에서 설명된, 인접한 메모리 셀들 사이에 제1 접지전압 라인(VSSL1) 및/또는 제2 접지전압 레이어(VSSL2)가 연결되어, 접지전압 라인 상의 저항을 줄일 수 있음을 나타낸다. FIG. 18 illustrates two memory cells CEL1 and CEL2. In order to more clearly illustrate an area where the internal line IL and the second ground voltage layer VSSL2 overlap, the second memory cell CEL2 is illustrated. The illustration of the transistor is omitted. 18 and 19, the first ground voltage line VSSL1 and / or the second ground voltage layer VSSL2 are connected between adjacent memory cells, as described above with reference to FIG. 4 and the like, and thus, the ground voltage line. Indicates that the resistance of the phase can be reduced.

도 20 및 도 21을 참조하면, 발명의 실시예에 따른 메모리 장치의 메모리 셀의 제조 방법에 의하면, 도 18 및 도 19의 제2 메탈 라인(ML2)이 형성된 후, 제3 메탈 라인(ML3)을 형성한다. 제3 메탈 라인(ML3)은 제2 메탈 라인과 절연층(ISL)에 의해 절연될 수 있다. 전술한 바와 같이, 비트라인(BL)이 제3 메탈 라인(ML3)으로 형성될 수 있다. 도 18은 두 개의 메모리 셀(CEL1, CEL2)를 도시하고 있는데, 비트라인(BL)의 형성을 좀더 명확하게 도시하기 위해, 제2 메모리 셀(CEL2)에는 트랜지스터 및 제1 메탈 라인의 도시가 생략되었다. 20 and 21, according to the method of manufacturing a memory cell of a memory device according to an embodiment of the present invention, after the second metal line ML2 of FIGS. 18 and 19 is formed, the third metal line ML3 is formed. To form. The third metal line ML3 may be insulated from the second metal line by the insulating layer ISL. As described above, the bit line BL may be formed of the third metal line ML3. FIG. 18 illustrates two memory cells CEL1 and CEL2. In order to more clearly illustrate the formation of the bit line BL, the illustration of the transistor and the first metal line are omitted in the second memory cell CEL2. It became.

도 22는 본 발명의 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다. 22 is a diagram illustrating a memory cell array according to an exemplary embodiment of the present invention.

도 22를 참조하면, 본 발명의 실시예에 따른 메모리 셀 어레이(MCA)는 다수의 메모리 셀들(#cell)로 구성되는 n개의 저장 영역(ARE1~AREn)을 포함한다. 각 저장 영역(ARE1~AREn)에는 접지전압 스트랩핑(strapping)을 위한 접지전압 스트랩핑 라인(VSL)이 연결된다. 도 22의 메모리 셀 어레이(MCA)는 전술된 본 발명의 실시예에 따른 메모리 장치에 포함될 수 있다. 이 경우, 본 발명의 실시예에 따른 메모리 셀 어레이(MCA)는, 전술된 바와 같이, 본 발명의 실시예에 따른 접지전압 라인의 저항이 감소함에 따라, 하나의 접지전압 스트랩핑 라인(VSL)에 연결되는 메모리 셀의 개수가 증가될 수 있다. 즉, 래치-업 현상 등을 방지하기 위해 구비되는 접지전압 스트랩핑 라인(VSL)의 개수를 줄임으로써, 본 발명의 실시예에 따른 메모리 셀 어레이 또는 메모리 장치의 레이아웃 면적이 감소될 수 있다. Referring to FIG. 22, a memory cell array MCA according to an exemplary embodiment of the present invention includes n storage areas ARE1 ˜AREn including a plurality of memory cells #cell. Ground voltage strapping lines VSL for ground voltage strapping are connected to each of the storage areas ARE1 to AREn. The memory cell array MCA of FIG. 22 may be included in a memory device according to an embodiment of the present invention described above. In this case, the memory cell array MCA according to the embodiment of the present invention has one ground voltage strapping line VSL as the resistance of the ground voltage line according to the embodiment of the present invention decreases as described above. The number of memory cells connected to may increase. That is, by reducing the number of ground voltage strapping lines VSL provided to prevent the latch-up phenomenon, the layout area of the memory cell array or the memory device according to the embodiment of the present invention can be reduced.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms are employed herein, they are used for purposes of describing the present invention only and are not used to limit the scope of the present invention. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention.

예를 들어, 도 8에서는 메모리 장치(MDEV)의 인접하여 위치하는 제1 셀(CEL1)과 제2 셀(CEL2)에 대한 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)가 각각 연결(공유)되는 것으로 도시하였다. 그런데, 도 8에 근거하여 본 발명의 실시예에 따른 메모리 장치가 한 방향으로 인접한 셀들 사이에 한하여 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)이 공유되는 것으로 제한되는 것은 아니다. 예를 들어, 도 23에 도시되는 바와 같이, 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)는 도 8과 같이 제1 방향(X 방향)으로 인접한 메모리 셀들(CEL1 및 CEL2)뿐 아니라, 제2 방향(Y 방향)으로 인접한 메모리 셀들(CEL1 및 CEL3, 및 CEL2 및 CEL4) 사이에도 공유될 수 있다.For example, in FIG. 8, the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 for the first cell CEL1 and the second cell CEL2 positioned adjacent to each other in the memory device MDEV are formed. Each is shown as being connected (shared). However, based on FIG. 8, the memory device according to the embodiment of the present invention is not limited to sharing the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 only between cells adjacent in one direction. . For example, as shown in FIG. 23, the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 are adjacent to the memory cells CEL1 and CEL2 in the first direction (X direction) as shown in FIG. 8. In addition, they may be shared between memory cells CEL1 and CEL3 and CEL2 and CEL4 adjacent to each other in the second direction (Y direction).

나아가 도 23은 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2)이 제1 방향 및 제2 방향으로 인접한 4개의 메모리 셀들(CEL1 및 CEL3, 및 CEL2 및 CEL4)에 공유되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니고, 메모리 셀 어레이의 모든 메모리 셀들에 공유될 수 있거나, 일부 메모리 셀들에 공유될 수 있다. 또한, 제1 접지전압 라인(VSSL1) 및 제2 접지전압 레이어(VSSL2) 중 하나만이 메모리 셀 어레이의 모든 메모리 셀들 또는 일부 메모리 셀들에 공유될 수 있다.23 illustrates that the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 are shared by four memory cells CEL1 and CEL3 and CEL2 and CEL4 that are adjacent in the first and second directions. However, the present invention is not limited thereto, and may be shared with all memory cells of the memory cell array, or may be shared with some memory cells. Also, only one of the first ground voltage line VSSL1 and the second ground voltage layer VSSL2 may be shared by all memory cells or some memory cells of the memory cell array.

따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (14)

메모리 장치에 있어서,
제1 접지전압 라인; 및
상기 제1 접지전압 라인과 수평 방향으로 평행하게 위치하는 내부 라인과 오버랩되는 영역을 가지고, 상기 내부 라인과 유전물질의 제1 레이어를 사이에 두고 상기 제1 접지전압 라인과 수직 방향으로 이격하여 위치하는 제2 접지전압 레이어를 구비하여,
상기 내부 라인 및 상기 제2 접지전압 레이어 사이의 커패시터가 형성되는 것을 특징으로 하는 메모리 장치. In the memory device,
A first ground voltage line; And
An area overlapping the inner line parallel to the first ground voltage line in a horizontal direction; With a second ground voltage layer to
And a capacitor is formed between the internal line and the second ground voltage layer. 제1 항에 있어서, 상기 제1 접지전압 라인은,
상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유되는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the first ground voltage line,
And shared among adjacent memory cells of the memory cells of the memory device. 제1 항에 있어서, 상기 제2 접지전압 라인은,
상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유되는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the second ground voltage line,
And shared among adjacent memory cells of the memory cells of the memory device. 제1 항에 있어서, 상기 제1 접지전압 라인 및 상기 제2 접지전압 레이어는 각각,
상기 메모리 장치의 메모리 셀들 중 인접하여 위치하는 메모리 셀들 사이에 공유되는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the first ground voltage line and the second ground voltage layer, respectively,
And shared among adjacent memory cells of the memory cells of the memory device. 제1 항에 있어서,
상기 제1 접지전압 라인 및 상기 제2 접지전압 레이어 중 적어도 하나 이상은,
상기 메모리 장치의 메모리 셀들 중 제1 방향으로 인접한 메모리 셀 및 상기 제1 방향과 수직하는 제2 방향으로 인접한 메모리 셀에 공유되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
At least one of the first ground voltage line and the second ground voltage layer,
And memory cells adjacent in a first direction among memory cells of the memory device and memory cells adjacent in a second direction perpendicular to the first direction. 제1 항에 있어서,
상기 제1 접지전압 라인은 상기 제2 접지전압 레이어보다 웰(well)에 인접하여 위치하는 것을 특징으로 하는 메모리 장치.The method according to claim 1,
And the first ground voltage line is located closer to a well than the second ground voltage layer. 제1 항에 있어서,
상기 제1 접지전압 라인은 상기 메모리 장치의 제1 메탈 라인에 구비되고, 상기 제2 접지전압 레이어는 상기 메모리 장치의 제2 메탈 라인에 구비되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
And the first ground voltage line is provided on the first metal line of the memory device, and the second ground voltage layer is provided on the second metal line of the memory device. 제7 항에 있어서,
상기 메모리 장치의 비트 라인은 상기 메모리 장치의 제3 메탈 라인에 구비되고, 상기 메모리 장치의 메인 워드 라인 및 서브 워드 라인은 각각 상기 메모리 장치의 제4 메탈 라인에 구비되는 것을 특징으로 하는 메모리 장치. The method of claim 7, wherein
And a bit line of the memory device is provided on the third metal line of the memory device, and a main word line and a sub word line of the memory device are respectively provided on the fourth metal line of the memory device. 제1 항에 있어서, 상기 제1 레이어는,
유전 상수 k가 옥사이드 막질의 유전 상수보다 큰 하이-케이(High-k) 막질로 형성되는 것을 특징으로 하는 메모리 장치. The method of claim 1,
A memory device, wherein the dielectric constant k is formed of a high-k film having a larger dielectric constant than that of the oxide film. 제1 항에 있어서, 상기 제1 레이어의 두께는,
상기 내부 라인 및 상기 제2 접지전압 레이어 사이에 요구되는 커패시턴스 및 상기 제1 접지전압 라인의 저항을 고려하여 설정되는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the thickness of the first layer,
And a capacitance required between the internal line and the second ground voltage layer and the resistance of the first ground voltage line. 제1 항에 있어서, 상기 메모리 장치는,
에스램(SRAM)인 것을 특징으로 하는 메모리 장치. The memory device of claim 1, wherein the memory device comprises:
Memory device, characterized in that SRAM (SRAM). 제11 항에 있어서, 상기 내부 라인은,
각각, 상기 에스램의 메모리 셀에 포함되는 제1 인버터의 출력단 및 제2 인버터의 출력단과, 대응되는 패스 트랜지스터의 일 단을 연결하는, 제1 내부연결 라인 및 제2 내부연결 라인을 포함하는 것을 특징으로 하는 메모리 장치. The method of claim 11, wherein the inner line,
And a first internal connection line and a second internal connection line connecting the output terminal of the first inverter and the output terminal of the second inverter included in the memory cell of the SRAM and one end of the corresponding pass transistor, respectively. Characterized in that the memory device. 제12 항에 있어서, 상기 제1 내부연결 라인 및 상기 제2 내부연결 라인은, 최소 디자인 룰로 이격하여 위치하는 것을 특징으로 하는 메모리 장치. The memory device of claim 12, wherein the first interconnection line and the second interconnection line are spaced apart from each other by a minimum design rule. 제1 항에 있어서,
상기 내부 라인은 다수로 구비되고,
인접한 내부 라인들 사이에 커패시터가 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
The inner line is provided with a plurality,
And a capacitor is formed between adjacent inner lines.
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