KR101325894B1 - Apparatus and Method for Complex Constant Multiplier and FFT Processor containing the Complex Constant Multiplier - Google Patents

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Abstract

복소수 상수 곱셈기, 상기 복소수 상수 곱셈기를 포함하는 고속 푸리에 변환 장치 및 방법이 개시된다. 본 발명의 실시예들에 따르면, 복소수 상수 곱셈기가 5개의 실수 곱셈기만을 포함하도록 구성함으로써, 복소수 상수 곱셈기 및 고속 푸리에 변환 장치의 크기, 복잡도 및 전력 소모량을 감소시킬 수 있다. Disclosed are a fast Fourier transform device and method comprising a complex constant multiplier and the complex constant multiplier. According to embodiments of the present invention, the complex constant multiplier includes only five real multipliers, thereby reducing the size, complexity, and power consumption of the complex constant multiplier and the fast Fourier transform device.

Description

복소수 상수 곱셈기, 상기 복소수 상수 곱셈기를 포함하는 고속 푸리에 변환 장치 및 방법{Apparatus and Method for Complex Constant Multiplier and FFT Processor containing the Complex Constant Multiplier}Apparatus and Method for Complex Constant Multiplier and FFT Processor containing the Complex Constant Multiplier

본 발명은 복소수 상수 곱셈기, 상기 복소수 상수 곱셈기를 포함하는 고속 푸리에 변환 장치 및 방법에 관한 것으로, 보다 구체적으로는 고속 푸리에 변환 처리 장치의 크기 및 전력 소모량을 감소시킬 수 있는 복소수 상수 곱셈기와 상기 복소수 상수 곱셈기를 포함하는 고속 푸리에 변환 장치 및 방법에 관한 것이다.The present invention relates to a complex constant multiplier and a fast Fourier transform apparatus and method comprising the complex constant multiplier, and more particularly, a complex constant multiplier and the complex constant that can reduce the size and power consumption of the fast Fourier transform processing apparatus A fast Fourier transform device and method comprising a multiplier.

최근 복잡도가 낮은 고속의 저전력 고속 푸리에 변환 처리 장치의 구조를 개발하기 위해 많은 연구가 활발히 진행되고 있다. 고속 푸리에 변환 처리 장치의 동작 속도를 높이기 위해 많은 종류의 병렬 처리 pipelined 고속 푸리에 변환 처리 장치가 개발되었으며, 특히 고속의 UWB 시스템에 사용하기 위해 다양한 종류의 128-포인트 고속 푸리에 변환 처리 장치가 개발되었다. UWB 시스템에서는 수신 신호의 샘플링 속도가 500 MHz 이상이기 때문에 고속의 데이터 처리를 위해 고속 푸리에 변환 처리 장치 설계 시 주로 병렬 처리 구조를 사용하며 128-포인트 신호를 처리하기 위해 믹스드-래딕스(Mixed-Radix) 구조를 선택해서 설계한다. Recently, many studies have been actively conducted to develop a low-speed, low-power, high-speed Fourier transform processor. In order to speed up the operation of the fast Fourier transform processor, many parallel pipelined fast Fourier transform processors have been developed, and various 128-point fast Fourier transform processors have been developed for use in high speed UWB systems. In the UWB system, since the sampling rate of the received signal is 500 MHz or more, the design of the fast Fourier transform processing unit for high-speed data processing mainly uses a parallel processing structure, and mixed-radics for processing 128-point signals. Design by selecting Radix structure.

현재 믹스드-래딕스(Mixed-Radix)로서, 래딕스-24/래딕스-23 구조, 래딕스-2/ 래딕스-23 구조, 래딕스-2/래딕스-4 구조, 래딕스-4/래딕스-2 구조, 래딕스-2/래딕스-8/래딕스-23 구조 등이 사용되고 있다. 레딕스 구조의 형태에 따라 고속 푸리에 변환 처리 장치 설계 시 요구되는 곱셈기, 덧셈기 및 버퍼 개수가 서로 다르며 이에 따른 하드웨어 크기가 달라지게 된다.Current mixed-radix as (Mixed-Radix), radix 4 -2 / 3 -2 radix structure, radix 2 / radix -2 3 structure, radix -2 / -4 radix structure below The Dix-4 / Radix-2 structure and the Radix-2 / Radix-8 / Radix-2 3 structure are used. Depending on the shape of the redox structure, the number of multipliers, adders, and buffers required for the design of the fast Fourier transform processor is different and the hardware size thereof is changed accordingly.

본 명세서에서는 고속 푸리에 변환 처리 장치가 포함하는 새로운 곱셈기가 제시된다.In the present specification, a new multiplier included in the fast Fourier transform processing apparatus is presented.

본 발명의 일측에 따른 고속 푸리에 변환 장치는 딜레이 및 상기 딜레이로부터 복소수 입력값을 입력 받는 복소수 상수 곱셈기를 포함하고, 상기 복소수 상수 곱셈기는, 회전인자 테이블에 기반하여 상기 복소수 입력값의 실수부 및 상기 복소수 입력값의 허수부 중 하나를 제1 입력값으로 선택하여 출력하는 제1 멀티플랙서, 상기 회전인자 테이블에 기반하여 상기 실수부 및 상기 허수부 중 하나를 제2 입력값으로 선택하여 출력하는 제2 멀티플랙서, 제1 삼각함수값과 제2 삼각함수값을 합한 값에 상기 제1 입력값을 곱하는 제1 실수 곱셈기, 상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 상기 제2 입력값을 곱하는 제2 실수 곱셈기, 상기 제1 입력값에 대한 2의 보수값을 연산하는 2의 보수 연산기, 상기 2의 보수 연산기의 출력값과 상기 제2 입력값을 더하는 덧셈기 및 상기 덧셈기의 출력값에 상기 제2 삼각함수값을 곱하는 제3 실수 곱셈기를 포함한다.A fast Fourier transform device according to an aspect of the present invention includes a delay and a complex constant multiplier for receiving a complex input value from the delay, the complex constant multiplier, the real part of the complex input value based on a rotation factor table and the A first multiplexer for selecting and outputting one of imaginary parts of a complex input value as a first input value, and selecting and outputting one of the real part and the imaginary part as a second input value based on the rotation factor table A second multiplexer, a first real multiplier multiplying the first trigonometric value and the second trigonometric value by the first input value, and a value obtained by subtracting the first trigonometric value from the second trigonometric value; A second real multiplier that multiplies the second input value, a two's complement operator that computes a two's complement value for the first input value, an output value of the two's complement operator and the second input An adder that adds a value and a third real multiplier that multiplies the output value of the adder by the second trigonometric value.

본 발명의 일측에 따른 고속 푸리에 변환 장치에 포함되는 복소수 상수 곱셈기는, 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱하는 제1 실수 곱셈기, 상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 제2 입력값을 곱하는 제2 실수 곱셈기, 상기 제1 입력값에 대한 2의 보수값을 연산하는 2의 보수 연산기, 상기 2의 보수 연산기의 출력값과 상기 제2 입력값을 더하는 덧셈기 및 상기 덧셈기의 출력값에 상기 제2 삼각함수값을 곱하는 제3 실수 곱셈기를 포함한다.The complex constant multiplier included in the fast Fourier transform device according to one embodiment of the present invention includes a first real multiplier that multiplies a first input value by a sum of a first trigonometric value and a second trigonometric value, and the second trigonometric value A second real multiplier that multiplies the second input value by a value obtained by subtracting the first trigonometric function, a two's complement operator that calculates a two's complement value for the first input value, an output value of the two's complement operator, and An adder that adds a second input value and a third real multiplier that multiplies the output value of the adder by the second trigonometric value.

본 발명의 일측에 따른 고속 푸리에 변환 방법은 딜레이로부터 복소수 입력값을 입력 받는 단계, 회전인자 테이블에 기반하여 상기 복소수 입력값의 실수부 및 상기 복소수 입력값의 허수부 중 하나를 제1 입력값으로 선택하여 출력하는 단계, 상기 회전인자 테이블에 기반하여 상기 실수부 및 상기 허수부 중 하나를 제2 입력값으로 선택하여 출력하는 단계, 제1 삼각함수값과 제2 삼각함수값을 합한 값에 상기 제1 입력값을 곱하는 단계, 상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 상기 제2 입력값을 곱하는 단계, 상기 제1 입력값에 대한 2의 보수값을 연산하는 단계, 상기 2의 보수 연산기의 출력값과 상기 제2 입력값을 더하는 단계 및 상기 덧셈기의 출력값에 상기 제2 삼각함수값을 곱하는 단계를 포함한다.According to an aspect of the present invention, a fast Fourier transform method includes receiving a complex input value from a delay, a real part of the complex input value, and an imaginary part of the complex input value as a first input value based on a rotation factor table. Selecting and outputting one of the real part and the imaginary part as a second input value based on the rotation factor table, and outputting the sum of the first trigonometric value and the second trigonometric value; Multiplying a first input value, multiplying the second input value by a value obtained by subtracting the first trigonometric function value from the second trigonometric value, calculating a two's complement value for the first input value, Adding the output value of the two's complement operator and the second input value and multiplying the output value of the adder by the second trigonometric function value.

본 발명의 일측에 따른 복소수 상수 곱셈 방법은 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱하는 단계, 상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 제2 입력값을 곱하는 단계 및 상기 제1 입력값에 대한 2의 보수값과 상기 제2 입력값을 더한 값에 상기 제2 삼각함수값을 곱하는 단계를 포함한다. The complex constant multiplication method according to an embodiment of the present invention includes multiplying a first input value by a sum of a first trigonometric value and a second trigonometric value, and subtracting the first trigonometric value from the second trigonometric value. Multiplying by a second input value and multiplying the second trigonometric value by a sum of two's complement value for the first input value and the second input value.

복소수 상수 곱셈기가 5개의 실수 곱셈기만을 포함하도록 구성함으로써, 복소수 상수 곱셈기 및 고속 푸리에 변환 장치의 크기, 복잡도 및 전력 소모량을 감소 시킬 수 있는 방안이 제시된다. By configuring the complex constant multiplier to include only five real multipliers, a method for reducing the size, complexity, and power consumption of the complex constant multiplier and the fast Fourier transform device is proposed.

도 1은 본 발명의 일실시예에 따른 복소수 상수 곱셈기를 포함하는 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(Fast Fourier Trasform Processor, FFT Processor)를 나타내는 도면이다.
도 2는 기존의 복소수 상수 곱셈기의 구성을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 복소수 상수 곱셈기의 구성을 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 또 다른 일실시예에 따른 복소수 상수 곱셈기의 구성을 나타내는 도면이다.
도 4c는 본 발명의 일실시예에 따른 고속 푸리에 변환 장치의 구성을 나타내는 도면이다.
도 5a는 본 발명의 일실시예에 따른 고속 푸리에 변환 방법을 나타내는 흐름도이다.
도 5b는 본 발명의 일실시예에 따른 복소수 상수 곱셈 방법을 나타내는 흐름도이다.1 is a diagram illustrating a four-parallel 128-point fast Fourier transform processor (FFT Processor) including a complex constant multiplier according to an embodiment of the present invention.
2 is a diagram illustrating a configuration of a conventional complex constant multiplier.
3 is a diagram illustrating a configuration of a complex constant multiplier according to an embodiment of the present invention.
4A and 4B are diagrams illustrating a configuration of a complex constant multiplier according to another embodiment of the present invention.
4C is a diagram illustrating a configuration of a fast Fourier transform device according to an embodiment of the present invention.
5A is a flowchart illustrating a fast Fourier transform method according to an embodiment of the present invention.
5B is a flowchart illustrating a complex constant multiplication method according to an embodiment of the present invention.

이하에서, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to or limited by the embodiments. Like reference symbols in the drawings denote like elements.

도 1은 본 발명의 일실시예에 따른 복소수 상수 곱셈기를 포함하는 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(Fast Fourier Trasform Processor, FFT Processor)를 나타내는 도면이다.1 is a diagram illustrating a four-parallel 128-point fast Fourier transform processor (FFT Processor) including a complex constant multiplier according to an embodiment of the present invention.

도 1을 참조하면, 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 3 가지 타입의 버터플라이 유닛(Butterfly Unit, BU)인 BU1(121), BU2(122), BU3(123)와 3 가지 타입의 복소수 상수 곱셈기(Complex Constant Multiplier, CCM)인 CCM1(131), CCM2(132), CCM3(133)와 복소수 부뜨 곱셈기(Complex Booth Multiplier, CBM)(141)와 5 가지 타입의 딜레이(Delay)인 16D(151), 8D(152), 4D(153), 2D(154) 및 D(155)를 포함한다.Referring to FIG. 1, the four-parallel processing 128-point fast Fourier transform processing apparatus 100 includes three types of butterfly units (BU) BU1 121, BU2 122, and BU3 123. And three types of Complex Constant Multiplier (CCM) CCM1 (131), CCM2 (132), CCM3 (133) and Complex Booth Multiplier (CBM) (141) and five types of delays. And 16D 151, 8D 152, 4D 153, 2D 154, and D 155, which are (Delay).

또한, 본 발명의 일실시예에 따른 복소수 상수 곱셈기(131)를 포함하는 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 수정된 래딕스-24 구조(101) 및 래딕스-23 구조(102)를 포함한다. 즉, 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 믹스드-래딕스(Mixed-Radix) 구조를 갖는다.In addition, a four-parallel 128-point fast Fourier transform processing apparatus 100 including a complex constant multiplier 131 according to an embodiment of the present invention is a modified Radix-2 4 structure 101 and Radix- 2 3 structure 102. That is, the 4-parallel processing 128-point fast Fourier transform processing apparatus 100 has a mixed-radix structure.

4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 7 단계(Stage)의 구조를 가질 수 있다. 1단계 내지 4단계는 수정된 래딕스-24 구조(101)를 사용할 수 있다. 또한, 5단계 내지 7단계는 래딕스-23 구조(102)를 가질 수 있다.Four-Parallel Processing The 128-point fast Fourier transform processing apparatus 100 may have a seven stage structure. Steps 1 through 4 may use the modified Radix-2 4 structure 101. In addition, steps 5 to 7 may have a Radix-2 3 structure 102.

본 발명의 일측에 따르면, 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 2단계에 복소수 상수 곱셈기(131)를 포함할 수 있다. 본 발명의 일실시예에 따른 복소수 상수 곱셈기(131)는 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)에 한정되어 적용되지 않으며, 일반적인 고속 푸리에 변환 장치에도 적용될 수 있다.According to one aspect of the present invention, the 4-parallel processing 128-point fast Fourier transform processing apparatus 100 may include a complex constant multiplier 131 in two stages. The complex constant multiplier 131 according to an embodiment of the present invention is not limited to the four-parallel 128-point fast Fourier transform processing apparatus 100 and may be applied to a general fast Fourier transform apparatus.

4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 길이가 N인 복소수 시퀀스 x(n)를 입력 받을 수 있다. x(n)의 이산 푸리에 변환(Discrete Fourier Transform, DFT)은 수학식 1과 같이 나타낼 수 있다.4-Parallel Processing The 128-point fast Fourier transform processing apparatus 100 may receive a complex sequence x (n) of length N. The Discrete Fourier Transform (DFT) of x (n) may be expressed as in Equation 1.

[수학식 1][Equation 1]

Figure 112010020467026-pat00001
Figure 112010020467026-pat00001

단, only,

Figure 112010020467026-pat00002
: 회전인자(Twiddle Factor, TF),
Figure 112010020467026-pat00002
: Twiddle Factor (TF),

k : 주파수 지수, 및k: frequency index, and

n : 시간 지수n: time index

실시예에 따라서는, 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치(100)는 x(4m), x(4m+1), x(4m+2) 및 x(4m+3)의 형태(단, m=0, 1, ‥, 31)(111, 112, 113 및 114)의 복소수 입력값을 입력 받을 수 있다.According to an embodiment, the four-parallel processing 128-point fast Fourier transform processing apparatus 100 has the form of x (4m), x (4m + 1), x (4m + 2) and x (4m + 3) ( However, complex input values of m = 0, 1, ..., 31) (111, 112, 113, and 114) can be input.

수정된 래딕스-24 구조(101)에는 하기 수학식 2 및 수학식 3과 같이 5차 선형 지수 맵을 사용하는 주파수 지수 k와 시간 지수 n이 적용될 수 있다.In the modified Radix-24 structure 101, a frequency index k and a time index n using a fifth-order linear exponential map may be applied as shown in Equations 2 and 3 below.

[수학식 2]&Quot; (2) "

Figure 112010020467026-pat00003
Figure 112010020467026-pat00003

[수학식 3]&Quot; (3) "

Figure 112010020467026-pat00004
Figure 112010020467026-pat00004

수학식 2 및 수학식 3을 수학식 1에 적용하면 하기 수학식 4가 도출된다.Applying Equations 2 and 3 to Equation 1 leads to Equation 4 below.

[수학식 4]&Quot; (4) "

Figure 112010020467026-pat00005
Figure 112010020467026-pat00005

단, 수학식 4에서 4번째 버터플라이 유닛인

Figure 112010020467026-pat00006
는 하기 수학식 5와 같다. 수학식 4에서 3번째 버터플라이 유닛인
Figure 112010020467026-pat00007
는 하기 수학식 6과 같다. 수학식 4에서 2번째 버터플라이 유닛인
Figure 112010020467026-pat00008
는 하기 수학식 7과 같다. 또한, 첫번째 버터플라이 유닛인
Figure 112010020467026-pat00009
는 하기 수학식 8과 같다.However, the fourth butterfly unit in the equation (4)
Figure 112010020467026-pat00006
Is as shown in Equation 5 below. In Equation 4, the third butterfly unit
Figure 112010020467026-pat00007
Is shown in Equation 6 below. In Equation 4, the second butterfly unit
Figure 112010020467026-pat00008
Is shown in Equation 7 below. Also, the first butterfly unit
Figure 112010020467026-pat00009
Equation 8 is as follows.

[수학식 5]&Quot; (5) "

Figure 112010020467026-pat00010
Figure 112010020467026-pat00010

[수학식 6]&Quot; (6) "

Figure 112010020467026-pat00011
Figure 112010020467026-pat00011

단,

Figure 112010020467026-pat00012
는 플로어(Floor) 함수를 나타내며, 매개 변수 이하의 가장 큰 정수값을 반환한다.only,
Figure 112010020467026-pat00012
Represents the floor function and returns the largest integer value below the parameter.

[수학식 7][Equation 7]

Figure 112010020467026-pat00013
Figure 112010020467026-pat00013

[수학식 8][Equation 8]

Figure 112010020467026-pat00014
Figure 112010020467026-pat00014

래딕스-23 구조(102)에는 하기 수학식 9, 수학식 10 및 수학식 11과 같이 주파수 지수 k와 시간 지수 n이 적용될 수 있다.The frequency index k and the time index n may be applied to the Radix-2 3 structure 102 as shown in Equations 9, 10, and 11 below.

[수학식 9]&Quot; (9) "

Figure 112010020467026-pat00015
Figure 112010020467026-pat00015

[수학식 10]&Quot; (10) "

Figure 112010020467026-pat00016
Figure 112010020467026-pat00016

[수학식 11]&Quot; (11) "

Figure 112010020467026-pat00017
Figure 112010020467026-pat00017

수학식 9 내지 수학식 11을 수학식 4에 적용하면 하기 수학식 12가 도출된다.Applying Equations 9 to 11 to Equation 4 leads to Equation 12 below.

[수학식 12]&Quot; (12) "

Figure 112010020467026-pat00018
Figure 112010020467026-pat00018

단,only,

Figure 112010020467026-pat00019
및
Figure 112010020467026-pat00019
And

Figure 112010020467026-pat00020
Figure 112010020467026-pat00020

도 2는 기존의 복소수 상수 곱셈기의 구성을 나타내는 도면이다.2 is a diagram illustrating a configuration of a conventional complex constant multiplier.

도 2를 참조하면, 기존의 복소수 상수 곱셈기(200)는 4 가지 타입을 갖는 복수 개의 멀티플랙서(Multiplexer)(220, 221, 222, 223), 6 개의 실수 곱셈기(Real Multiplier)(230), 2 개의 덧셈기(Adder)(240) 및 2의 보수 연산기(2's Complement Logic)(250)를 포함한다.Referring to FIG. 2, the conventional complex constant multiplier 200 includes a plurality of multiplexers 220, 221, 222, and 223 having four types, six real multipliers 230, Two adders 240 and two's complement logic 250 are included.

6 개의 실수 곱셈기(230)는 제1 타입의 멀티플랙서(220)의 출력값을 입력 받고, 제1 삼각함수값(271), 제2 삼각함수값(272) 및 제3 삼각함수값(273) 중 어느 하나를 입력 받아, 상기 출력값과 입력 받은 삼각함수값을 곱할 수 있다. 실시예에 따라서는, a는

Figure 112010020467026-pat00021
, b는
Figure 112010020467026-pat00022
, c는
Figure 112010020467026-pat00023
일 수 있다.The six real multipliers 230 receive output values of the first type multiplexer 220, and include a first trigonometric value 271, a second trigonometric value 272, and a third trigonometric value 273. Any one of the inputs may be multiplied by the output value and the input trigonometric value. In some embodiments, a is
Figure 112010020467026-pat00021
, b is
Figure 112010020467026-pat00022
, c is
Figure 112010020467026-pat00023
Lt; / RTI >

복소수 상수 곱셈기(200)는 복소수 입력값의 실수부(211) 및 허수부(212)를 입력 받고, 입력 받은 실수부(211), 허수부(212) 및 회전인자(Twiddle Factor, TF)의 곱셈 연산을 수행함으로써, 복소수 결과값을 연산할 수 있다. 복소수 상수 곱셈기(200)는 복소수 결과값을 복소수 결과값의 실수부(261) 및 허수부(262)로 각각 출력할 수 있다.The complex constant multiplier 200 receives the real part 211 and the imaginary part 212 of the complex input value, and multiplies the received real part 211, the imaginary part 212, and the rotation factor (TF). By performing the calculation, the complex result can be calculated. The complex constant multiplier 200 may output the complex result to the real part 261 and the imaginary part 262 of the complex result.

도 3은 본 발명의 일실시예에 따른 복소수 상수 곱셈기의 구성을 나타내는 도면이다.3 is a diagram illustrating a configuration of a complex constant multiplier according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일실시예에 따른 복소수 상수 곱셈기(300)는 제1 실수 곱셈기(310), 제2 실수 곱셈기(320), 2의 보수 연산기(330), 덧셈기(340) 및 제3 실수 곱셈기(350)를 포함한다.Referring to FIG. 3, the complex constant multiplier 300 according to an embodiment of the present invention may include a first real multiplier 310, a second real multiplier 320, a two's complement operator 330, an adder 340, and the like. A third real multiplier 350 is included.

제1 실수 곱셈기(310)는 제1 삼각함수값(361)과 제2 삼각함수값(362)을 합한 값에 제1 입력값(363)을 곱한다. 제1 실수 곱셈기(310)는 곱의 연산에 대한 결과 값을 출력할 수 있다.The first real multiplier 310 multiplies the sum of the first trigonometric value 361 and the second trigonometric value 362 by the first input value 363. The first real multiplier 310 may output a result value for the operation of the product.

제2 실수 곱셈기(320)는 제2 삼각함수값(362)에서 제1 삼각함수값(361)을 뺀 값에 제2 입력값(364)을 곱한다. 제2 실수 곱셈기(320)는 곱의 연산에 대한 결과 값을 출력할 수 있다.The second real multiplier 320 multiplies the second input value 364 by a value obtained by subtracting the first trigonometric value 361 from the second trigonometric value 362. The second real multiplier 320 may output a result value of the operation of the product.

2의 보수 연산기(330)는 제1 입력값(363)에 대한 2의 보수값을 연산한다. 2의 보수 연산기(330)는 연산 결과값을 출력할 수 있다.The two's complement operator 330 calculates a two's complement value for the first input value 363. The two's complement operator 330 may output an operation result value.

덧셈기(340)는 2의 보수 연산기의 출력값과 제2 입력값(364)을 더한다. 덧셈기(340)는 덧셈의 연산에 대한 결과값을 출력할 수 있다.The adder 340 adds the output value of the two's complement operator and the second input value 364. The adder 340 may output a result value of the operation of the addition.

제3 실수 곱셈기(350)는 덧셈기(340)의 출력값에 제2 삼각함수값(362)을 곱한다. 제3 실수 곱셈기(350)는 곱의 연산에 대한 결과값을 출력할 수 있다.The third real multiplier 350 multiplies the output value of the adder 340 by the second trigonometric value 362. The third real multiplier 350 may output a result value of the operation of the product.

본 발명의 일측에 따르면, 복소수 상수 곱셈기(300)는 제1 멀티플랙서(미도시) 및 제2 멀티플랙서(미도시)를 더 포함할 수 있다.According to one side of the present invention, the complex constant multiplier 300 may further include a first multiplexer (not shown) and a second multiplexer (not shown).

복소수 상수 곱셈기(300)는 복소수 입력값을 입력 받는다. The complex constant multiplier 300 receives a complex input value.

이때, 제1 멀티플랙서는 상기 복소수 입력값의 실수부 및 복소수 입력값의 허수부 각각을 입력 받을 수 있다. 또한, 제2 멀티플랙서는 상기 실수부 및 상기 허수부 각각을 입력 받을 수 있다.In this case, the first multiplexer may receive each of a real part of the complex input value and an imaginary part of the complex input value. In addition, the second multiplexer may receive each of the real part and the imaginary part.

제1 멀티플랙서는 회전인자 테이블에 기반하여 입력 받은 복소수 입력값의 실수부 및 허수부 중 하나를 선택하여 출력한다. 회전인자 테이블에 대해서는 도 4 및 표 1을 참조하여 뒤에서 상세히 설명한다.The first multiplexer selects and outputs one of a real part and an imaginary part of the complex input value received based on the rotation factor table. The rotation factor table will be described in detail later with reference to FIGS. 4 and 1.

제2 멀티플랙서는 회전인자 테이블에 기반하여 입력 받은 복소수 입력값의 실수부 및 허수부 중 하나를 선택하여 출력한다.The second multiplexer selects and outputs one of a real part and an imaginary part of the complex input value received based on the rotation factor table.

실시예에 따라서는, 제1 입력값(363)은 제1 멀티플랙서의 출력값일 수 있다. 또한, 제2 입력값(364)은 제2 멀티플랙서의 출력값일 수 있다.According to an embodiment, the first input value 363 may be an output value of the first multiplexer. In addition, the second input value 364 may be an output value of the second multiplexer.

본 발명의 일측에 따르면, 복소수 상수 곱셈기(300)는 제4 실수 곱셈기(미도시)를 더 포함할 수 있다.According to one aspect of the invention, the complex constant multiplier 300 may further include a fourth real multiplier (not shown).

제4 실수 곱셈기는 제3 삼각함수값 및 제1 입력값(363)을 곱한다. 제4 실수 곱셈기는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The fourth real multiplier multiplies the third trigonometric value and the first input value 363. The fourth real multiplier may output a result value of the multiplication operation.

실시예에 따라서는, 복소수 상수 곱셈기(300)는 제5 실수 곱셈기(미도시)를 더 포함할 수 있다.According to an embodiment, the complex constant multiplier 300 may further include a fifth real multiplier (not shown).

제5 실수 곱셈기는 제3 삼각함수값 및 제2 입력값(364)을 곱한다. 제5 실수 곱셈기는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The fifth real multiplier multiplies the third trigonometric value and the second input value 364. The fifth real multiplier may output a result value of the multiplication operation.

본 발명의 일측에 따르면, 제1 삼각함수값은

Figure 112010020467026-pat00024
일 수 있다. 또한, 제2 삼각함수값은
Figure 112010020467026-pat00025
일 수 있다. 또한, 제3 삼각함수값은
Figure 112010020467026-pat00026
일 수 있다.According to one aspect of the invention, the first trigonometric value is
Figure 112010020467026-pat00024
Lt; / RTI > In addition, the second trigonometric function value is
Figure 112010020467026-pat00025
Lt; / RTI > In addition, the third trigonometric function value is
Figure 112010020467026-pat00026
Lt; / RTI >

도 4a 및 도 4b는 본 발명의 또 다른 일실시예에 따른 복소수 상수 곱셈기의 구성을 나타내는 도면이다.4A and 4B are diagrams illustrating a configuration of a complex constant multiplier according to another embodiment of the present invention.

도 4a를 참조하면, 본 발명의 일실시예에 따른 복소수 상수 곱셈기(400)는 10개의 멀티플랙서(411 내지 420), 5개의 실수 곱셈기(421 내지 425), 4개의 2의 보수 연산기(441 내지 444) 및 3개의 덧셈기(451 내지 453)를 포함한다.Referring to FIG. 4A, a complex constant multiplier 400 according to an embodiment of the present invention includes ten multiplexers 411 to 420, five real multipliers 421 to 425, and four two's complement operators 441. To 444 and three adders 451 to 453.

복소수 상수 곱셈기(400)는 복소수 입력값을 입력 받는다. 실시예에 따라서는, 복소수 상수 곱셈기(400)에 연결되어 있는 딜레이로부터 상기 복소수 입력값을 입력 받을 수 있다.The complex constant multiplier 400 receives a complex input value. According to an embodiment, the complex input value may be input from a delay connected to the complex constant multiplier 400.

복소수 입력값의 실수부(401)와 허수부(402)는 멀티플랙서(411)에 입력된다. 또한, 실수부(401)와 허수부(402)는 멀티플랙서(412)에 입력된다.The real part 401 and the imaginary part 402 of the complex input value are input to the multiplexer 411. In addition, the real part 401 and the imaginary part 402 are input to the multiplexer 412.

멀티플랙서(411)와 멀티플랙서(412)는 회전인자 테이블에 기반하여 실수부(401)와 허수부(402) 중 하나를 선택하여 출력한다.The multiplexer 411 and the multiplexer 412 select and output one of the real part 401 and the imaginary part 402 based on the rotation factor table.

회전인자 테이블은 복소수 상수 곱셈기(400)에 입력되는 복소수 입력값에 곱해지는 회전 인자를 선택하기 위해 10개의 멀티플랙서(411 내지 420)를 제어하는 제어 신호를 나타낸다. The rotation factor table represents a control signal for controlling the ten multiplexers 411 to 420 to select a rotation factor that is multiplied by the complex input value input to the complex constant multiplier 400.

본 발명의 일측에 따르면, 복소수 상수 곱셈기(400)는 7 개의 회전인자를 포함할 수 있다. 회전인자는

Figure 112010020467026-pat00027
를 포함할 수 있다. 실시예에 따라서는, 회전인자는 1, -j,
Figure 112010020467026-pat00028
,
Figure 112010020467026-pat00029
및
Figure 112010020467026-pat00030
중 적어도 하나를 선택하고, 선택한 값을 조합한 값일 수 있다.According to one aspect of the invention, the complex constant multiplier 400 may include seven rotation factors. The rotating factor
Figure 112010020467026-pat00027
. ≪ / RTI > According to an embodiment, the rotation factor is 1, -j,
Figure 112010020467026-pat00028
,
Figure 112010020467026-pat00029
And
Figure 112010020467026-pat00030
At least one of the selected values may be a combination of the selected values.

실시예에 따라서는, 회전인자 테이블은 하기 표 1일 수 있다.According to an embodiment, the rotation factor table may be Table 1 below.

회전인자Rotation factor 1One W8 1 W 8 1 -j-j -jW16 1 -jW 16 1 W16 1 W 16 1 W16 3 W 16 3 -W16 1 -W 16 1 제1 제어 신호
(461)First control signal
(461) 00 00 00 00 00 1One 00 제2 제어 신호
(462)Second control signal
(462) xx 1One xx 1One 00 00 00 제3 제어 신호
(463)Third control signal
(463) 00 1One 00 1One 1One 1One 1One 제4 제어 신호
(464)Fourth control signal
(464) 00 00 22 22 00 33 1One 'x' 에는 임의의 값이 대입 가능'x' can be any value

예를 들어, 회전인자가 -j인 경우, 멀티플랙서(411) 및 멀티플랙서(412)를 제어하는 제어 신호(461)는 멀티플랙서(411) 및 멀티플랙서(412)가 0에 대응하는 입력값을 출력하도록 하는 정보를 포함할 수 있다. 따라서, 멀티플랙서(411)는 0에 대응하는 실수부(401)을 출력하고, 멀티플랙서(412)는 0에 대응하는 허수부(402)를 출력할 수 있다.For example, when the rotation factor is -j, the control signal 461 for controlling the multiplexer 411 and the multiplexer 412 is set to 0 by the multiplexer 411 and the multiplexer 412. It may include information to output a corresponding input value. Accordingly, the multiplexer 411 may output the real part 401 corresponding to zero, and the multiplexer 412 may output the imaginary part 402 corresponding to zero.

또한, 멀티플랙서(413), 멀티플랙서(414), 멀티플랙서(415) 및 멀티플랙서(416)를 제어하는 제어 신호(463)는 멀티플랙서(413), 멀티플랙서(414), 멀티플랙서(415) 및 멀티플랙서(416)가 임의의 값에 대응하는 입력값을 출력하도록 하는 정보를 포함할 수 있다. 따라서, 멀티플랙서(413), 멀티플랙서(414), 멀티플랙서(415) 및 멀티플랙서(416)는 0에 대응하는 입력값을 출력하거나 1에 대응하는 입력값을 출력할 수 있다.In addition, the control signals 463 for controlling the multiplexer 413, the multiplexer 414, the multiplexer 415, and the multiplexer 416 are the multiplexer 413, the multiplexer 414. ), The multiplexer 415 and the multiplexer 416 may include information to output an input value corresponding to any value. Accordingly, the multiplexer 413, the multiplexer 414, the multiplexer 415, and the multiplexer 416 may output an input value corresponding to zero or an input value corresponding to one. .

또한, 멀티플랙서(417) 및 멀티플랙서(418)를 제어하는 제어 신호(463)는 멀티플랙서(417) 및 멀티플랙서(418)가 0에 대응하는 입력값을 출력하도록 하는 정보를 포함할 수 있다. 따라서, 멀티플랙서(417)는 0에 대응하는 멀티플랙서(411)의 출력값을 출력하고, 멀티플랙서(418)는 0에 대응하는 멀티플랙서(412)의 출력값을 출력할 수 있다.In addition, the control signal 463 for controlling the multiplexer 417 and the multiplexer 418 provides information for causing the multiplexer 417 and the multiplexer 418 to output an input value corresponding to zero. It may include. Accordingly, the multiplexer 417 may output the output value of the multiplexer 411 corresponding to 0, and the multiplexer 418 may output the output value of the multiplexer 412 corresponding to 0. FIG.

또한, 멀티플랙서(419) 및 멀티플랙서(420)를 제어하는 제어 신호(464)는 멀티플랙서(419) 및 멀티플랙서(420)가 2에 대응하는 입력값을 출력하도록 하는 정보를 포함할 수 있다. 따라서, 멀티플랙서(419)는 2에 대응하는 멀티플랙서(418)의 출력값을 출력하고, 멀티플랙서(420)는 2에 대응하는 멀티플랙서(417)의 출력값에 대한 2의 보수값을 연산한 결과값을 출력할 수 있다.In addition, the control signal 464 controlling the multiplexer 419 and the multiplexer 420 may provide information for causing the multiplexer 419 and the multiplexer 420 to output an input value corresponding to two. It may include. Thus, the multiplexer 419 outputs the output value of the multiplexer 418 corresponding to two, and the multiplexer 420 is a two's complement value for the output value of the multiplexer 417 corresponding to two. You can output the result of calculating.

실수 곱셈기(421)는 삼각함수값을 나타내는 변수a(431)와 삼각함수값을 나타내는 변수b(432)를 합한 값 및 멀티플랙서(411)의 출력값을 곱한다. 실수 곱셈기(421)는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The real multiplier 421 multiplies the sum of the variable a 431 representing the trigonometric value and the variable b 432 representing the trigonometric value and the output value of the multiplexer 411. The real multiplier 421 may output a result value of the multiplication operation.

실수 곱셈기(422)는 변수b(432)에서 변수a(431)를 뺀 값 및 멀티플랙서(412)의 출력값을 곱한다. 실수 곱셈기(422)는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The real multiplier 422 multiplies the variable b 432 minus the variable a 431 and the output value of the multiplexer 412. The real multiplier 422 may output a result value of the multiplication operation.

실수 곱셈기(423)는 삼각함수값을 나타내는 변수c(433)가 포함하는 값 및 멀티플랙서(411)의 출력값을 곱한다. 실수 곱셈기(423)는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The real multiplier 423 multiplies the value included in the variable c433 representing the trigonometric value and the output value of the multiplexer 411. The real multiplier 423 may output a result value of the multiplication operation.

실수 곱셈기(424)는 변수b(432)가 포함하는 값 및 덧셈기(451)의 출력값을 곱한다. 실수 곱셈기(424)는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The real multiplier 424 multiplies the value included in the variable b 432 and the output of the adder 451. The real multiplier 424 may output a result of performing the multiplication operation.

덧셈기(451)는 2의 보수 연산기(441)의 출력값 및 멀티플랙서(412)의 출력값을 더한다. 덧셈기(451)는 덧셈의 연산을 수행한 결과값을 출력할 수 있다.The adder 451 adds the output value of the two's complement operator 441 and the output value of the multiplexer 412. The adder 451 may output a result value of the addition operation.

2의 보수 연산기(441)는 멀티플랙서(411)의 출력값에 대한 2의 보수값을 연산한다. 2의 보수 연산기(441)는 2의 보수값을 출력할 수 있다.The two's complement operator 441 calculates a two's complement value with respect to the output value of the multiplexer 411. The two's complement operator 441 may output a two's complement value.

실수 곱셈기(425)는 변수c(433)가 포함하는 값 및 멀티플랙서(412)의 출력값을 곱한다. 실수 곱셈기(425)는 곱셈의 연산을 수행한 결과값을 출력할 수 있다.The real multiplier 425 multiplies the value included in the variable c 433 and the output value of the multiplexer 412. The real multiplier 425 may output a result value of the multiplication operation.

본 발명의 일측에 따르면, 변수a가 포함하는 제1 삼각함수값은

Figure 112010020467026-pat00031
일 수 있다. 또한, 변수b가 포함하는 제2 삼각함수값은
Figure 112010020467026-pat00032
일 수 있다. 또한, 변수c가 포함하는 제3 삼각함수값은
Figure 112010020467026-pat00033
일 수 있다.According to one aspect of the present invention, the first trigonometric function value included in the variable a is
Figure 112010020467026-pat00031
Lt; / RTI > In addition, the second trigonometric value included in the variable b is
Figure 112010020467026-pat00032
Lt; / RTI > In addition, the third trigonometric value included in the variable c is
Figure 112010020467026-pat00033
Lt; / RTI >

멀티플랙서(413)는 실수 곱셈기(421)의 출력값 및 실수 곱셈기(423)의 출력값을 입력 받을 수 있다. 멀티플랙서(414)는 실수 곱셈기(422)의 출력값 및 실수 곱셈기(423)의 출력값을 입력 받을 수 있다. 멀티플랙서(415)는 실수 곱셈기(424)의 출력값 및 실수 곱셈기(425)의 출력값을 입력 받을 수 있다. 멀티플랙서(416)는 실수 곱셈기(424)의 출력값 및 실수 곱셈기(425)의 출력값을 입력 받을 수 있다. The multiplexer 413 may receive an output value of the real multiplier 421 and an output value of the real multiplier 423. The multiplexer 414 may receive an output value of the real multiplier 422 and an output value of the real multiplier 423. The multiplexer 415 may receive an output value of the real multiplier 424 and an output value of the real multiplier 425. The multiplexer 416 may receive an output value of the real multiplier 424 and an output value of the real multiplier 425.

멀티플랙서(413), 멀티플랙서(414), 멀티플랙서(415) 및 멀티플랙서(416)는 회전인자 테이블에 기반하여 복수 개의 입력값 중 하나를 선택하여 출력한다.The multiplexer 413, the multiplexer 414, the multiplexer 415, and the multiplexer 416 select and output one of a plurality of input values based on the rotation factor table.

덧셈기(452)는 멀티플랙서(413)의 출력값 및 멀티플랙서(416)의 출력값을 더한다. 덧셈기(452)는 덧셈의 연산을 수행한 결과값을 출력할 수 있다.The adder 452 adds the output value of the multiplexer 413 and the output value of the multiplexer 416. The adder 452 may output a result value of the addition operation.

덧셈기(453)는 멀티플랙서(415)의 출력값 및 2의 보수 연산기(442)의 출력값을 더한다. 덧셈기(453)는 덧셈의 연산을 수행한 결과값을 출력할 수 있다.The adder 453 adds the output of the multiplexer 415 and the output of the two's complement operator 442. The adder 453 may output a result value of the addition operation.

2의 보수 연산기(442)는 멀티플랙서(414)의 출력값에 대한 2의 보수값을 연산한다. 2의 보수 연산기(442)는 2의 보수값을 출력할 수 있다.The two's complement operator 442 calculates a two's complement value for the output of the multiplexer 414. The two's complement operator 442 may output a two's complement value.

멀티플랙서(417)는 멀티플랙서(411)의 출력값 및 덧셈기(452)의 출력값을 입력 받을 수 있다. 멀티플랙서(418)는 멀티플랙서(412)의 출력값 및 덧셈기(453)의 출력값을 입력 받을 수 있다.The multiplexer 417 may receive an output value of the multiplexer 411 and an output value of the adder 452. The multiplexer 418 may receive an output value of the multiplexer 412 and an output value of the adder 453.

멀티플랙서(417) 및 멀티플랙서(418)는 회전인자 테이블에 기반하여 복수 개의 입력값 중 하나를 선택하여 출력한다.The multiplexer 417 and the multiplexer 418 select and output one of a plurality of input values based on the rotation factor table.

2의 보수 연산기(443)는 멀티플랙서(417)의 출력값에 대한 2의 보수값을 연산한다. 2의 보수 연산기(443)는 2의 보수값을 출력할 수 있다.The two's complement operator 443 calculates a two's complement value with respect to the output value of the multiplexer 417. The two's complement operator 443 may output a two's complement value.

2의 보수 연산기(444)는 멀티플랙서(418)의 출력값에 대한 2의 보수값을 연산한다. 2의 보수 연산기(443)는 2의 보수값을 출력할 수 있다.The two's complement operator 444 calculates a two's complement value for the output of the multiplexer 418. The two's complement operator 443 may output a two's complement value.

멀티플랙서(419)는 멀티플랙서(417)의 출력값, 멀티플랙서(418)의 출력값 및 2의 보수 연산기(443)의 출력값을 입력 받을 수 있다.The multiplexer 419 may receive an output value of the multiplexer 417, an output value of the multiplexer 418, and an output value of the two's complement operator 443.

멀티플랙서(420)는 멀티플랙서(418)의 출력값, 2의 보수 연산기(443)의 출력값 및 2의 보수 연산기(444)의 출력값을 입력 받을 수 있다.The multiplexer 420 may receive an output value of the multiplexer 418, an output value of the two's complement operator 443, and an output value of the two's complement operator 444.

멀티플랙서(419) 및 멀티플랙서(420)는 회전인자 테이블에 기반하여 복수 개의 입력값 중 하나를 선택하여 출력한다.The multiplexer 419 and the multiplexer 420 select and output one of a plurality of input values based on the rotation factor table.

복소수 상수 곱셈기(400)는 복소수 출력값을 출력한다. 이때, 멀티플랙서(419)의 출력값은 복소수 상수 곱셈기(400)의 출력값의 실수부일 수 있다. 또한, 멀티플랙서(420)의 출력값은 복소수 상수 곱셈기(400)의 출력값의 허수부일 수 있다.The complex constant multiplier 400 outputs a complex output value. In this case, the output value of the multiplexer 419 may be a real part of the output value of the complex constant multiplier 400. In addition, the output value of the multiplexer 420 may be an imaginary part of the output value of the complex constant multiplier 400.

본 발명의 일측에 따르면, 멀티플랙서(415) 및 멀티플랙서(416)는 하나의 멀티플랙서로 구현될 수 있다. 이하, 도 4b를 참조하여 멀티플랙서(415) 및 멀티플랙서(416)가 하나의 멀티플랙서로 구현되는 복소수 상수 곱셈기에 대해 설명한다.According to one side of the present invention, the multiplexer 415 and multiplexer 416 may be implemented as one multiplexer. Hereinafter, a complex constant multiplier in which the multiplexer 415 and the multiplexer 416 are implemented as one multiplexer will be described with reference to FIG. 4B.

도 4b를 참조하면, 본 발명의 일실시예에 따른 복소수 상수 곱셈기(470)는 멀티플랙서(415) 및 멀티플랙서(416)가 하나로 구현된 멀티플랙서(480)를 포함한다.Referring to FIG. 4B, the complex constant multiplier 470 according to an embodiment of the present invention includes a multiplexer 480 in which the multiplexer 415 and the multiplexer 416 are implemented as one.

멀티플랙서(480)는 실수 곱셈기(471)의 출력값 및 실수 곱셈기(472)의 출력값을 입력 받을 수 있다. 또한, 멀티플랙서(480)는 회전인자 테이블에 기반하여 실수 곱셈기(471)의 출력값 및 실수 곱셈기(472)의 출력값 중 어느 하나를 선택하여 출력할 수 있다. 이때, 멀티플랙서(480)의 출력값은 덧셈기(491) 및 덧셈기(492)에게 각각 입력될 수 있다.The multiplexer 480 may receive an output value of the real multiplier 471 and an output value of the real multiplier 472. In addition, the multiplexer 480 may select and output any one of an output value of the real multiplier 471 and an output value of the real multiplier 472 based on the rotation factor table. In this case, an output value of the multiplexer 480 may be input to the adder 491 and the adder 492, respectively.

본 발명의 일실시예에 따른 복소수 상수 곱셈기(470)는, 도 4a의 복소수 상수 곱셈기(400)와 대비하여 멀티플랙서(415) 및 멀티플랙서(416)가 하나의 멀티플랙서(480)로 구현되는 구성의 차이 외에는, 복소수 상수 곱셈기(400)와 동일한 구성을 포함할 수 있다.In the complex constant multiplier 470 according to the exemplary embodiment of the present invention, the multiplexer 415 and the multiplexer 416 have one multiplexer 480 as compared to the complex constant multiplier 400 of FIG. 4A. In addition to the difference in the configuration implemented by, it may include the same configuration as the complex constant multiplier 400.

도 4c는 본 발명의 일실시예에 따른 고속 푸리에 변환 장치의 구성을 나타내는 도면이다.4C is a diagram illustrating a configuration of a fast Fourier transform device according to an embodiment of the present invention.

도 4c를 참조하면, 본 발명의 일실시예에 따른 고속 푸리에 변환 장치(495)는 딜레이(496) 및 복소수 상수 곱셈기(497)를 포함할 수 있다.Referring to FIG. 4C, a fast Fourier transform device 495 according to an embodiment of the present invention may include a delay 496 and a complex constant multiplier 497.

딜레이(Delay)(496)는 도 1의 16D(151), 8D(152), 4D(153), 2D(154) 및 D(155) 중 어느 하나일 수 있다.Delay 496 may be any one of 16D 151, 8D 152, 4D 153, 2D 154, and D 155 of FIG. 1.

복소수 상수 곱셈기(497)는 딜레이(496)와 연결되어 딜레이(496)로부터 복소수 입력값을 입력 받을 수 있다. 이 때, 복소수 상수 곱셈기(497)는 도 4a의 복소수 상수 곱셈기(400) 또는 도 4b의 복소수 상수 곱셈기(470)와 동일한 구성을 포함할 수 있다.The complex constant multiplier 497 may be connected to the delay 496 to receive a complex input value from the delay 496. In this case, the complex constant multiplier 497 may include the same configuration as the complex constant multiplier 400 of FIG. 4A or the complex constant multiplier 470 of FIG. 4B.

실시예에 따라서는, 복소수 상수 곱셈기(497)는 제1 멀티플렉서, 제2 멀티플렉서, 제1 실수 곱셈기, 제2 실수 곱셈기, 2의 보수 연산기, 덧셈기 및 제3 실수 곱셈기를 포함할 수 있다.According to an embodiment, the complex constant multiplier 497 may include a first multiplexer, a second multiplexer, a first real multiplier, a second real multiplier, a two's complement operator, an adder, and a third real multiplier.

제1 멀티플랙서는 회전인자 테이블에 기반하여 딜레이(496)로부터 입력 받는 복소수 입력값의 실수부 및 허수부 중 하나를 제1 입력값으로 선택하여 출력할 수 있다.The first multiplexer may select and output one of a real part and an imaginary part of the complex input value received from the delay 496 as a first input value based on the rotation factor table.

제2 멀티플랙서는 회전인자 테이블에 기반하여 복소수 입력값의 실수부 및 허수부 중 하나를 제2 입력값으로 선택하여 출력할 수 있다.The second multiplexer may select and output one of a real part and an imaginary part of a complex input value as a second input value based on the rotation factor table.

제1 실수 곱셈기는 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱할 수 있다. 본 발명의 일측에 따르면, 제1 삼각함수값은

Figure 112010020467026-pat00034
일 수 있다. 또한, 제2 삼각함수값은
Figure 112010020467026-pat00035
일 수 있다. The first real multiplier may multiply the first input value by the sum of the first trigonometric value and the second trigonometric value. According to one aspect of the invention, the first trigonometric value is
Figure 112010020467026-pat00034
Lt; / RTI > In addition, the second trigonometric function value is
Figure 112010020467026-pat00035
Lt; / RTI >

제2 실수 곱셈기는 제2 삼각함수값에서 제1 삼각함수값을 뺀 값에 제2 입력값을 곱할 수 있다.The second real multiplier may multiply the second input value by subtracting the first trigonometric value from the second trigonometric value.

2의 보수 연산기는 제1 입력값에 대한 2의 보수값을 연산할 수 있다.The two's complement operator may calculate a two's complement value for the first input value.

덧셈기는 2의 보수 연산기의 출력값과 제2 입력값을 더할 수 있다.The adder may add the output value of the two's complement operator and the second input value.

제3 실수 곱셈기는 덧셈기의 출력값에 제2 삼각함수값을 곱할 수 있다.The third real multiplier may multiply the output value of the adder by the second trigonometric value.

본 발명의 일측에 따르면, 복소수 상수 곱셈기(497)는 제3 삼각함수값에 제1 입력값을 곱하는 제4 실수 곱셈기를 더 포함할 수 있다. 또한, 복소수 상수 곱셈기(497)는 제3 삼각함수값에 제2 입력값을 곱하는 제5 실수 곱셈기를 더 포함할 수 있다. 실시예에 따라서는, 제3 삼각함수값은

Figure 112010020467026-pat00036
일 수 있다.According to one aspect of the present invention, the complex constant multiplier 497 may further include a fourth real multiplier that multiplies the third trigonometric value by the first input value. In addition, the complex constant multiplier 497 may further include a fifth real multiplier that multiplies the third trigonometric value by the second input value. According to an embodiment, the third trigonometric function value is
Figure 112010020467026-pat00036
Lt; / RTI >

도 5a는 본 발명의 일실시예에 따른 고속 푸리에 변환 방법을 나타내는 흐름도이다. 5A is a flowchart illustrating a fast Fourier transform method according to an embodiment of the present invention.

도 5a를 참조하면, 본 발명의 일실시예에 따른 고속 푸리에 변환 방법은 딜레이로부터 복소수 입력값을 입력 받을 수 있다(S501).Referring to FIG. 5A, the fast Fourier transform method according to an embodiment of the present invention may receive a complex input value from a delay (S501).

고속 푸리에 변환 방법은 회전인자 테이블에 기반하여 복소수 입력값의 실수부 및 허수부 중 하나를 제1 입력값으로 선택하여 출력할 수 있다(S502).The fast Fourier transform method may select and output one of a real part and an imaginary part of a complex input value as a first input value based on the rotation factor table (S502).

고속 푸리에 변환 방법은 회전인자 테이블에 기반하여 복소수 입력값의 실수부 및 허수부 중 하나를 제2 입력값으로 선택하여 출력할 수 있다(S503).The fast Fourier transform method may select and output one of a real part and an imaginary part of a complex input value as a second input value based on the rotation factor table (S503).

고속 푸리에 변환 방법은 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱할 수 있다(S504). 본 발명의 일측에 따르면, 제1 삼각함수값은

Figure 112010020467026-pat00037
일 수 있다. 또한, 제2 삼각함수값은
Figure 112010020467026-pat00038
일 수 있다. The fast Fourier transform method may multiply the first input value by the sum of the first trigonometric value and the second trigonometric value (S504). According to one aspect of the invention, the first trigonometric value is
Figure 112010020467026-pat00037
Lt; / RTI > In addition, the second trigonometric function value is
Figure 112010020467026-pat00038
Lt; / RTI >

고속 푸리에 변환 방법은 제2 삼각함수값에서 제1 삼각함수값을 뺀 값에 제2 입력값을 곱할 수 있다(S505).The fast Fourier transform method may multiply the second input value by a value obtained by subtracting the first trigonometric value from the second trigonometric value (S505).

고속 푸리에 변환 방법은 제1 입력값에 대한 2의 보수값을 연산하고, 2의 보수 연산기의 출력값과 제2 입력값을 더하며, 덧셈기의 출력값에 제2 삼각함수값을 곱할 수 있다(S506).The fast Fourier transform method may calculate a two's complement value with respect to the first input value, add an output value and a second input value of the two's complement operator, and multiply the output value of the adder by the second trigonometric function value (S506). .

본 발명의 일측에 따르면, 고속 푸리에 변환 방법은 제3 삼각함수값에 제1 입력값을 곱하는 단계를 더 포함할 수 있다. 실시예에 따라서는, 제3 삼각함수값은

Figure 112010020467026-pat00039
일 수 있다. 또한, 고속 푸리에 변환 방법은 제3 삼각함수값에 제2 입력값을 곱하는 단계를 더 포함할 수 있다. According to an aspect of the present invention, the fast Fourier transform method may further include multiplying the third trigonometric value by the first input value. According to an embodiment, the third trigonometric function value is
Figure 112010020467026-pat00039
Lt; / RTI > The fast Fourier transform method may further include multiplying the third trigonometric value by the second input value.

본 발명의 일측에 따르면, 단계(S501) 내지 단계(S506)는 순차적으로 또는 병렬적으로 동시에 진행될 수 있다.According to one side of the present invention, step S501 to step S506 may proceed simultaneously or sequentially in parallel.

도 5b는 본 발명의 일실시예에 따른 복소수 상수 곱셈 방법을 나타내는 흐름도이다.5B is a flowchart illustrating a complex constant multiplication method according to an embodiment of the present invention.

도 5b를 참조하면, 본 발명의 일실시예에 따른 복소수 상수 곱셈 방법은 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱한다(S510).Referring to FIG. 5B, the complex constant multiplication method according to an embodiment of the present invention multiplies the first input value by the sum of the first trigonometric value and the second trigonometric value (S510).

또한, 제2 삼각함수값에서 제1 삼각함수값을 뺀 값에 제2 입력값을 곱한다(S520).In operation S520, a value obtained by subtracting the first trigonometric function value from the second trigonometric function value is multiplied by the second input value.

또한, 제1 입력값에 대한 2의 보수값과 제2 입력값을 더한 값에 제2 삼각함수값을 곱한다(S530).In addition, the second trigonometric value is multiplied by the sum of the two's complement value and the second input value with respect to the first input value (S530).

실시예에 따라서는, 복소수 상수 곱셈 방법은 제3 삼각함수값에 제1 입력값을 곱할 수 있다. 또한, 복소수 상수 곱셈 방법은 제3 삼각함수값에 제2 입력값을 곱할 수 있다.According to an embodiment, the complex constant multiplication method may multiply the third trigonometric value by the first input value. In addition, the complex constant multiplication method may multiply the third trigonometric value by the second input value.

본 발명의 일측에 따르면, 제1 삼각함수값은

Figure 112010020467026-pat00040
일 수 있다. 또한, 제2 삼각함수값은
Figure 112010020467026-pat00041
일 수 있다. 또한, 제3 삼각함수값은
Figure 112010020467026-pat00042
일 수 있다.According to one aspect of the invention, the first trigonometric value is
Figure 112010020467026-pat00040
Lt; / RTI > In addition, the second trigonometric function value is
Figure 112010020467026-pat00041
Lt; / RTI > In addition, the third trigonometric function value is
Figure 112010020467026-pat00042
Lt; / RTI >

본 발명의 일측에 따르면, 단계(S510), 단계(S520) 및 단계(S530)는 순차적으로 또는 병렬적으로 동시에 진행될 수 있다.According to one side of the present invention, step S510, step S520 and step S530 may proceed simultaneously or sequentially in parallel.

본 발명에 따른 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.Embodiments according to the present invention may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions recorded on the medium may be those specially designed and constructed for the present invention or may be available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as a hard disk, a floppy disk, and a magnetic tape; optical media such as CD-ROM and DVD; magnetic recording media such as a floppy disk; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.

100 : 4-병렬 처리 128-포인트 고속 푸리에 변환 처리 장치
101 : 수정된 래딕스-24 구조
102 : 래딕스-23 구조100: 4-parallel processing 128-point fast Fourier transform processing unit
101: Modified Radix-2 4 structure
102: Radix-2 3 structure

Claims (11)

딜레이; 및
상기 딜레이로부터 복소수 입력값을 입력 받는 복소수 상수 곱셈기
를 포함하고,
상기 복소수 상수 곱셈기는,
회전인자 테이블에 기반하여 상기 복소수 입력값의 실수부 및 상기 복소수 입력값의 허수부 중 하나를 제1 입력값으로 선택하여 출력하는 제1 멀티플랙서;
상기 회전인자 테이블에 기반하여 상기 실수부 및 상기 허수부 중 하나를 제2 입력값으로 선택하여 출력하는 제2 멀티플랙서;
제1 삼각함수값과 제2 삼각함수값을 합한 값에 상기 제1 입력값을 곱하는 제1 실수 곱셈기;
상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 상기 제2 입력값을 곱하는 제2 실수 곱셈기;
상기 제1 입력값에 대한 2의 보수값을 연산하는 2의 보수 연산기;
상기 2의 보수 연산기의 출력값과 상기 제2 입력값을 더하는 덧셈기; 및
상기 덧셈기의 출력값에 상기 제2 삼각함수값을 곱하는 제3 실수 곱셈기
를 포함하는 고속 푸리에 변환 장치.delay; And
A complex constant multiplier that receives a complex input value from the delay
Lt; / RTI >
The complex constant multiplier,
A first multiplexer for selecting and outputting one of a real part of the complex input value and an imaginary part of the complex input value as a first input value based on a rotation factor table;
A second multiplexer for selecting and outputting one of the real part and the imaginary part as a second input value based on the rotation factor table;
A first real multiplier multiplying the first input value by a sum of a first trigonometric value and a second trigonometric value;
A second real multiplier multiplying the second input value by a value obtained by subtracting the first trigonometric value from the second trigonometric value;
A two's complement calculator for calculating a two's complement value for the first input value;
An adder for adding an output value of the two's complement operator and the second input value; And
A third real multiplier that multiplies the output value of the adder by the second trigonometric value
Fast Fourier transform device comprising a. 제1항에 있어서, 상기 복소수 상수 곱셈기는,
제3 삼각함수값에 상기 제1 입력값을 곱하는 제4 실수 곱셈기
를 더 포함하는 고속 푸리에 변환 장치.The method of claim 1, wherein the complex constant multiplier,
A fourth real multiplier that multiplies a third trigonometric value by the first input value
Fast Fourier transform device further comprising. 제1항에 있어서, 상기 복소수 상수 곱셈기는,
상기 제3 삼각함수값에 상기 제2 입력값을 곱하는 제5 실수 곱셈기
를 더 포함하는 고속 푸리에 변환 장치.The method of claim 1, wherein the complex constant multiplier,
A fifth real multiplier that multiplies the third trigonometric value by the second input value
Fast Fourier transform device further comprising. 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱하는 제1 실수 곱셈기;
상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 제2 입력값을 곱하는 제2 실수 곱셈기;
상기 제1 입력값에 대한 2의 보수값을 연산하는 2의 보수 연산기;
상기 2의 보수 연산기의 출력값과 상기 제2 입력값을 더하는 덧셈기; 및
상기 덧셈기의 출력값에 상기 제2 삼각함수값을 곱하는 제3 실수 곱셈기
를 포함하는 복소수 상수 곱셈기.A first real multiplier multiplying the first input value by the sum of the first trigonometric value and the second trigonometric value;
A second real multiplier multiplying a second input value by subtracting the first trigonometric value from the second trigonometric value;
A two's complement calculator for calculating a two's complement value for the first input value;
An adder for adding an output value of the two's complement operator and the second input value; And
A third real multiplier that multiplies the output value of the adder by the second trigonometric value
Complex constant multiplier comprising. 제4항에 있어서,
회전인자 테이블에 기반하여 상기 복소수 상수 곱셈기에 입력되는 복소수 입력값의 실수부 및 상기 복소수 입력값의 허수부 중 하나를 선택하여 출력하는 제1 멀티플랙서; 및
상기 회전인자 테이블에 기반하여 상기 실수부 및 상기 허수부 중 하나를 선택하여 출력하는 제2 멀티플랙서
를 더 포함하고,
상기 제1 입력값은 상기 제1 멀티플랙서의 출력값이고,
상기 제2 입력값은 상기 제2 멀티플랙서의 출력값인 복소수 상수 곱셈기.5. The method of claim 4,
A first multiplexer for selecting and outputting one of a real part of a complex input value and an imaginary part of the complex input value based on a rotation factor table; And
A second multiplexer for selecting and outputting one of the real part and the imaginary part based on the rotation factor table;
Further comprising:
The first input value is an output value of the first multiplexer,
And said second input value is an output of said second multiplexer. 제4항에 있어서,
제3 삼각함수값에 상기 제1 입력값을 곱하는 제4 실수 곱셈기
를 더 포함하는 복소수 상수 곱셈기.5. The method of claim 4,
A fourth real multiplier that multiplies a third trigonometric value by the first input value
Complex constant multiplier comprising more. 제4항에 있어서,
상기 제3 삼각함수값에 상기 제2 입력값을 곱하는 제5 실수 곱셈기
를 더 포함하는 복소수 상수 곱셈기.5. The method of claim 4,
A fifth real multiplier that multiplies the third trigonometric value by the second input value
Complex constant multiplier comprising more. 제4 항에 있어서,
상기 제1 삼각함수값은
Figure 112010020467026-pat00043
이고,
상기 제2 삼각함수값은
Figure 112010020467026-pat00044
인 복소수 상수 곱셈기.5. The method of claim 4,
The first trigonometric value is
Figure 112010020467026-pat00043
ego,
The second trigonometric function value is
Figure 112010020467026-pat00044
Complex constant multiplier. 제6항에 있어서,
상기 제3 삼각함수값은
Figure 112010020467026-pat00045
인 복소수 상수 곱셈기.The method according to claim 6,
The third trigonometric value is
Figure 112010020467026-pat00045
Complex constant multiplier. 딜레이로부터 복소수 입력값을 입력 받는 단계;
회전인자 테이블에 기반하여 상기 복소수 입력값의 실수부 및 상기 복소수 입력값의 허수부 중 하나를 제1 입력값으로 선택하여 출력하는 단계;
상기 회전인자 테이블에 기반하여 상기 실수부 및 상기 허수부 중 하나를 제2 입력값으로 선택하여 출력하는 단계;
제1 삼각함수값과 제2 삼각함수값을 합한 값에 상기 제1 입력값을 곱하는 단계;
상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 상기 제2 입력값을 곱하는 단계;
상기 제1 입력값에 대한 2의 보수값을 연산하는 단계;
상기 2의 보수값과 상기 제2 입력값을 더하는 단계; 및
상기 2의 보수값과 상기 제2 입력값을 더한 값에 상기 제2 삼각함수값을 곱하는 단계
를 포함하는 고속 푸리에 변환 방법.Receiving a complex input value from a delay;
Selecting and outputting one of a real part of the complex input value and an imaginary part of the complex input value as a first input value based on a rotation factor table;
Selecting and outputting one of the real part and the imaginary part as a second input value based on the rotation factor table;
Multiplying the first input value by a sum of a first trigonometric value and a second trigonometric value;
Multiplying the second input value by a value obtained by subtracting the first trigonometric value from the second trigonometric value;
Calculating a two's complement value for the first input value;
Adding the two's complement value and the second input value; And
Multiplying the second trigonometric value by the sum of the two's complement value and the second input value;
Fast Fourier transform method comprising a. 제1 삼각함수값과 제2 삼각함수값을 합한 값에 제1 입력값을 곱하는 단계;
상기 제2 삼각함수값에서 상기 제1 삼각함수값을 뺀 값에 제2 입력값을 곱하는 단계; 및
상기 제1 입력값에 대한 2의 보수값과 상기 제2 입력값을 더한 값에 상기 제2 삼각함수값을 곱하는 단계
를 포함하는 복소수 상수 곱셈 방법.Multiplying the first input value by the sum of the first trigonometric value and the second trigonometric value;
Multiplying a second input value by a value obtained by subtracting the first trigonometric function value from the second trigonometric function value; And
Multiplying the second trigonometric value by the sum of two's complement value for the first input value and the second input value;
Complex constant multiplication method comprising a.
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