KR101309751B1

KR101309751B1 - 차상 컴퓨터 제어장치

Info

Publication number: KR101309751B1
Application number: KR1020110061844A
Authority: KR
Inventors: 김봉택; 김효상; 김재문; 이준환
Original assignee: 김효상; 김봉택
Priority date: 2011-06-24
Filing date: 2011-06-24
Publication date: 2013-09-17
Also published as: KR20130001000A

Abstract

본 발명은 열차의 안전을 위해 마련되는 한 쌍의 차상 컴퓨터 중 액티브 상태의 차상 컴퓨터에 오류가 발생할 경우, 일정 시간 동안 액티브 상태의 차상 컴퓨터를 구동하면서, 스탠바이 상태의 차상 컴퓨터가 구동할 시간을 보상함으로써 차상 컴퓨터 사이의 제어권한 절환에 따른 문제를 해결한다.

Description

차상 컴퓨터 제어장치{System for control On Board Computer System}

본 발명은 차상 컴퓨터 제어장치에 관한 것으로, 더욱 상세하게는, 액티브 차상 컴퓨터에 오류가 발생하여 스텐바이 차상 컴퓨터로 절환 시, 스텐바이 차상 컴퓨터가 구동하는데 필요한 시간만큼 액티브 차상 컴퓨터를 구동함으로써, 열차운행의 안전을 도모하는 차상 컴퓨터 제어장치에 관한 것이다.

차상 컴퓨터(OBCS : On Board Computer System)는 열차의 구동, BEACON과 같은 지상자와의 데이터 통신, 열차의 전력제어, 열차의 제동, 객실의 에어 컨디셔너 제어, 출입문 개패, 및 조명 제어, 열차에 내장된 각종 장치는 물론, 속도제어에 관련된 다양한 제어 컴퓨터를 의미한다.

차상 컴퓨터에 오류가 발생 시, 고속으로 달리는 열차는 물론이고, 객실에 위치하는 승객의 안전을 보장하기 어렵다. 따라서, 현재 차상 컴퓨터는 동일한 형태를 갖는 차상 컴퓨터가 열차 내에 한 쌍 배치되고 있다.

한 쌍의 차상 컴퓨터 중 열차 구동에 이용되는 것을 액티브 차상 컴퓨터라 할 수 있고, 액티브 차상 컴퓨터에 오류가 발생 시, 액티브 차상 컴퓨터를 대신하여 구동하는 것을 스탠바이 차상 컴퓨터라 할 수 있다. 액티브 차상 컴퓨터가 그 기능을 정지하고, 액티브 차상 컴퓨터를 대신하여 스탠바이 차상 컴퓨터가 구동할 때, 할 때, 열차 제어불능 시간이 발생할 수 있다. 즉, 액티브 차상 컴퓨터가 구동을 정지하고 나서 스탠바이 차상 컴퓨터가 구동하므로, 수 ms ∼ 수 초에 이르는 시간 동안 열차는 제어불능 상태일 수 있다. 이에 본 출원인은 열차 제어불능 시간을 제거함으로써 열차운행, 및 승객의 안정성을 높이는 차상 컴퓨터 제어장치를 제안하고자 한다.

본 발명의 목적은 액티브 차상 컴퓨터에서 스탠바이 차상 컴퓨터로 제어 권한이 넘어갈 때, 열차 제어불능 시간이 발생하지 않도록 함으로써 열차와 승객의 안전을 도모하는 차상 컴퓨터 제어 시스템을 제공함에 있다.

상기한 목적은 본 발명에 따라, 열차에 내장되는 제1, 및 제2 차상 컴퓨터에 각각 내장되며, 상기 제1 차상 컴퓨터의 프로세서 작동에 대한 오류 발생 여부를 모니터링하여 프로세서 오류신호를 생성하는 모니터링부, 상기 프로세서 오류신호를 참조하여 상기 제1차상 컴퓨터의 오류 여부를 판단하여 상기 액티브-스텐바이 절환부로 제공하는 전력제어부, 및 상기 전력제어부의 판단 결과에 따라, 상기 제1차상 컴퓨터에 오류가 발생 시, 상기 제1 차상 컴퓨터의 구동 전원을 상기 제2차상 컴퓨터가 구동할 때까지 제공하여 상기 제1 차상 컴퓨터의 구동 오프에 따른 열차 제어불능 시간을 보상하고, 상기 제2 차상 컴퓨터에는 절환신호를 제공하는 액티브-스텐바이 절환부를 포함하며, 상기 제2 차상 컴퓨터 측 전력제어부는, 상기 제1 차상 컴퓨터 측 액티브-스텐바이 절환부에서 생성되는 상기 절환신호, 및 상기 프로세서 오류 신호가 함께 인가될 때, 상기 제2차상 컴퓨터를 구동하기 위한 구동신호를 생성하는 차상 컴퓨터 제어장치에 의해 달성된다.

본 발명에 따른 차상 컴퓨터 제어장치는, 액티브 차상 컴퓨터에 오류 발생으로 인해 스텐바이 상태인 차상 컴퓨터를 구동할 때, 스텐바이 차상 컴퓨터가 준비되는 시간 동안 액티브 차상 컴퓨터를 구동함으로써, 액티브-스텐바이 절환 시 발생하는 열차 제어불능 시간을 보상함으로써 안전한 열차 운용을 구현한다.

도 1은 본 발명에 따른 차상 컴퓨터 제어장치, 및 차상 컴퓨터 제어장치를 수납하는 차상 장치에 대한 외형도를 도시한다.
도 2는 도 1에 도시된 차상 컴퓨터 제어장치의 동작 개념도를 도시한다.
도 3은 제1차상 컴퓨터, 및 제2차상 컴퓨터의 구동에 관련된 타이밍도를 도시한다.
도 4는 본 발명에 따른 모니터링부의 일 실시예에 따른 상세 회로도를 도시한다.
도 5는 전력제어부의 일 실시예에 따른 상세 회로도를 도시한다.
도 6은 액티브 스탠바이 절환부의 일 예에 따른 회로도를 도시한다.

본 발명에 대한 설명에 앞서,

본 명세서에 언급되는 차상 컴퓨터 제어장치는 액티브 상태인 차상 컴퓨터와 스탠바이 상태인 차상 컴퓨터 모두에 연결된다. 본 명세서에서는 제1차상 컴퓨터 제어장치, 및 제2차상 컴퓨터 제어장치라 칭한다.

제1차상 컴퓨터 제어장치와 제2차상 컴퓨터 제어장치는 동일한 회로로 구성될 수 있다. 필요에 따라 제2차상 컴퓨터 제어장치는 제1차상 컴퓨터 제어장치의 구성요소 중 하나가 빠질 수 있다. 따라서, 제1차상 컴퓨터 제어장치와 제2차상 컴퓨터 제어장치에 대한 상세 회로는 모든 구성요소를 구비하는 제1차상 컴퓨터 제어장치를 기준으로 설명하도록 한다.

또한, 본 발명에서 언급되는 차상 컴퓨터는 디젤 엔진, 전기 엔진, 및 기타 다양한 연료에 의해 구동 가능하며, 선로를 주행하는 열차를 제어하는 제어장치를 지칭한다.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.

도 1은 본 발명에 따른 차상 컴퓨터 제어장치, 및 차상 컴퓨터 제어장치를 수납하는 차상 장치에 대한 외형도를 도시한다.

도 1을 참조하면, 차상 장치는 입출력 패널(A), 차상 컴퓨터(B), 계전기부(C), 및 속도 검출장치(D)로 구성된다. 차상 컴퓨터(B)는 제1차상 컴퓨터(B1), 및 제2차상 컴퓨터(B2)로 구성되며, 제1차상 컴퓨터(B1)가 액티브 차상 컴퓨터이고, 제2차상 컴퓨터(B2)가 스탠바이 차상 컴퓨터일 수 있다.

제1차상 컴퓨터(B1)와 제2차상 컴퓨터(B2)에는 각각 제1차상 컴퓨터 제어장치(B11)과 제2차상 컴퓨터 제어장치(B21)가 수납된다. 제1차상 컴퓨터 제어장치(B11)와 제2차상 컴퓨터 제어장치(B21)는 동일한 구조의 장치일 수 있다.

제1차상 컴퓨터(B1)가 액티브 차상 컴퓨터일 때, 제2차상 컴퓨터(B2)는 스탠바이 상태를 유지하며, 실제 열차를 제어하지 않는다. 제2차상 컴퓨터(B2)는 제1차상 컴퓨터(B1)에 오류가 발생하는 경우, 제1차상 컴퓨터(B1) 측 제1차상 컴퓨터 제어장치(B11)에서 제공하는 절환신호에 응답하는 제2차상 컴퓨터 제어장치(B21)에 의해 액티브 상태로 전환된다. 이때, 제2차상 컴퓨터(B2)가 액티브 상태로 절환될 때, 열차의 제어권한을 두 개의 차상 컴퓨터(B1, B2)가 공유할 수 없는 바, 제1차상 컴퓨터(B1)는 스탠바이 상태로 전환되어야 한다.

제1차상 컴퓨터(B1)에서 제2차상 컴퓨터(B2)로 제어권한이 넘어갈 때, 제1차상 컴퓨터(B1)에서 제2차상 컴퓨터(B2)로 제어 권한이 넘어가는 시간 동안에는 열차의 제어가 불가능한 열차 제어불능 시간대가 발생할 수 있다. 열차 제어불능 시간은 수 ms ∼ 수 초에 이르며, 이 시간 동안에는 액티브 차상 컴퓨터와 스탠바이 차상 컴퓨터, 즉 제1차상 컴퓨터(B1)와 제2차상 컴퓨터(B2) 모두가 열차를 제어하지 않을 수 있다. 이러한 문제에 대해, 본 발명에 따른 차상 컴퓨터 제어장치(B11, B21)는 제1차상 컴퓨터(B1)가 열차 제어불능 시간 동안 구동상태로 두어 이 문제를 해결하고 있다.

도 2는 도 1에 도시된 차상 컴퓨터 제어장치의 동작 개념도를 도시한다.

도 2를 참조하면, 제1차상 컴퓨터(B1), 및 제2차상 컴퓨터(B2)는 각각 커넥터(120, 220), 모니터링부(210, 110), 전력제어부(130, 230), 및 액티브-스탠바이 절환부(140, 240)로 구성될 수 있다. 다만, 제2차상 컴퓨터(B2)는 액티브-스탠바이 절환부(240)가 누락되어 구성될 수 있다. 이는 액티브-스탠바이 상태를 절환할 때, 그 주체가 제1차상 컴퓨터(B1)가 되는데 기인한다.

이하, 제1차상 컴퓨터(B1) 측 구성요소는 제1모니터링부(110), 제1전력제어부(130), 제1커넥터(120), 및 제1 액티브-스탠바이 절환부(140)라 하고,

제2차상 컴퓨터(B2) 측 구성요소는 제2모니터링부(210), 제2전력제어부(230), 제2커넥터(220), 및 제2 액티브-스탠바이 절환부(240)라 한다.

제1 모니터링부(110)는 제1차상 컴퓨터(B1)의 프로세서(Processor)를 모니터링 하여 제1차상 컴퓨터(B1)에서 오류가 발생하는가를 판단한다. 제1차상 컴퓨터(B1)는 프로세서, 및 프로세서를 마운트(mount)하는 메인보드를 포함하여 구성될 수 있고, 메인보드는 프로세서의 상태에 따라 펄스 신호를 생성할 수 있다.

예컨대, 프로세서를 마운트하는 메인보드는 프로세서가 정상 구동할 때, 연속되는 펄스를 출력하고, 프로세서가 비 정상 구동할 때, 연속되는 펄스(펄스 트레인)를 출력하지 못할 수 있다. 본 발명에서는 메인보드에서 출력되는 펄스 트레인을 통해 프로세서의 상태를 나타내는 경우를 중심으로 설명하도록 한다.

제1모니터링부(110)는 제1차상 컴퓨터(B1)에 오류가 발생 시, 제1차상 컴퓨터(B1) 측 메인보드에서 출력하는 펄스 트레인의 감지 여부에 따라 제1차상 컴퓨터의 오류 여부를 판단한다. 제1모니터링부(110)는 메인보드 측에서 펄스 트레인이 제공되는 경우, 제1차상 컴퓨터(B1)를 정상 상태로 판단하고, 반대로, 펄스 트레인이 일정 시간(예컨대 수 ms ∼ 수백 ms) 동안 제공되지 않는 경우, 오류가 발생한 것으로 판단할 수 있다. 오류가 발생한 것으로 판단되면, 제1모니터링부(110)는 프로세서 오류신호를 출력하며, 제1 전력제어부(130)는,

1) 제1 차상 컴퓨터 제어장치가 차상 컴퓨터(B1) 측 메인보드에 장착되었는지와,

2) 제1 모니터링부(110)에서 출력되는 프로세서 오류신호의 발생 여부, 및

3) 제2차상 컴퓨터 제어장치(B2)가 스탠바이 상태인 것을 확인 후, 제2 차상컴퓨터(B2)의 구동을 위한 구동신호를 생성한다.

제2차상 컴퓨터 제어장치(B2)는 제1차상 컴퓨터 제어장치(B1)에서 제공되는 구동신호에 의해 제2차상 컴퓨터(B2)를 액티브 상태로 절환한다.

제1, 및 제2 커넥터(120, 220)는 각각 제1차상 컴퓨터 제어장치(100), 및 제2차상 컴퓨터 제어장치(200)의 입출력 배선을 위해 마련되며, 터미널, 및 소켓의 형태로 구현될 수 있다.

도 2는 한 쌍의 차상 컴퓨터 제어장치(100, 200)가 어떤 방식으로 결선되는가를 나타내고 있다. 본 발명에서, 차상 컴퓨터 제어장치(100, 200)는 각각 제1, 및 제2차상 컴퓨터(B1, B2)에 마련되어야 한다.

도 3은 제1차상 컴퓨터, 및 제2차상 컴퓨터의 구동에 관련된 타이밍도를 도시한다.

도 3을 참조하면, 제1차상 컴퓨터(B1)(System-1)이 제2차상 컴퓨터(System-2)(B2)로 제어권한을 넘길 때, 열차 제어불능 시간(Td)이 발생할 수 있다.

제1차상 컴퓨터(B1)(System-1)는 제어 기능이 활성화 상태인 구간(A)일 때, 열차를 제어하며, 액티브-스탠바이 절환부(140)에 의해 스탠바이 상태인 제2차상 컴퓨터(B2)(System-2)로 제어권한을 넘기면 제어 기능은 비 활성화 상태인 구간(B)으로 전환된다.

마찬가지로, 제2차상 컴퓨터(System-2)(B2)는 제1차상 컴퓨터(System-1)(B1)가 A구간일 때에는 제어 기능이 비 활성화 구간(C 구간)이며, 제1차상 컴퓨터(System-1)(B1)가 제어 권한을 넘길 때, 제어 기능이 활성화 상태인 구간(D 구간)으로 천이한다. 이때, 제2차상 컴퓨터(System-2)(B2)는 제1차상 컴퓨터(System-1)(B1)의 제어기능이 비 활성화 상태가 된 이후 제어기능을 수행하므로, 열차 제어불능 시간(Td)가 발생하며, 열차 제어불능 시간(Td)에는 열차를 제어할 주체가 사라질 수 있다. 따라서, 열차 제어불능 시간(Td)에는 제2차상 컴퓨터(System-2)(B2)가 제어 기능을 정상적으로 수행할 때까지 제1차상 컴퓨터(System-1)(B1)가 제어 기능을 수행할 수 있어야 한다. 이를 위해, 제1차상 컴퓨터(System-1)(B1) 측에서 출력되는 제어신호, 및 제어 전원은 일정 시간(수 ms ∼ 수 초)동안 지속될 필요가 있다. 제1차상 컴퓨터(System-1)(B1)가 액티브 상태에서 절환될 때, 제1차상 컴퓨터(System-1)(B1) 측 차상 컴퓨터 제어장치는 열차 제어불능 시간 동안 제1차상 컴퓨터(System-1)(B1)가 구동되도록 함으로써 이러한 문제점을 해결하고 있다. 이는 추후 상세한 회로도를 첨부하여 설명하도록 한다.

도 4는 본 발명에 따른 모니터링부의 일 실시예에 따른 상세 회로도를 도시한다.

도 4를 참조하면, 도시된 모니터링부(110)는 제1, 및 제2차상 컴퓨터 제어장치(B1, B2)에 마련되며, 동일한 회로 구조를 가지므로 이하, 제1차상 컴퓨터 제어장치를 기준으로 설명하도록 한다.

모니터링부(110)는 프로세서(111), 저항(112, 113), 커패시터(114, 115, 116), 및 슈미트 트리거(117)를 포함하여 구성될 수 있다.

프로세서(111)의 워치독(Watch Dock) 입력단자(WDI)는 제1차상 컴퓨터(B1)의 프로세서에서 출력되는 출력되는 연속적인 펄스, 즉 펄스 트레인을 수신한다.

펄스 트레인이 기준 시간(예컨대 수 ms ∼ 수 초) 동안 수신되지 않으면 워치독 출력단자(/WDO)로 논리 로우의 신호를 출력할 수 있다.

프로세서(111)의 기준전압 입력단자(RTH)는 전원전압(VCC)와 접지단(GND) 사이에 연결되는 저항(112, 113)의 분압 전압을 기준전압으로 인가받는다. 프로세서(111)의 리셋주기 설정단자(RP)는 커패시터(114)에 의해 사용자 정의되는 리셋 주기를 결정한다. 프로세서(111)의 워치독 주기설정 단자(WP)는 커패시터(115)에 의해 정의된 주기에 따라, 워치독 입력단자(WDI)로 인가되는 펄스 트레인을 검출하는 주기를 설정한다. 프로세서(111)의 전원단자(VDO)는 전원전압에 연결되며, 전원전압(VDO)와 접지단(GND) 사이에는 전원 노이즈 저감을 위한 커패시터(116)가 접속될 수 있다.

워치독 출력단자(/WDO)에는 슈미트 트리거(117)가 연결되어 워치독 출력단자(/WDO)에서 출력되는 신호의 파형을 방형파로 성형하며, 워치독 출력단자(/WDO)에서 출력되는 신호를 반전하여 프로세서 오류신호(nCPU_OK)로 출력한다.

여기서, 프로세서 오류신호(nCPU_OK)가 논리 로우이면 정상 상태이고, 논리 하이이면 비 정상 상태가 될 수 있다.

도 5는 전력제어부의 일 실시예에 따른 상세 회로도를 도시한다.

도 5를 참조하면, 전력 제어부(130)는 3단자 NAND 게이트(131), NOR 게이트(132), 포토커플러 수신부(135), 및 저항(133, 134)을 포함하여 구성될 수 있다.

전력 제어부(130)의 3단자 NAND 게이트(131)는 보드 접속 확인신호(nACTIVE), 테스트 신호(nTEST), 및 포토 커플러 수신부(135)의 신호를 논리 조합하고, 그 결과를 NOR 게이트(132)로 제공한다. NOR 게이트(132)는 3단자 NAND 게이트(131)의 출력신호와 프로세서 오류신호(nCPU_OK)의 논리조합에 따라 구동신호(HIGH_TRUE)를 생성하고, 이를 액티브-스탠바이 절환부(140)로 제공한다.

여기서, 보드 접속 확인신호(nACTIVE)는 제1차상 컴퓨터 제어장치가 차상 컴퓨터에 접속 상태인가를 판단하는 신호로서, 제1차상 컴퓨터(B1)에 접속 상태일 때, 논리 "로우"이고, 비 접속 상태일 때, 논리 "하이"의 값을 갖는 메인보드 측 신호이다. 이는 저항(133)에 의해 풀업(pull-up) 상태인 노드(N1)가 비 접촉 상태일 때, 논리 하이 값을 갖고, 그렇지 않은 경우 논리 로우 값을 갖는데 기인한다.

스위치(136)는 의해 3단자 NAND 게이트(131)의 정상 유무를 판단하는데 이용하는 테스트 신호(nTEST)를 생성하는데 이용된다. 스위치(136)가 오프 상태일 때, 3단자 NAND 게이트(131)로 인가되는 신호는 저항(134)에 의해 풀업되어 있으므로 논리 "하이" 상태이나, 스위치(136)가 온 상태인 경우, 논리 "로우"가 3단자 NAND 게이트(111)에 인가되므로 3단자 NAND 게이트(131)의 정상 여부를 파악할 수 있다.

포토 커플러 수신부(135)는 액티브 스탠바이 절환부(140)와 접속되며, 액티브 스탠바이 절환부(140)에서 제공되는 절환신호를 수신한다. 절환신호에 의해 포토 커플러 수신부(135)가 구동되면 3단자 NAND 게이트(131)의 6번 핀에는 논리 로우가 인가되고 3단자 NAND 게이트(131)의 1번 핀에는 논리 로우가 인가되므로 3단자 NAND 게이트(131)의 출력단자(4)에서는 논리 하이가 출력된다. NOR 게이트(132)는 프로세서 오류신호가 논리 하이 이고, 3단자 NAND 게이트의 출력신호가 논리 로우일 때, 논리 로우를 출력하는데, 이때, NOR 게이트(132)에서 출력되는 논리 로우가 구동신호에 해당하고, 구동신호에 의해 액티브-스탠바이 절환부(140)가 응답하여 제1차상 컴퓨터(B1)의 제어권한을 제2차상 컴퓨터(B2)로 넘기게 된다.

커패시터(136, 137)은 각각 3단자 NAND 게이트(131)와 NOR 게이트(132)의 전원 전압의 전원 노이즈 제거를 위해 마련된다.

도 6은 액티브 스탠바이 절환부의 일 예에 따른 회로도를 도시한다.

도 6을 참조하면, 액티브 스탠바이 절환부(140)는 릴레이(141), 저항(142, 146, 149a), 커패시터(143, 145), 슈미트 트리거(147, 148), 및 포토커플러 출력부(149)를 포함하여 구성될 수 있다.

릴레이(141)는 구동 상태에서 9번과 10번핀이 접속 상태이고, 3번과 4번핀이 접속 상태를 이룬다. 이때, 구동신호(HIGH_TRUE)가 논리 하이인 경우, 즉 제1차상 컴퓨터(B1)가 정상 상태일 때, 8번과 9번핀이 접속되고, 4번과 5번핀이 접속 상태를 이룬다. 이때, 구동신호(HIGH_TRUE)가 논리 로우가 되면, 릴레이(141)의 9번, 10번핀이 접속 상태가 되고, 4번, 5번핀이 접속 상태를 이룬다. 4번, 5번핀이 접속 상태를 이루면, 제1차상 컴퓨터(B1)의 시스템 전원(IO_24V_RTN)이 저전력 제어신호(nMYIO_ON)를 요구하는 장치로 공급되고, 슈미트 트리거(147)의 출력신호(nIO100_CONT)가 논리 하이가 된다. 출력신호(nIO100_CONT)는 제1차상 컴퓨터(B1)에서서 대 전력이 요구되는 열차의 장치를 구동하는 신호이며, 시스템 전원(IO_24V_RTN)은 객실의 도어 개패와 같이 저 전력을 이용하는 장치의 구동 신호에 대응한다.

한편, 커패시터(143)와 저항(142)은 릴레이(141)의 핀 절환 시(9핀, 10핀 접속 -> 8핀, 9핀 접속, 3핀, 4핀 접속 --> 4핀, 5핀 접속) RC 시정수 만큼 핀 절환을 늦춘다. 커패시터(143)와 저항(142)가 이루는 시정수에 의해 릴레이(141)의 10핀과 9핀을 통해 CMOS(144)의 게이트로 일정 시간(예컨대 수 ms ∼ 수 초) 동안 전류가 공급되므로 구동신호(HIGH_TRUE)가 논리 로우가 되더라도 릴레이(141)가 즉각 핀 절환(9핀, 10핀 접속 -> 8핀, 9핀 접속)을 하지 않을 수 있다. 즉, 시스템 전원(IO_24V_RTN)이 저전력 제어신호(nMYIO_ON)로 제공될 수 있다.

커패시터(145)는 CMOS(144)의 게이트 단자와 접지단(GND) 사이에 접속되어 게이트로 인가되는 전류를 버퍼링한다.

슈미트 트리거(148)는 구동신호(HIGH_TRUE)가 논리 하이 일 때, 논리 로우를 출력하여 포토 커플러 출력부(149)를 구동하며, 이때, 포토 커플러 출력부(149)의 출력신호(nSTB_ON_OUT, IO24V_RTN)는 제2차상 컴퓨터(B2) 측 전력제어부(220)에 인가되어 제공되며, 제2차상 컴퓨터(B2) 측 전력제어부(220)에서 출력되는 구동신호(HIGH_TRUE)는 제2차상 컴퓨터(B2)를 액티브 상태로 전환하는데 이용된다.

이에 따라, 제1차상 컴퓨터(B1) 측 액티브-스탠바이 절환부(140)는 제2차상 컴퓨터(B2)가 액티브 상태로 전환하는데 소요되는 시간 동안 저전력 제어신호(nMYIO_ON), 및 대전력 제어신호(nIO100_CONT)를 이용하는 장치를 구동함으로써 열차, 및 객실의 승객의 안전을 도모할 수 있다.

110 : 모니터링부 120 : 커넥터부
130 : 전력제어부 140 : 액티브-스탠바이 절환부

Claims

열차에 내장되는 제1, 및 제2 차상 컴퓨터;
상기 제1 차상 컴퓨터의 프로세서 작동에 대한 오류 발생 여부를 모니터링하여 프로세서 오류신호를 생성하는 제1 모니터링부;
상기 프로세서 오류신호를 참조하여 상기 제1차상 컴퓨터의 오류 여부를 판단하여 제1 액티브-스텐바이 절환부로 제공하는 제1 전력제어부; 및
상기 제1 전력제어부의 판단 결과에 따라, 상기 제1차상 컴퓨터에 오류가 발생 시, 상기 제1 차상 컴퓨터의 구동 전원을 상기 제2차상 컴퓨터가 구동할 때까지 제공하여 상기 제1 차상 컴퓨터의 구동 오프에 따른 열차 제어불능 시간을 보상하고, 상기 제2 차상 컴퓨터에는 절환신호를 제공하는 제1 액티브-스텐바이 절환부;를 포함하며,
상기 제2 차상 컴퓨터는 제2 전력제어부를 포함하고,
상기 제1 차상 컴퓨터의 제1 액티브-스텐바이 절환부에서 생성되는 상기 절환신호, 및 상기 프로세서 오류 신호가 함께 인가될 때, 상기 제2차상 컴퓨터를 구동하기 위한 구동신호를 생성하며,
상기 제1 모니터링부는,
상기 제1 차상 컴퓨터의 프로세서에서 출력되는 펄스 신호의 연속성이 유지되지 않을 때, 상기 프로세서에 대한 오류신호를 생성하는 것을 특징으로 하는 차상 컴퓨터 제어장치.
삭제
제1항에 있어서,
상기 제2차상 컴퓨터는,
제2 모니터링부, 및 제2 액티브-스텐바이 절환부를 더 포함하는 것을 특징으로 하는 차상 컴퓨터 제어장치.
제1항에 있어서,
상기 제1 모니터링부는,
상기 프로세서가 정상 동작시 인가되는 펄스 트레인을 수신하는 워치독(Watch Dock) 입력단자(WDI), 상기 프로세서 오류신호를 출력하는 워치독 출력단자(/WDO), 기준전압 입력단자(RTH), 리셋주기 설정단자(RP), 워치독 주기설정 단자(WP)를 포함하는 프로세서;
전원전압과 접지단자 사이에 직렬 접속되는 제1저항, 및 제2저항;
상기 워치독 주기설정 단자와 접지단자 사이에 접속되는 제1커패시터;
상기 리셋주기 설정단자와 접지단자 사이에 접속되는 제2커패시터;
상기 전원전압과 접지단자 사이에 접속되는 제3커패시터; 및
상기 워치독 출력단자의 출력신호를 입력으로 하여 상기 프로세서 오류신호를 출력하는 슈미트 트리거;를 포함하며, 상기 기준전압 입력단자는, 상기 제1저항과 제2저항이 공동으로 접속되는 노드에 접속되는 것을 특징으로 하는 차상 컴퓨터 제어장치.
제1항에 있어서,
상기 제1 및 제2 전력제어부는,
메인보드에 접속시 논리 로우인 접속검출신호(nACTIVE)를 입력으로 하는 제1입력단자, 동작 테스트를 위해 논리 하이와 논리 로우 중 어느 하나를 입력받는 제2입력단자, 및 상기 절환신호가 인가될 때, 논리 로우인 제3입력단자를 구비하는 3 단자 NAND 게이트;
상기 제1입력단자와 전원전압 사이에 접속되어 상기 제1입력단자가 상기 메인보드와 비 접속 시, 논리 하이 상태로 전환하는 제1저항;
상기 제2입력단자와 상기 전원전압 사이에 접속되는 제2저항;
상기 제2저항과 상기 제2입력단자가 공통으로 접속되는 노드와, 접지단자 사이에 접속되는 스위치;
상기 절환신호에 응답하여 상기 제3입력단자에 논리 로우를 인가하는 포토커플러 수신부;
상기 전원전압과 접지단 사이에 접속되는 제1커패시터; 및
상기 3단자 NAND 게이트의 출력신호, 상기 프로세서 오류신호, 및 상기 접지단자의 전압에 따른 논리 값을 입력으로 하여, 상기 차상 컴퓨터에 대한 차상 컴퓨터 오류신호를 출력하는 NOR 게이트;를 포함하는 것을 특징으로 하는 차상 컴퓨터 제어장치.
제1항에 있어서,
상기 제1 액티브-스텐바이 절환부는,
상기 제1 차상 컴퓨터 오류신호에 의해 구동되어 상기 제1 차상 컴퓨터에 미리 설정된 시간 동안 비상 전원을 제공하는 릴레이부; 및
상기 제1 차상 컴퓨터 오류신호가 인가 시, 상기 제2차상 컴퓨터의 제2 전력제어부에 상기 절환신호를 제공하는 절환부;를 포함하는 것을 특징으로 하는 차상 컴퓨터 제어장치.
제6항에 있어서,
상기 릴레이부는,
일 측은 전원전압에 연결되고, 타 측은 MOS의 드레인 단자에 접속되는 릴레이 구동부;
소스 단자는 접지되고, 게이트 단자는 제1커패시터의 일 측에 접속되는 MOS;
일 측은 상기 게이트 단자에 접속되고, 타 측은 접지단에 연결되는 제1커패시터;
일 측 단자는 상기 제1커패시터와 상기 게이트 단자가 공통으로 접속되는 노드에 접속되고, 타 측 단자는 N.C(Normal Close) 상태일 때, 제1저항을 통해 상기 차상 컴퓨터 오류신호를 입력받는 제1릴레이부;
상기 제1릴레이부의 일 측 단자와 상기 저항이 공통으로 접속되는 노드와, 접지단자 사이에 접속되는 제2커패시터;
일 측 단자는 비상 전원과 접속되며, 상기 릴레이 구동부가 구동할 때, 상기 비상 전원을 열차에 제공하는 제2릴레이부;를 포함하는 것을 특징으로 하는 차상 컴퓨터 제어장치.
제6항에 있어서,
상기 절환부는,
상기 제1 차상 컴퓨터 오류신호를 반전하여 출력하는 슈미트 트리거; 및
상기 슈미트 트리거의 출력단과 전원전압 사이에 한 쌍의 입력단자가 순방향 접속되고, 출력단은 상기 절환신호를 출력하는 포토커플러;를 포함하는 것을 특징으로 하는 차상 컴퓨터 제어장치.