KR101275109B1 - Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same - Google Patents
Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same Download PDFInfo
- Publication number
- KR101275109B1 KR101275109B1 KR1020110088668A KR20110088668A KR101275109B1 KR 101275109 B1 KR101275109 B1 KR 101275109B1 KR 1020110088668 A KR1020110088668 A KR 1020110088668A KR 20110088668 A KR20110088668 A KR 20110088668A KR 101275109 B1 KR101275109 B1 KR 101275109B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact portion
- contact
- bit lines
- shielding
- fence
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 6
- 239000002105 nanoparticle Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 27
- 230000000694 effects Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 차폐전극으로 이웃 셀간의 간섭을 근본적으로 막을 수 있는 비휘발성 메모리 소자와 이를 이용함으로써 집적도를 획기적으로 증가시킬 수 있는 낸드 플래시 메모리 어레이를 제공한다.The present invention provides a nonvolatile memory device capable of fundamentally preventing interference between neighboring cells as a shielding electrode, and a NAND flash memory array capable of significantly increasing the degree of integration by using the same.
Description
본 발명은 반도체 메모리 소자 및 이를 이용한 낸드 플래시 메모리 어레이에 관한 것이다.The present invention relates to a semiconductor memory device and a NAND flash memory array using the same.
낸드 플래시 메모리 등에서 메모리 집적도를 높이기 위해, 메모리 셀 소자의 구조에 대한 연구는 계속되어 왔다.In order to increase the memory density in NAND flash memories and the like, studies on the structure of memory cell elements have been continued.
그 중에 평면형 소자가 갖는 단채널효과(Short Channel Effect: SCE), 누설 전류 등에 의한 작은 리드 전류, DIBL(Drain Induced Barrier Lowering) 문제 등을 해결하고자 핀펫(FinFET) 구조가 개발되었다.Among them, the FinFET structure has been developed to solve short channel effects (SCE) of planar devices, small lead currents due to leakage current, and drain induced barrier lowering (DIBL).
그런데, 핀펫(FinFET) 구조는, 상기 평면 구조가 갖는 문제점을 해결할 수는 있으나, 하나의 셀에 요구되는 핀의 두께와 핀 양측에 형성되는 ONO(Oxide/Nitride/Oxide)층이 차지하는 두께를 줄이는 데는 일정한 한계가 있어, 고집적의 문제로 지적되어 왔다.However, the FinFET structure can solve the problems of the above-described planar structure. However, the FinFET structure can reduce the thickness of the pin required for one cell and the thickness of the ONO (Oxide / Nitride / Oxide) There are certain limitations to this, and it has been pointed out as a problem of high concentration.
상기와 같은 종래 핀펫(FinFET) 구조의 문제점을 해결하고자, 비특허문헌 1에 의하여, 도 1과 같이, 기판(100)을 식각하여 절연막(200)으로 둘러싸인 실리콘 핀을 형성하고, 상기 실리콘 핀을 다시 STI 건식 식각으로 트렌치를 형성하고 분리절연막(300)으로 채워 2개의 실리콘 핀(110, 120)으로 분리하고, ONO층(400)을 형성한 다음 게이트(500)를 형성하여, 종래 하나의 소자에 2개 셀을 형성함으로써, 집적도를 높이려는 페어드 핀펫(Paired FinFET) 구조가 제안되었다.In order to solve the problems of the conventional finFET structure as described above, as shown in FIG. 1, as shown in FIG. 1, the
비특허문헌 1에는 상기 페어드 핀펫(Paired FinFET) 구조를 이용한 낸드 플래시 메모리 어레이도 제시되어 있다.Non-Patent
그런데, 상기 페어드 핀펫 구조 및 이를 이용한 낸드 플래시 메모리 어레이에 의하더라도 다음과 같은 문제점이 있다.However, even with the paired pinpet structure and the NAND flash memory array using the same, there are the following problems.
먼저, 페어드 핀펫 구조는 가운데 분리절연막(300)을 사이에 두고 두 개의 핀(110, 120)이 분리되어 있어, 일 측의 핀에 형성된 셀의 ONO층(400)에 저장된 전하 상태에 따라 타 측 핀에 형성된 셀에 영향을 주는 문제점이 있다. 이러한 문제점은 고집적을 위해 핀(110, 120)의 두께나 분리절연막(300)의 두께를 작게 할수록 더 심각하게 된다.First, the paired fin pet structure has two
그리고, 상기 페어드 핀펫 구조를 이용한 낸드 플래시 메모리 어레이로 도 2와 같이 구현할 경우, 비트 라인 2, 3(BL2, BL3)을 선택하여, 이들 라인 상에 있는 특정 셀을 읽기 위해서는 별도로 각 라인별로 소스측(CBL측)과 드레인측(CSL측)에 각각 문턱전압이 서로 다른 선택트랜지스터가 2개씩 요구되는 문제점이 있다. 도 2에서 굵은 선으로 도시된 선택트랜지스터(A)는 그렇지 않은 것(B)보다 문턱전압이 상대적으로 높거나 반대로 낮을 수 있다.In the case of implementing the NAND flash memory array using the paired finFET structure as shown in FIG. There is a problem in that two selection transistors having different threshold voltages are required on the side (CBL side) and the drain side (CSL side), respectively. In Fig. 2, the selection transistor A shown by a thick line may have a relatively high threshold voltage or a lower value than that of the B transistor.
따라서, 본 발명은 종래 페어드 핀펫 구조 및 이를 이용한 낸드 플래시 메모리 어레이가 갖는 문제점을 해결하고자 한다.Accordingly, the present invention is to solve the problem of the conventional paired finpet structure and the NAND flash memory array using the same.
상기 목적을 달성하기 위하여, 본 발명에 의한 비휘발성 메모리 소자는 반도체 기판에 돌출되게 형성된 담장형 반도체와, 상기 담장형 반도체의 일정 높이까지 채워진 격리 절연막과, 상기 격리 절연막 상에 적어도 상기 담장형 반도체의 양 측면 상에 형성된 전하저장층을 포함하는 게이트 절연막 스택과, 상기 게이트 절연막 스택을 감싸며 형성된 제어전극을 포함하는 비휘발성 메모리 소자에 있어서, 상기 담장형 반도체는 상기 제어전극과 교차되며 상부로부터 일정 깊이로 분리되어 쌍둥이 핀으로 형성되고, 상기 쌍둥이 핀은 내부 양 측면으로 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워진 것을 특징으로 한다.In order to achieve the above object, a nonvolatile memory device according to the present invention comprises a fence-type semiconductor formed to protrude on a semiconductor substrate, an insulating insulating film filled to a certain height of the fence-type semiconductor, and at least the fence-type semiconductor on the insulating insulating film A nonvolatile memory device comprising a gate insulating film stack including charge storage layers formed on both sides of a gate electrode, and a control electrode formed to surround the gate insulating film stack, wherein the fence-type semiconductor intersects with the control electrode and is fixed from above. It is separated by a depth formed of twin pins, the twin pins are characterized in that an insulating film is formed on both sides of the inside, and filled with a shielding electrode between the insulating films.
여기서, 상기 차폐전극은 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성될 수 있다.The shielding electrode may be formed of a semiconductor material or a conductive material doped with impurities.
또한, 상기 게이트 절연막 스택은 두 층의 절연막 사이에 상기 전하저장층이 형성되고, 상기 전하저장층은 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다.The charge insulating layer may be formed between two insulating layers of the gate insulating layer stack, and the charge storing layer may be formed of any one selected from nanoparticles and a conductive material.
그리고, 상기 차폐전극은 상기 반도체 기판과 전기적으로 연결된 것일 수 있다.The shielding electrode may be electrically connected to the semiconductor substrate.
한편, 낸드 플래시 메모리 어레이는 상기 비휘발성 메모리 소자로 구성된 낸드 플래시 메모리 어레이에서, 상기 담장형 반도체 상부에 형성된 상기 쌍둥이 핀으로 구성되는 2개의 비트 라인; 상기 2개의 비트 라인 사이에 형성된 상기 차폐전극으로 구성되는 차폐라인; 및 상기 2개의 비트 라인 및 상기 차폐전극을 기본 단위로 하여 상기 담장형 반도체의 측면으로 일정 거리 이격되며 상기 격리 절연막을 사이에 두고 복수개의 비트 라인 및 차폐라인이 형성되고, 상기 복수개의 비트 라인 및 차폐라인 상에 상기 담장형 반도체의 길이방향으로 일정거리 이격되며 상기 각 비트 라인과 수직한 방향으로 형성된 복수개의 워드 라인을 포함하여 형성된 것을 특징으로 한다.Meanwhile, the NAND flash memory array may include two bit lines formed of the twin pins formed on the fence-type semiconductor in the NAND flash memory array including the nonvolatile memory devices; A shielding line consisting of the shielding electrode formed between the two bit lines; And a plurality of bit lines and shielding lines spaced apart by a predetermined distance from the side surface of the fence-type semiconductor based on the two bit lines and the shielding electrode and having the isolation insulating layer therebetween, wherein the plurality of bit lines and The plurality of word lines may be spaced apart at a predetermined distance in the longitudinal direction of the fence-type semiconductor and formed in a direction perpendicular to the respective bit lines.
여기서, 상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 하나의 제 1 컨택부로 연결되고, 타단은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부로 연결되어, 상기 제 1 컨택부 및 상기 제 2 컨택부가 일정 간격으로 복수개 형성되되, 상기 각 컨택부 마다 하나의 배선이 연결될 수 있다.Here, one end of the two bit lines constituting the basic unit is connected to one first contact portion, and the other end is connected to the bit line of a neighboring basic unit by one second contact portion, and the first contact portion and A plurality of second contact parts may be formed at predetermined intervals, and one wire may be connected to each contact part.
상기 복수개의 차폐라인은 각각 상기 제 1 컨택부와 연결되도록 연장되어 형성된 것일 수 있다.The plurality of shielding lines may be formed to extend to connect with the first contact portion, respectively.
또한, 상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 비트 라인마다 제 3 컨택부가 형성되고, 타단은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부로 연결되어, 상기 제 2 컨택부 및 상기 제 3 컨택부가 복수개 형성되되, 상기 복수개의 제 3 컨택부는 이웃하는 기본 단위의 컨택부와 겹치지 않게 기본 단위 마다 상하 이격되어 형성되고, 상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 상기 제 3 컨택부를 통하여 층을 달리하며 배선되고, 상기 복수개의 제 2 컨택부는 하나의 배선으로 연결된 것일 수 있다.In addition, one end of the two bit lines constituting the basic unit has a third contact portion formed for each bit line, and the other end is connected to the bit line of the neighboring basic unit by one second contact portion, and thus the second contact portion And a plurality of third contact portions, wherein the plurality of third contact portions are formed to be spaced apart from each other up and down not to overlap with contact portions of neighboring basic units, and one end of the two bit lines constituting the basic unit The layers may be wired with different layers through the third contact portion, and the plurality of second contact portions may be connected with one wire.
상기 복수개의 차폐라인은 상기 복수개의 제 2 컨택부를 연결하는 배선과 연결되도록 연장되어 형성된 것일 수 있다.The plurality of shielding lines may be formed to extend to be connected to wires connecting the plurality of second contact portions.
또한, 상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 하나의 제 1 컨택부로 연결되고, 타단은 비트 라인마다 제 4 컨택부가 형성되어, 상기 제 1 컨택부 및 상기 제 4 컨택부가 복수개 형성되되, 상기 복수개의 제 1 컨택부는 각 컨택부 마다 하나의 배선이 연결되고, 상기 복수개의 제 4 컨택부는 이웃하는 컨택부와 겹치지 않게 상하 이격되어 형성되고, 교대로 층을 달리하며 배선이 연결된 것일 수 있다.In addition, one end of the two bit lines constituting the basic unit is connected to one first contact portion, and the other end is provided with a fourth contact portion for each bit line, and a plurality of the first contact portion and the fourth contact portion are formed. For example, one wire is connected to each of the plurality of first contact parts, and the plurality of fourth contact parts are formed to be spaced apart from each other up and down so as not to overlap with a neighboring contact part. Can be.
본 발명에 의한 비휘발성 메모리 소자는 종래 핀펫 구조에서, 담장형 반도체를 차폐전극에 의하여 2개의 쌍둥이 핀으로 분리시킴으로써, 차폐전극으로 이웃 셀간의 간섭을 근본적으로 막을 수 있게 되어, 쌍둥이 핀의 폭 및/또는 차폐전극의 폭을 줄이며 얼마든지 고집적 시킬 수 있는 효과가 있다.In the conventional non-volatile memory device according to the present invention, by separating the fence-type semiconductor into two twin pins by the shielding electrode, the shielding electrode can fundamentally prevent interference between neighboring cells. And / or reduces the width of the shielding electrode and has the effect of being highly integrated.
그리고, 본 발명에 의한 낸드 플래시 메모리 어레이는 복수개의 비트 라인이 상하단에서 교차하며 이웃 비트라인과 연결되거나, 적어도 일단에서 이웃 비트라인과 연결되는 각 컨택부가 형성되어 배선을 용이하게 하며, 선택트랜지스터가 불필요하게 되어 집적도를 획기적으로 증가시킬 수 있는 효과가 있다.The NAND flash memory array according to the present invention has a plurality of bit lines intersecting at upper and lower ends and connected to neighboring bit lines, or at least one contact portion connected to neighboring bit lines is formed to facilitate wiring. It becomes unnecessary and there is an effect that can dramatically increase the degree of integration.
나아가, 차폐라인을 컨택부 또는 배선 라인까지 연장 형성하여 일단이 이것과 연결되도록 함으로써, 차폐라인에 일정한 전압(예컨대, 접지)을 인가하여 차폐효과를 극대화시키며 필요한 동작을 할 수 있는 효과도 있다.Furthermore, the shielding line is extended to the contact portion or the wiring line so that one end thereof is connected to the shielding line, thereby applying a constant voltage (eg, ground) to the shielding line to maximize the shielding effect and perform a necessary operation.
도 1은 종래 페어드 핀펫(Paired FinFET)의 구조를 보여주는 사시도이다.
도 2는 도 1의 페어드 핀펫을 이용한 낸드 플래시 메모리 어레이이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 제조하기 위한 공정도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 제조하기 위한 공정도의 일부이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이의 배선 구조를 보여주기 위한 레이아웃(layout)이다.1 is a perspective view illustrating a structure of a conventional paired finFET.
FIG. 2 is a NAND flash memory array using the paired pinpet of FIG. 1.
3 to 8 are process diagrams for manufacturing a nonvolatile memory device according to an embodiment of the present invention.
9 and 10 are part of a process diagram for manufacturing a nonvolatile memory device according to another embodiment of the present invention.
11 to 13 are layouts illustrating a wiring structure of a NAND flash memory array according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
[비활성 메모리 소자에 관한 [Inactive Memory Device 실시예Example ]]
본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 도 8과 같이, 반도체 기판(10)에 돌출되게 형성된 담장형 반도체(10a)와, 상기 담장형 반도체의 일정 높이까지 채워진 격리 절연막(20)과, 상기 격리 절연막 상에 적어도 상기 담장형 반도체의 양 측면 상에 형성된 전하저장층을 포함하는 게이트 절연막 스택(60)과, 상기 게이트 절연막 스택을 감싸며 형성된 제어전극(70)을 포함하는 비휘발성 메모리 소자에 있어서, 상기 담장형 반도체(10a)는 상기 제어전극(70)과 수직한 길이방향으로 상부로부터 일정 깊이로 분리되어 쌍둥이 핀(11, 12)으로 형성되고, 상기 쌍둥이 핀은 내부 양 측면으로 절연막(42)이 형성되고, 상기 절연막 사이에 차폐전극(50)으로 채워진 것을 특징으로 한다.As illustrated in FIG. 8, a nonvolatile memory device according to an exemplary embodiment of the present invention may include a fence-
상기와 같이 구성됨으로써, 차폐전극(50)으로 2개의 쌍둥이 핀(11, 12) 상에 형성된 이웃 셀간의 간섭을 근본적으로 막을 수 있게 되어, 쌍둥이 핀(11, 12)의 폭 및/또는 차폐전극(50)의 폭을 줄이며 얼마든지 고집적 시킬 수 있게 된다.By the above configuration, the
여기서, 상기 차폐전극(50)은 불순물이 도핑된 반도체 물질(예컨대, 불순물이 도핑된 폴리실리콘 등) 또는 도전성 물질(예컨대, 금속 등)로 형성될 수 있다.The
그리고, 후술하는 도 9 및 도 10에 의하여 제조된 비휘발성 메모리 소자와 같이, 상기 차폐전극(50)은 상기 반도체 기판(10)을 식각하여 핀(14)을 형성하고, 여기에 불순물이 도핑된 것(14a)으로 형성할 수도 있다.9 and 10, the
또한, 상기 차폐전극(14a, 50)은 절연막으로 둘러싸여 플로팅(floating)될 수도 있으나, 도 8 및 도 10과 같이, 상기 반도체 기판(10)과 전기적으로 연결된 것으로 구성될 수 있다. 후자와 같이 함으로써, 차폐전극(14a, 50)을 통하여 바디 바이어스를 인가할 수 있고, 이를 통해 이레이즈 동작을 시킬 수 있는 장점이 있다.In addition, although the
다음은, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법에 대하여, 도 3 내지 도 8을 참조하며 간단히 설명한다.Next, a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention will be briefly described with reference to FIGS. 3 to 8.
우선, 도 3과 같이, 반도체 기판(10)을 식각하여 담장형 반도체(10a)를 형성한 다음, 상기 담장형 반도체(10a) 주위는 격리 절연막(20)으로 채우고, 상기 담장형 반도체(10a) 상부에 식각 마스크(30)를 형성한 이후, 상기 마스크(30)를 이용하여 상기 담장형 반도체(10a)를 일정 깊이로 식각하여 트렌치(19)를 형성하고 양측에 동일한 2개의 쌍둥이 핀(11, 12)을 형성한다(제 1 단계).First, as shown in FIG. 3, the
이어, 도 4와 같이, 상기 트렌치(19) 내측으로 드러난 담장형 반도체 표면에 열 산화공정 등을 통하여 절연막(40)을 형성한다(제 2 단계).Next, as shown in FIG. 4, an
다음, 도 5와 같이, 트렌치(19) 바닥에 형성된 절연막하고 양 측벽에 형성된 절연막(42)만 남긴다(제 3 단계).Next, as shown in FIG. 5, only the
이어, 도 6과 같이, 기판 전면에 차폐전극 물질을 증착하고 식각하여 상기 트렌치(19)에 차폐전극(50)을 형성하고, 상기 차폐전극(50) 상부에는 차후 제어전극(게이트)과 절연시킬 절연막(32)을 형성한다(제 4 단계). Subsequently, as shown in FIG. 6, the shielding electrode material is deposited and etched on the entire surface of the substrate to form the
여기서, 상기 차폐전극 물질은 앞서 언급한 불순물이 도핑된 반도체 물질(예컨대, 불순물이 도핑된 폴리실리콘 등) 또는 도전성 물질(예컨대, 금속 등)일 수 있다.The shielding electrode material may be a semiconductor material (eg, polysilicon doped with impurities) or a conductive material (eg, metal) doped with the aforementioned impurities.
이후, 도 7과 같이, 상기 격리 절연막(20)을 일부 식각하여 상기 2개의 쌍둥이 핀(11, 12)이 드러나게 한다(제 5 단계).Subsequently, as shown in FIG. 7, the
다음, 도 8과 같이, 드러난 2개의 쌍둥이 핀(11, 12) 상에 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성된 전하저장층을 포함한 게이트 절연막 스택(60)을 형성하고, 이어 게이트 물질을 증착하고 식각하여 제어전극(70)을 형성한다(제 6 단계).Next, as shown in FIG. 8, a gate insulating
여기서, 상기 게이트 절연막 스택(60)은 ONO(Oxide/Nitride/Oxide)층으로, 도 8과 같이, 드러난 쌍둥이 핀(11, 12)의 양 측벽에만 형성할 수도 있으나, 상기 쌍둥이 핀(11, 12)의 삼면을 감싸며 형성될 수도 있다.Here, the gate insulating
본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조방법은, 도 9 및 도 10에 의한 공정을 포함하여 진행될 수 있다.A method of manufacturing a nonvolatile memory device according to another exemplary embodiment of the present invention may be performed by including the process of FIGS. 9 and 10.
즉, 도 9와 같이, 격리 절연막(20)으로 담장형 반도체(10a)를 둘러싸게 한 다음, 식각 마스크(미도시)를 형성하고, 이를 이용하여 담장형 반도체(10a)를 일정 깊이로 식각하여 2개의 트렌치로 3개의 핀(13, 14, 15)을 형성한 다음, 상기 식각 마스크(미도시) 제거 후 절연막(21, 23)으로 상기 2개의 트렌치를 채운다.That is, as shown in FIG. 9, the
이어, 도 10과 같이, 이온주입방지마스크(미도시)를 형성한 다음, 이를 이용하여 상기 3개의 핀 중 가운데 핀(14)에 불순물 이온을 주입하여 차폐전극(14a)을 형성한다.Subsequently, as shown in FIG. 10, an ion implantation prevention mask (not shown) is formed, and then, impurity ions are implanted into the
이후, 상기 2개의 쌍둥이 핀(13, 15) 및 상기 차폐전극(14a) 상부에 각각 절연막(미도시)을 형성한 다음, 상기 제 5 단계 및 상기 제 6 단계를 동일하게 진행하면 된다.
Thereafter, an insulating film (not shown) is formed on the two
[비휘발성 메모리 소자를 이용한 어레이에 관한 [A Array Using Nonvolatile Memory Devices 실시예Example ]]
다음은, 도 11 내지 도 13을 참조하며, 상기 비휘발성 메모리 소자를 이용한 낸드 플래시 메모리 어레이의 실시예에 관하여 설명한다.Next, an embodiment of a NAND flash memory array using the nonvolatile memory device will be described with reference to FIGS. 11 to 13.
이는, 도 11 내지 도 13에 공통적으로 도시된 바와 같이, 기본적으로 상기 담장형 반도체(10a) 상부에 형성된 상기 쌍둥이 핀(11, 12)으로 구성되는 2개의 비트 라인(11a, 12a); 상기 2개의 비트 라인 사이에 형성된 상기 차폐전극(50)으로 구성되는 차폐라인(50a); 및 상기 2개의 비트 라인(11a, 12a) 및 상기 차폐전극(50a)을 기본 단위(91)(92)로 하여 상기 담장형 반도체(10a)의 측면으로 일정 거리 이격되며 상기 격리 절연막(20)을 사이에 두고 복수개의 비트 라인(11a, 12a) 및 차폐라인(50a)이 형성되고, 상기 복수개의 비트 라인(11a, 12a) 및 차폐라인(50a) 상에 상기 담장형 반도체(10a)의 길이방향으로 일정거리 이격되며 상기 각 비트 라인(11a)(12a)과 수직한 방향으로 형성된 복수개의 워드 라인(70a)을 포함하여 형성된 것을 특징으로 한다.As shown in common in FIGS. 11 to 13, two
따라서, 상기 각 워드 라인(70a)은 상기 2개의 비트 라인(11a, 12a) 및 상기 차폐전극(50a)을 기본 단위(91)(92)로 하는 복수개의 비트 라인 및 차폐라인을 수직으로 가로지르며 지나가서, 이들의 교차점에는 2개의 비휘발성 메모리 소자로 구성된 메모리 셀 소자가 형성하게 된다.Accordingly, each
이때, 상기 비휘발성 메모리 소자의 소스/드레인은 이웃하는 워드 라인(70a) 사이에서 불순물 도핑층으로 형성될 수도 있으나, 이웃하는 워드 라인(70a)에 의한 프린징 전계(fringing field)로 형성될 수도 있다.In this case, the source / drain of the nonvolatile memory device may be formed as an impurity doping layer between neighboring
상기와 같이 구성된 메모리 어레이에서, 상기 차폐라인(50a)은 불순물이 도핑된 반도체 물질(예컨대, 불순물이 도핑된 폴리실리콘 또는 단결정실리콘 등) 또는 도전성 물질(예컨대, 금속 등)로 형성되므로, 얼마든지 폭을 작게 할 수 있고, 각 비트 라인(11a)(12a)의 폭도 차폐라인(50a)의 존재로 분해능의 허용한도 내에서 얼마든지 작게 할 수 있으므로, 어레이의 집적도를 높일 수 있게 된다.In the memory array configured as described above, the
상기 기본 어레이 구조에서 각 구성의 컨택(contact)을 위한 실시예는 다양하게 이루어질 수 있으나, 도 11 내지 도 3에 제시한 방법으로 구현함이 바람직하다.In the basic array structure, embodiments for contacting each component may be variously implemented, but it is preferable to implement the method shown in FIGS. 11 to 3.
<제 1 실시예>≪
우선, 도 11(a)와 같이, 상기 기본 단위(91)(92)를 구성하는 상기 2개의 비트 라인(11a, 12a)의 일단(상단)은 하나의 제 1 컨택부(2 또는 4)로 연결되고, 타단(하단)은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부(1, 3 또는 5)로 연결되어, 상기 제 1 컨택부 및 상기 제 2 컨택부가 일정 간격으로 복수개(1, 2, 3, 4, 5) 형성되되, 상기 각 컨택부(1)(2)(3)(4)(5) 마다 하나의 배선(81)(82)(83)(84)(85)이 연결될 수 있다.First, as shown in FIG. 11A, one end (top) of the two
상기 제 1 실시예에 의한 어레이의 기본 구조는, 복수개의 비트 라인(11a, 12a)이 상, 하단에서 각 컨택부(1)(2)(3)(4)(5)에 의하여 이웃 비트 라인과 교차하며 지그재그로 연결되고, 각 컨택부 마다 하나의 배선(81)(82)(83)(84)(85)이 연결된 것이다.In the basic structure of the array according to the first embodiment, a plurality of
따라서, 상기 제 1 실시예에 따른 구조에 의하여, 각 비트 라인 마다 컨택할 필요가 없어 컨택으로 인한 면적을 줄일 수 있을 뿐만 아니라, 각 컨택부를 연결하는 배선도 단층에서 구현할 수 있게 되어 공정단계를 줄일 수 있는 장점도 있다.
Therefore, according to the structure according to the first embodiment, it is not necessary to make contact for each bit line, thereby reducing the area due to the contact, and also wiring for connecting each contact part can be realized in a single layer, thereby reducing the process steps. There is also an advantage.
<제 2 실시예>≪
도 11(b)와 같이, 상기 기본 단위(91)(92)를 구성하는 상기 2개의 비트 라인(11a, 12a)의 일단(상단)은 비트 라인마다 제 3 컨택부(2a, 2b; 4a, 4b)가 형성되고, 타단(하단)은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부(1, 3 또는 5)로 연결되어, 상기 제 2 컨택부 및 상기 제 3 컨택부가 복수개(1, 2a, 2b, 3, 4a, 4b, 5) 형성되되, 상기 복수개의 제 3 컨택부(2a, 2b; 4a, 4b)는 이웃하는 기본 단위의 컨택부와 겹치지 않게 기본 단위(91)(92) 마다 상하 이격되어 형성되고, 상기 기본 단위(91)(92)를 구성하는 상기 2개의 비트 라인(11a, 12a)의 일단(상단)은 상기 제 3 컨택부(2a, 2b; 4a, 4b)를 통하여 층을 달리하며 배선되고, 예컨대, 제 3 컨택부 2a 및 4a는 하층에 배선 82a 및 84a에 각각 연결되고, 제 3 컨택부 2b 및 4b는 상층에 배선 82b 및 84b에 각각 연결되고, 상기 복수개의 제 2 컨택부(1, 3, 5)는 하나의 배선(87)으로 연결될 수 있다.As shown in FIG. 11B, one end (top) of the two
상기 제 2 실시예에 따른 구조에 의하여, 적어도 일단에서 이웃 비트라인과 연결되는 각 컨택부(예컨대, 제 2 컨택부)가 형성되도록 함으로써, 컨택으로 인한 면적을 줄일 수 있다.
According to the structure according to the second embodiment, at least one end of each contact portion (eg, the second contact portion) connected to the neighboring bit line is formed, thereby reducing the area due to the contact.
<제 3 실시예>Third Embodiment
도 12(a)와 같이, 상기 제 1 실시예와 유사하나, 각 차폐라인(50a)을 각 비트 라인(11a)(12a)의 양단까지 연장 형성하여, 일단에 형성된 컨택부(예컨대, 제 1 컨택부: 2, 4)와 전기적으로 연결되도록 구성하는 것에만 차이점이 있다.As shown in FIG. 12A, similar to the first embodiment, each shielding
상기와 같이 구성됨으로써, 상기 제 1 실시예에 따른 장점 이외에 차폐라인(50a)에 일정한 전압(예컨대, 접지)을 인가하여 차폐효과를 극대화시키며 필요한 동작을 할 수 있게 되는 장점도 있다.
By the above configuration, in addition to the advantages according to the first embodiment, the
<제 4 실시예><Fourth Embodiment>
도 12(b)와 같이, 상기 제 2 실시예와 유사하나, 각 차폐라인(50a)을 각 비트 라인(11a)(12a)의 양단까지 연장 형성하여, 일단에 형성된 배선(예컨대, 배선 87)과 전기적으로 연결되도록 구성하는 것에만 차이점이 있다.As shown in FIG. 12B, similar to the second embodiment, each shielding
상기와 같이 구성됨으로써, 상기 제 2 실시예에 따른 장점 이외에 차폐라인(50a)에 일정한 전압(예컨대, 접지)을 인가하여 차폐효과를 극대화시키며 필요한 동작을 할 수 있게 되는 장점도 있다.
As described above, in addition to the advantages according to the second embodiment, there is also an advantage that a certain voltage (eg, ground) is applied to the
<제 5 실시예><Fifth Embodiment>
도 13과 같이, 상기 기본 단위(91)(92)를 구성하는 상기 2개의 비트 라인(11a, 12a)의 일단(상단)은 하나의 제 1 컨택부(2 또는 4)로 연결되고, 타단(하단)은 비트 라인마다 제 4 컨택부(1b, 3a, 3b, 5a)가 형성되어, 상기 제 1 컨택부 및 상기 제 4 컨택부가 복수개(1b, 2, 3a, 3b, 4, 5a) 형성되되, 상기 복수개의 제 1 컨택부(2, 4)는 각 컨택부(2)(4) 마다 하나의 배선(82)(84)이 연결되고, 상기 복수개의 제 4 컨택부(1b, 3a, 3b, 5a)는 이웃하는 컨택부와 겹치지 않게 상하 이격되어 형성되고, 교대로 층을 달리하며 배선이 연결된 것(예컨대, 제 4 컨택부 1b 및 3b는 저층에 각각 배선 81b 및 83b에 연결되고, 제 4 컨택부 3a 및 5a는 상층에 각각 배선 83a 및 85a에 연결된 것)일 수 있다.As shown in FIG. 13, one end (top) of the two
상기와 같이 구성됨으로써, 상기 제 2 실시예와 마찬가지로, 적어도 일단에서 이웃 비트라인과 연결되는 각 컨택부(예컨대, 제 1 컨택부)가 형성되도록 함으로써, 컨택으로 인한 면적을 줄일 수 있다.
As described above, similarly to the second embodiment, the area due to the contact can be reduced by forming each contact portion (eg, the first contact portion) connected to the neighboring bit line at at least one end.
상기 제 1 내지 제 5 실시예에 의하면, 비트 라인(11a, 12a)에 연결된 배선에 의하여, 각 비트 라인(11a)(12a)을 독립적으로 선택할 수 있게 됨에 따라, 종래 비트 라인을 선택하기 위해 비트 라인 상, 하단에 2개씩 선택트랜지스터를 구비함으로써 불필요하게 소요되는 면적을 줄이게 되어, 즉, 비트 라인(11a, 12a)과 교차되는 라인은 모두 워드 라인(70a)으로 사용하게 되어, 종래보다 집적도를 획기적으로 증가시킬 수 있는 장점도 있게 된다.According to the first to fifth embodiments, the
10: 반도체 기판
10a: 담장형 반도체
11, 12: 쌍둥이 핀
30, 32, 42: 절연막
50: 차폐전극
60: 게이트 절연막 스택
70: 제어전극10: semiconductor substrate
10a: fence-type semiconductor
11, 12: twin pin
30, 32, 42: insulating film
50: shielding electrode
60: gate insulating film stack
70: control electrode
Claims (10)
상기 담장형 반도체는 상기 제어전극과 교차되며 상부로부터 일정 깊이로 분리되어 쌍둥이 핀으로 형성되고,
상기 쌍둥이 핀은 내부 양 측면으로 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워진 것을 특징으로 하는 비휘발성 메모리 소자.
A gate insulating film stack including a fence-type semiconductor formed to protrude on a semiconductor substrate, an insulating insulating film filled to a predetermined height of the fence-type semiconductor, and a charge storage layer formed on at least both sides of the fence-type semiconductor on the insulating insulating film; In the nonvolatile memory device including a control electrode formed surrounding the gate insulating film stack,
The fence-type semiconductor is intersected with the control electrode and separated into a predetermined depth from the top to form twin pins,
The twin pins are non-volatile memory device, characterized in that the insulating film is formed on both sides of the inside, and filled with a shielding electrode between the insulating film.
상기 차폐전극은 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
The method of claim 1,
The shielding electrode is formed of a semiconductor material or a conductive material doped with an impurity.
상기 게이트 절연막 스택은 두 층의 절연막 사이에 상기 전하저장층이 형성되고,
상기 전하저장층은 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
The method of claim 1,
The charge insulating layer is formed on the gate insulating layer stack between two insulating layers,
The charge storage layer is a nonvolatile memory device, characterized in that consisting of any one selected from nanoparticles and conductive materials.
상기 차폐전극은 상기 반도체 기판과 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
The method according to any one of claims 1 to 3,
And the shielding electrode is electrically connected to the semiconductor substrate.
상기 담장형 반도체 상부에 형성된 상기 쌍둥이 핀으로 구성되는 2개의 비트 라인;
상기 2개의 비트 라인 사이에 형성된 상기 차폐전극으로 구성되는 차폐라인; 및
상기 2개의 비트 라인 및 상기 차폐전극을 기본 단위로 하여 상기 담장형 반도체의 측면으로 일정 거리 이격되며 상기 격리 절연막을 사이에 두고 복수개의 비트 라인 및 차폐라인이 형성되고, 상기 복수개의 비트 라인 및 차폐라인 상에 상기 담장형 반도체의 길이방향으로 일정거리 이격되며 상기 각 비트 라인과 수직한 방향으로 형성된 복수개의 워드 라인을 포함하여 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
In the NAND flash memory array comprising the nonvolatile memory device of claim 4,
Two bit lines formed of the twin pins formed on the fence-type semiconductor;
A shielding line consisting of the shielding electrode formed between the two bit lines; And
The bit line and the shielding line are spaced apart by a predetermined distance from the side surface of the fence-type semiconductor based on the two bit lines and the shielding electrode, and the plurality of bit lines and the shielding line are formed between the isolation insulating layers. And a plurality of word lines spaced apart from each other in the longitudinal direction of the fence-type semiconductor in a longitudinal direction on a line and formed in a direction perpendicular to each of the bit lines.
상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 하나의 제 1 컨택부로 연결되고, 타단은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부로 연결되어, 상기 제 1 컨택부 및 상기 제 2 컨택부가 일정 간격으로 복수개 형성되되,
상기 각 컨택부 마다 하나의 배선이 연결된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
The method of claim 5, wherein
One end of the two bit lines constituting the basic unit is connected to one first contact portion, and the other end is connected to the bit line of a neighboring basic unit and one second contact portion, so that the first contact portion and the first contact portion are connected to each other. 2 contact parts are formed in a plurality at regular intervals,
NAND flash memory array, characterized in that one wire is connected to each of the contact portion.
상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 비트 라인마다 제 3 컨택부가 형성되고, 타단은 이웃하는 기본 단위의 비트 라인과 하나의 제 2 컨택부로 연결되어, 상기 제 2 컨택부 및 상기 제 3 컨택부가 복수개 형성되되,
상기 복수개의 제 3 컨택부는 이웃하는 기본 단위의 컨택부와 겹치지 않게 기본 단위 마다 상하 이격되어 형성되고,
상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 상기 제 3 컨택부를 통하여 층을 달리하며 배선되고,
상기 복수개의 제 2 컨택부는 하나의 배선으로 연결된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
The method of claim 5, wherein
One end of the two bit lines constituting the basic unit has a third contact portion formed for each bit line, and the other end is connected to a bit line of a neighboring basic unit with one second contact portion, so that the second contact portion and the A plurality of third contact portion is formed,
The plurality of third contact portions are formed to be spaced apart from each other up and down not to overlap with contact portions of neighboring basic units,
One end of the two bit lines constituting the basic unit are wired in different layers through the third contact portion,
And the plurality of second contact portions are connected by one wire.
상기 복수개의 차폐라인은 각각 상기 제 1 컨택부와 연결되도록 연장되어 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
The method according to claim 6,
And the plurality of shielding lines are formed to extend to connect with the first contact portion, respectively.
상기 복수개의 차폐라인은 상기 복수개의 제 2 컨택부를 연결하는 배선과 연결되도록 연장되어 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
The method of claim 7, wherein
And the plurality of shielding lines extends to be connected to wires connecting the plurality of second contact portions.
상기 기본 단위를 구성하는 상기 2개의 비트 라인의 일단은 하나의 제 1 컨택부로 연결되고, 타단은 비트 라인마다 제 4 컨택부가 형성되어, 상기 제 1 컨택부 및 상기 제 4 컨택부가 복수개 형성되되,
상기 복수개의 제 1 컨택부는 각 컨택부 마다 하나의 배선이 연결되고,
상기 복수개의 제 4 컨택부는 이웃하는 컨택부와 겹치지 않게 상하 이격되어 형성되고, 교대로 층을 달리하며 배선이 연결된 것을 특징으로 하는 낸드 플래시 메모리 어레이. The method of claim 5, wherein
One end of the two bit lines constituting the basic unit is connected to one first contact part, and the other end is formed with a fourth contact part for each bit line, and the plurality of first contact parts and the fourth contact parts are formed.
One wire is connected to each of the plurality of first contact units.
The plurality of fourth contact portions are formed to be spaced apart from each other up and down so as not to overlap with a neighboring contact portion, and the wirings are alternately alternately connected to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110088668A KR101275109B1 (en) | 2011-09-01 | 2011-09-01 | Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110088668A KR101275109B1 (en) | 2011-09-01 | 2011-09-01 | Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130025256A KR20130025256A (en) | 2013-03-11 |
KR101275109B1 true KR101275109B1 (en) | 2013-06-17 |
Family
ID=48177005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020110088668A KR101275109B1 (en) | 2011-09-01 | 2011-09-01 | Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101275109B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100785039B1 (en) * | 2006-03-17 | 2007-12-12 | 삼성전자주식회사 | Non-volatile memory device having a pair of fins between which a void is defined |
KR20080030249A (en) * | 2006-09-29 | 2008-04-04 | 주식회사 하이닉스반도체 | Flash memory device and manufacturing method |
KR20090017041A (en) * | 2007-08-13 | 2009-02-18 | 삼성전자주식회사 | Nonvolatile memory device and method of fabricating the same |
JP2009283488A (en) * | 2008-05-19 | 2009-12-03 | Toshiba Corp | Nonvolatile memory, and manufacturing method thereof |
-
2011
- 2011-09-01 KR KR1020110088668A patent/KR101275109B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100785039B1 (en) * | 2006-03-17 | 2007-12-12 | 삼성전자주식회사 | Non-volatile memory device having a pair of fins between which a void is defined |
KR20080030249A (en) * | 2006-09-29 | 2008-04-04 | 주식회사 하이닉스반도체 | Flash memory device and manufacturing method |
KR20090017041A (en) * | 2007-08-13 | 2009-02-18 | 삼성전자주식회사 | Nonvolatile memory device and method of fabricating the same |
JP2009283488A (en) * | 2008-05-19 | 2009-12-03 | Toshiba Corp | Nonvolatile memory, and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR20130025256A (en) | 2013-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9362305B2 (en) | Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same | |
US9362299B2 (en) | Method of fabricating a nonvolatile memory device with a vertical semiconductor pattern between vertical source lines | |
US7936003B2 (en) | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same | |
KR100640620B1 (en) | NOR type flash memory device having twin bit cell scheme | |
US8575675B2 (en) | Nonvolatile memory device | |
KR101996745B1 (en) | High Density Isolated Gate Memory Cell | |
JP2007251177A (en) | Nonvolatile memory element having pair of fins limited in void, and method of manufacturing the same | |
US9214470B2 (en) | Non-volatile memory device with vertical memory cells and method for fabricating the same | |
KR100843141B1 (en) | Non volatile memory integrate circuit and fabricating method thereof | |
KR20130072076A (en) | Nonvolatile memory device and method for fabricating the same | |
KR20090017041A (en) | Nonvolatile memory device and method of fabricating the same | |
TW201523882A (en) | Structure and method of manufacturing a stacked memory array for junction-free cell transistors | |
CN111326521A (en) | Three-dimensional semiconductor memory device | |
KR101287364B1 (en) | Simplified nonvolatile memory cell string and nand flash memory array using the same | |
US9236126B2 (en) | Simplified nonvolatile memory cell string and NAND flash memory array using the same | |
JP2006093230A (en) | Nonvolatile semiconductor storage device | |
KR20100081633A (en) | Non-volatile memory device and manufacturing method used the same | |
KR20070091833A (en) | Non-volatile memory devices and methods of forming the same | |
KR20070049731A (en) | Flash memory and manufacturing method thereof | |
KR101362219B1 (en) | Memory cell string stack with common body and memory array using the same | |
JP2011066038A (en) | Semiconductor memory device | |
US20110186924A1 (en) | Semiconductor device and method of fabricating the same | |
KR101275109B1 (en) | Nonvolatile memory device having twin-fins separated by shield electrode and nand flash memory array using the same | |
CN113745231A (en) | Semiconductor device with a plurality of transistors | |
KR20230031334A (en) | Split gate having erase gate disposed over word line gate, 2-bit non-volatile memory cell, and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20160204 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20170524 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20180521 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20190520 Year of fee payment: 7 |