KR101270802B1 - 캐스케이드형 2-레벨 컨버터에서의 방법, 제어 디바이스 및 컴퓨터 프로그램 - Google Patents

캐스케이드형 2-레벨 컨버터에서의 방법, 제어 디바이스 및 컴퓨터 프로그램 Download PDF

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Abstract

본 발명은 캐스케이드형 2-레벨 컨버터 (1) 의 셀 (21,..., 2n) 에 스위칭 순서 신호를 제공하기 위한 방법 (20) 에 관한 것이다. (21,..., 2n) 은 2 개의 직렬 접속된 반도체 디바이스들 (3a, 3b) 과 병렬 접속된 캐패시터를 포함한다. 캐스케이드형 2-레벨 컨버터는 직류 전압 측의 제 1 극 (4a) 및 제 2 극 (4b) 사이에서 2 개의 페이즈 암들 (7 ,8) 로 분할된 페이즈에서 캐스케이드 접속 및 배열된 2 이상의 셀들을 포함한다. 방법 (20) 은, 캐패시터의 측정된 전압 및 전압 기준에 기초하여 보상된 전압 기준을 계산하는 단계 (22) 로서, 전압 기준은 AC 측 상에서 출력될 원하는 AC 전류에 대응하는, 상기 보상된 전압 기준을 계산하는 단계; 보상된 전압 기준 (r) 을 이용하여 스위칭 순서 신호를 계산하는 단계, 및 스위칭 순서 신호를 셀들 (21,..., 2n) 에 제공하는 단계를 포함한다.

Description

캐스케이드형 2-레벨 컨버터에서의 방법, 제어 디바이스 및 컴퓨터 프로그램{METHOD IN A CASCADED TWO-LEVEL CONVERTER, CONTROL DEVICE AND COMPUTER PROGRAM PRODUCTS}
본 발명은 일반적으로 전력 컨버터 분야에 관한 것이고, 특히 전력 컨버터의 반도체 디바이스들의 스위칭 순간 (switching instant) 을 제어하기 위한 방법 및 수단에 관한 것이다.
전력 컨버터는, AC (alternating current) 측에서 DC (direct current) 측으로 전력이 흐르는 정류, 및 DC 측에서 AC 측으로 전력이 흐르는 인버전 (inversion) 을 위해 이용된 전력 네트워크에서의 많은 애플리케이션들에 적합한 디바이스이다. 전력 컨버터는, 전력 흐름 제어를 위해, 또는 기존의 AC 송신을 DC 송신으로 전환하는 능력을 증가시키기 위해 예를 들어 비동기식 시스템들 간의 상호 접속과 같은 각종 애플리케이션들에서 사용될 수 있다.
캐스케이드 구성을 이용한 멀티레벨 컨버터는 각각의 AC 페이즈에 직렬로 접속된 다수의 단일-페이즈 셀들에 기초하고, 여기서 셀들은 반도체 스위치들을 포함한다. 이러한 구성을 갖는 멀티레벨 컨버터는 이하에 나타나는 캐스케이드 2-레벨 컨버터에 있고, 이것은 이러한 직렬 접속된 셀들에 기초한 구조를 이용하여 구축될 수 있으며, 각 셀은 캐패시터 및 턴-오프 타입의 직렬 접속된 반도체 스위치 쌍을 포함한다.
제어 디바이스는, 예를 들어 DC 측 상의 전압 및 원하는 기준 전압의 측정에 기초하여 캐스케이드형 2-레벨 컨버터의 셀들에서 반도체 스위치들의 턴 오프 및 턴 온을 제어한다. 캐스케이드형 2-레벨 컨버터의 하나의 페이즈에서 셀들의 제어는 주로, AC 전류 제어 기능에 의해 주어진 전압 기준에 기초하여 원하는 기본 주파수 출력 전압을 실현하기 위해 스위칭 순간을 정의하기 위한 목적에 기초한다.
예를 들어, 3 상 전력 네트워크 그리드일 수 있는 AC 측과 캐스케이드형 2-레벨 컨버터 간의 고조파 상호작용을 최소화하기 위해서, 캐스케이드형 2-레벨 컨버터가 인덕턴스 뒤의 전압원으로서 나타나게 하도록 전류 제어 기능을 정의하는 것이 바람직하다. 도 1 은 캐스케이드형 2-레벨 컨버터의 등가 회로를 나타내고, 여기서 캐스케이드형 2-레벨 컨버터의 등가 인덕턴스는 밸브 인덕턴스의 절반, LV/2 이다. 도면에서, UV 는 등가의 이상적인 전압원이고 IV 는 대응 전류를 나타낸다. Ipcc 는 DC 측과 AC 측 간의 공통의 커플링 포인트에서의 전류를 나타낸다. 이상적으로, Ipcc 는 IV 와 같다.
캐스케이드형 2-레벨 컨버터의 셀들의 캐패시터들은 대단히 크지 않고, 따라서 스위칭 액션과의 조합에서 기본 주파수 전류에 노출될 때 리플 전압이 나타날 것이다.
셀 캐패시터들 상의 리플은 또한 AC 측 상의 출력 전압이 전압 기준과 상이한 결과를 보이고, 이는 캐스케이드형 멀티레벨 컨버터의 등가 인덕턴스가 LV/2 이 아닌 것을 의미한다.
상기를 고려하면, 본 발명의 목적은 리플 전압의 전술된 문제점들을 극복하거나 또는 적어도 완화시키기 위한 것이다.
본 발명의 특정 목적은 리플 전압, 및 특히 컨버터의 비-이상적인 캐패시터들에 의해 야기된 기본 주파수 리플 전압을 제거하기 위한 수단을 제공하는 것이다.
본 발명의 다른 목적은 캐스케이드형 2-레벨 컨버터를 인덕턴스 뒤의 전압원으로서 정확히 나타나게 하는 전류 제어 기능을 향상시키기 위한 수단을 제공하는 것이다.
본 발명의 또 다른 목적은 캐스케이드형 2-레벨 컨버터와 AC 측 간의 고조파 상호작용, 특히 낮은 차수 (low-order) 의 고조파 상호작용을 최소화하거나 심지어 제거하기 위한 수단을 제공하는 것이다.
본 발명에 따르면, 캐스케이드형 2-레벨 컨버터의 셀에 스위칭 순서 신호를 제공하는 방법이 제공된다. 캐스케이드형 2-레벨 컨버터는 교류와 직류 간에 전환하도록 배열된다. 셀은 2 개의 직렬 접속된 반도체 디바이스들과 병렬 접속된 캐패시터를 포함하고, 반도체 디바이스들 각각은 또한 역-병렬 (anti-parallel) 접속된 다이오드를 갖는 적어도 하나의 각각의 트랜지스터를 포함한다. 캐스케이드형 2-레벨 컨버터는 직류 전압 측의 제 1 극과 제 2 극 사이의 페이즈에서 캐스케이드 접속 및 배열된 2 이상의 셀들을 포함한다. 페이즈는 2 개의 페이즈 암 (phase arm) 들로 분할되는데, 여기서 제 1 페이즈 암은 제 1 극과 AC 페이즈 출력 사이에 접속되고, 제 2 페이즈 암은 AC 페이즈 출력과 제 2 극 사이에 배열된다. 방법은, 적어도 2 개의 셀들의 캐패시터들의 전압들을 측정하는 단계; 전압 기준 및 캐패시터들의 측정된 전압들에 기초하여 보상된 전압 기준을 계산하는 단계로서, 전압 기준은 AC 측 상에서 출력될 원하는 AC 전류에 대응하는, 상기 보상된 전압 기준을 계산하는 단계; 보상된 전압 기준을 이용하여 상기 셀에 대한 스위칭 순서 신호를 계산하고 스위칭 순서 신호를 상기 셀에 제공하는 단계에 의해 특징지어진다. 본 발명의 수단에 의해, 향상된 전류 제어 기능이 제공되고, 여기서 캐스케이드형 2-레벨 컨버터와 AC 측 간의 고조파 상호작용, 특히 낮은 차수의 고조파 상호작용이 최소화되거나 심지어 제거된다. 전류 제어 기능은, 캐스케이드형 2-레벨 컨버터를 인덕턴스 뒤의 전압원으로서 나타내게 하는 원하는 것에 가깝다. 또한, 출력 AC 전압은 리플 전압으로부터 자유롭고, 원하는 전압 기준과 동일하다.
본 발명의 일 실시형태에 따르면, 보상된 전압 기준을 계산하는 단계는 제 1 및 제 2 페이즈 암의 셀 캐패시터 전압들의 합계를 계산하는 단계를 포함한다. 본 발명의 발명자들은, 셀 캐패시터 전압들의 합계로 기준 전압을 보상하는 것이 원하지 않은 리플 전압을 제거하는 탁월한 방법을 제공한다는 것을 발견하였다.
본 발명의 다른 실시형태에 따르면, 보상된 전압 기준을 계산하는 단계는 이하의 특정 식을 이용하는 단계를 포함한다:
Figure 112011061952199-pct00001
여기서, r 은 보상된 전압 기준이고,
Figure 112011061952199-pct00002
은 전압 기준이고, ucp 는 제 1 페이즈 암의 셀 캐패시터 전압들의 합계이며, ucn 은 제 2 페이즈 암의 셀 캐패시터 전압들의 합계이다.
탁월한 방법으로 적어도 기본 주파수 리플 전압을 제거하기 위한 식이 보여지고 있다. 단지 간단한 덧셈, 뺄셈 및 나눗셈을 포함하는 식은 소프트웨어 제품에서 더욱 용이하게 구현될 수도 있다.
또 다른 실시형태에 따르면, 스위칭 순서 신호를 계산하는 단계는 반송파 신호를 이용하는 펄스-폭 변조에 기초한다. 반송파 신호는 그 다음에, 실제 네트워크 컨디션들을 반영하도록 선택된다. 따라서, 스위칭 순서 신호를 제공하는 용이하게 구현된 방법이 제공되고, 임의의 공지된 펄스 폭 변조 방법의 이용을 인에이블한다.
본 발명은 또한, 캐스케이드형 2-레벨 컨버터를 제어하기 위한 제어 디바이스 및 컴퓨터 프로그램 제품에 관한 것이고, 이에 의해 상기에 대응하는 이점들이 달성된다.
도 1 은 캐스케이드형 2-레벨 컨버터의 등가 회로를 나타낸다.
도 2 는 캐스케이드형 2-레벨 컨버터의 하나의 페이즈를 나타낸다.
도 3 은 컨버터를 제어하는 제어 디바이스에서 구현된 AC 전류 제어 기능을 개략적으로 나타낸다.
도 4a 내지 도 4d 는 컨버터의 셀들의 총 전압 상의 리플에 대한 통상적인 결과를 나타낸다.
도 5 는 본 발명에 따른 리플 보상 기능을 나타낸다.
도 6 은 본 발명에 따른 방법의 단계들에 대한 흐름도를 나타낸다.
도 7 은 도 2 의 컨버터를 제어하는 컴퓨터를 나타낸다.
본 발명의 추가의 특성들 및 그 이점들은 첨부된 도면들과 이하의 상세한 설명을 읽음으로써 명백해질 것이다.
이하의 설명에서, 동일한 참조 부호는 동일하거나 대응하는 파트들을 나타내기 위해 도면들 전체에서 이용될 것이다.
도 2 는, 이하에서 간단히 컨버터로 표시될 캐스케이드형 2-레벨 컨버터의 하나의 페이즈를 나타낸다. 컨버터 (1) 는 교류와 직류 간에 전환하도록 배열된다. 도면에서, AC 측의 하나의 페이즈에 접속되는 컨버터 (1) 의 일부분 만이 도시된다. 이 페이즈는 컨버터 (1) 의 직류 전압 측 상에 배열되고, 특히, 이하에서 양극 (4a) 및 음극 (4b) 으로 각각 표시되는, 일 단에서 양극 모선 (4a) 에 접속되고 타단에서 음극 모선 (4b) 에 접속된다. 보다 일반적으로, 극들 (4a, 4b) 은 단순히 제 1 극 및 제 2 극이지만, 이하에서 양극 및 음극으로 각각 예시된다.
컨버터 (1) 의 도시된 페이즈는 상부 및 하부 페이즈 암 (7 및 8) 을 각각 포함하는 것으로서 보여질 수 있다. 상부 페이즈 암 (7), 또는 제 1 페이즈 암은 양극 (4a) 과 AC 페이즈 출력 (10) 사이에 접속된 페이즈의 일부분이고, 한편 하부 페이즈 암 (8), 또는 제 2 페이즈 암은 음극 (4b) 과 AC 페이즈 출력 (10) 사이에 접속된 페이즈의 일부분이다. 양극 (4a) 과 그라운드 포인트 (5) 사이에 포텐셜 (Udp) 이 제공되고, 음극 (4b) 과 그라운드 포인트 (5) 사이에 포텐셜 (Udn) 이 제공되도록, 그라운드 포인트 (5) 가 위치한다. 2 개의 극들 (4a, 4b) 사이의 전압이 Ud 로 표시되면, 통상적으로 Udp 는 Ud/2 이고 Udn 는 -Ud/2 이다.
AC 측 전류는 상부 및 하부 페이즈 암 (7, 8) 의 평균 전압에 의해 구동된다.
컨버터 (1) 의 예시된 페이즈는 다수의 직렬 접속된 동일한 셀들 (21,..., 2n) 을 포함한다. 각각의 셀 (21,..., 2n) 은 스위치 쌍과 병렬로 접속된 캐패시터 (C) 를 포함한다. 셀 캐패시터의 전압은 상부 페이즈 암 (7) 및 하부 페이즈 암 (8) 각각에 대한 i 번째 셀의 캐패시터에 대해 upi 및 uni 로 표시된다. 스위치 쌍은 2 개의 직렬 접속된 반도체 디바이스들 (3a, 3b) 을 포함하고, 디바이스들 각각은 또한 역-병렬로 접속된 다이오드 (D1, D2) 와 각각의 트랜지스터 (T1, T2) 를 포함하기 보다는, 고 전압을 관리하기 위해서 각각의 반도체 디바이스 (3a, 3b) 는 사실상 다수의 직렬-접속된 트랜지스터들을 포함할 수도 있고 트랜지스터들은 이에 접속된 역-병렬의 다이오드를 갖는다. 즉, 각각의 반도체 디바이스 (3a, 3b) 는 트랜지스터에 접속된 이러한 하나의 역-병렬의 다이오드를 갖는 적어도 하나의 트랜지스터, 또는 트랜지스터에 접속된 여러 개의 직렬-접속된 다이오드들을 갖는 여러 개의 직렬-접속된 트랜지스터들을 포함한다. 반도체 디바이스들 (3a, 3b) 의 예들은 IGBT (Insulated Gate Bipolar Transistor), IGCT (integrated gate commutated thyristor), IEGT (injection enhancement gate transistor) 및 GTO (gate turn-off thyristor) 를 포함한다.
컨버터 (1) 는 도면에서 도면 부호 (6) 로 개략적으로 도시된 제어 디바이스에 의해 제어된다. 제어 디바이스 (6) 는 본 발명에 따르고 이하에서 더욱 상세히 설명될 방법을 구현하기 위한 수단 (9) 을 포함한다
도 3 은 제어 디바이스 (6) 내에서 구현된 AC 전류 제어 기능을 개략적으로 나타낸다. 셀들 (21,...,2n) 및 특히 그 반도체 디바이스들 (3a, 3b) 의 제어는, 가능하면 또한 스위칭 순서로 표시된, 각각의 셀에 대한 정확한 점화 순서로서 제공하기 위한 것이다. 특히, 바람직하게는 AC 페이즈 출력 (10) 상의 기본 주파수 출력 전압을 나타내는, 원하는 기준 변조 신호 (
Figure 112011061952199-pct00003
) 가 달성될 것이고, 점화 순서는 이 단부에서 최적화될 것이다. 원하는 기준 변조 신호 (
Figure 112011061952199-pct00004
) 은, AC 측 상의 원하는 AC 전류에 대응하는, 즉 원하는 AC-측 출력을 제공하는 전압 기준이다.
AC 출력 제어 기능 (13) 은 비교기 (11) 에 기준 변조 신호 (
Figure 112011061952199-pct00005
) 를 제공한다. 도입부에서 언급한 바와 같이, 전류 제어 기능 (13) 은 컨버터 (1) 를 인덕턴스 뒤의 전압원으로서 나타나게 하도록 정의되는 것이 바람직하다.
종래의 방식에서, 반송파 생성기 (12) 는 예를 들어 삼각 파형을 갖는 반송파 신호를 제공한다. 반송파 신호는, 기준 변조 신호 (
Figure 112011061952199-pct00006
) 와 같이, 비교기 (11) 로 입력되고, 이에 의해 펄스 폭 변조 (PWM) 신호가 제공된다. 비교기 (11) 로부터 출력된 PWM 신호는, 점화 순서가 논의가 되고 있는 (in question) 셀 (2i) 로 전송될지 여부를 결정하고, 높은 값을 갖는다면 점화 순서가 전송된다. 본 발명은 향상된 기준 변조 신호 (
Figure 112011061952199-pct00007
) 를 제공함으로써 리플 전압을 방지하는 것에 관계가 있고, 임의의 공지된 PWM 방식이 이용될 수 있다.
종래의 방식에서, 반송파 신호는 실제 네트워크 컨디션들을 반영하도록 선택된다. 예를 들어, 반송파 신호의 진폭은 직류 전압에 의존할 수 있고, 반송파 신호의 주파수는 원하는 기준 전압 출력의 주파수의 배수로 설정될 수 있다.
도 4a 내지 도 4d 는 컨버터 (1) 내의 셀들 (21,..., 2n) 의 총 전압 상의 리플에 대한 통상적인 결과를 나타낸다. 도 4a 는 상부 페이즈 암 (7) 의 셀 전압들의 합계 (ucp) 를 나타내고, 도 4b 는 하부 페이즈 암 (8) 의 셀 전압들의 합계 (ucn) 를 나타내고, 도 4c 는 상부 및 하부 페이즈 암들 (7, 8) 의 셀 전압들의 합계의 평균 (
Figure 112011061952199-pct00008
) 을 나타내며, 마지막으로 도 4d 는 상부 및 하부 페이즈 암들 (7, 8) 의 셀 전압들의 합계 간의 차이 (ucp-ucn) 를 나타낸다.
리플의 행위를 연구함으로써, 본 발명의 발명자들은 리플을 제거하는 방법을 발견하였다. 특히, 측정된 셀 전압들에 기초하여 스위칭 제어에 이용된 기준 변조 신호 (
Figure 112011061952199-pct00009
) 를 보상함으로써, AC 전류 제어의 비-이상주의 (non-idealism) 가 제거될 수 있다.
본 발명에 따르면, 셀 캐패시터 전압들이 측정되고, 각각의 페이즈 암의 합계 (ucp 및 ucn) 가 각각 계산된다. 보상된 전압 기준 (r) 을 정의하기 위한 이하의 표현식은 원하지 않는 리플 전압을 제거하기 위해 발견되었다:
Figure 112011061952199-pct00010
(식 1)
여기서
Figure 112011061952199-pct00011
은 기준 변조 신호이고, 또한 바람직하게는 원하는 AC 전류를 획득하기 위한 이상적인 전압 기준이다. r 을 셀 스위칭 제어에서의 실제 전압 기준으로서 이용함으로써, 셀 전압에 존재하는 전압 리플은 결과의 AC 출력 전압으로부터 제거될 수 있다.
이제 도 5 를 참조하여, 본 발명에 따르면 상기 식을 구현하는 리플 보상 기능 (14) 이 제어 디바이스 (6) 에 추가된다. 즉, 기준 변조 신호 (
Figure 112011061952199-pct00012
) 는 식 1 에 따라 변형되고,
Figure 112011061952199-pct00013
대신에 r 이 비교기 (11) 로 입력된다. 도 3 을 참조하여 설명된 바와 같이 이 프로세스에 따라 PWM 신호가 획득된다.
도 6 은 전술된 컨버터 (1) 의 셀들 (21,..., 2n) 에 스위칭 순서 신호를 제공하는 방법에 포함된 단계들에 대한 흐름도를 나타낸다. 방법 (20) 은 셀들 (21,..., 2n) 의 캐패시터들 (C) 의 전압들 (upi, uni) 을 측정하는 제 1 단계 (21) 를 포함한다. 임의의 적절하고 공지된 방식으로 측정들이 수행될 수 있다. 제 2 단계에서, 캐패시터 (C) 의 전압 기준 (
Figure 112011061952199-pct00014
) 및 측정된 전압들 (upi, uni) 에 기초하여 보상된 전압 기준 (r) 이 계산된다 (22). 전압 기준 (
Figure 112011061952199-pct00015
) 은 바람직하게 AC 측 상에 출력되기 위한 원하는 AC 전류에 대응한다. 방법 (20) 은 스위칭 순서 신호를 계산하기 위해 보상된 전압 기준 (r) 을 이용하는 추가의 단계 (23) 를 포함한다. 마지막으로, 방법은 셀들 (21,..., 2n) 에 스위칭 순서 신호를 제공하는 단계 (24) 를 포함한다.
일 실시형태에서, 보상된 전압 기준 (r) 을 계산하는 단계 (21) 는 상부 및 하부 페이즈 암들 (7, 8) 의 셀 캐패시터 전압들의 합계 (ucp, ucn) 를 계산하는 단계를 포함한다. 특히, 합계는 바람직하게 앞에서 제공된 식 (식 1) 에 따라 이용된다.
일 실시형태에서, 스위칭 순서 신호를 계산하는 단계 (23) 는 보상된 전압 기준 (r) 을 반송파 신호로 펄스-폭 변조하는 것에 기초한다. 펄스-폭 변조는 임의의 공지된 방식으로 수행될 수 있다. 통상적으로, 반송파 신호는, 도 3 을 참조하여 전술된 바와 같이 실제 네트워크 컨디션들을 반영하도록 선택된다.
추가의 단계들이 추가될 수도 있고, 단계들 중 몇몇이 필수적으로 동시에 수행될 수 있다.
또한, 본 발명은 전술된 컨버터 (1) 의 셀들 (21,..., 2n) 의 스위칭 순간을 제어하기 위한 제어 디바이스 (6) 를 제공한다. 제어 디바이스 (6) 는 예를 들어, 마이크로프로세서에서의 소프트웨어를 포함하는 수단과 같이, 전술된 방법을 구현하기 위한 수단을 포함한다.
설명된 전류 제어 기능은 컴퓨터 또는 마이크로프로세서와 같은 프로세싱 수단 상에서 실행된 소프트웨어로서 구현될 수도 있다.
또한, 도 7 을 참조하면, 본 발명은 컨버터 (1) 와 같은 캐스케이드형 2-레벨 컨버터를 제어하는 컴퓨터 (30) 의 내부 메모리 안에 로딩 가능한 컴퓨터 프로그램 제품 (31) 을 제공한다. 컴퓨터 프로그램 제품 (31) 은, 컴퓨터 (30) 상에서 구동될 때 전술된 바와 같은 방법을 수행하기 위한 소프트웨어 코드부들을 포함한다. 컴퓨터 프로그램 제품 (31) 은, 컨버터 (1) 의 컴퓨터 (30) 로 하여금 전술된 방법을 수행하도록 하기 위한 컴퓨터 판독가능 프로그램 코드 수단을 포함하는 컴퓨터 판독가능 저장 매체 (32) 상에 저장될 수 있다. 컴퓨터 판독가능 저장 매체 (32) 는, 예를 들어 ROM (read-only memory), PROM (programmable ROM), EPROM (erasable PROM), 플래시 메모리, 또는 EEPROM (electrically EPROM) 을 포함할 수 있다.
본 발명은 향상된 전류 제어 기능을 제공하는데, 여기서 캐스케이드형 2-레벨 컨버터와 AC 측 간의 고조파 상호작용이 최소화된다. 전류 제어는, 캐스케이드형 2-레벨 컨버터를 인덕턴스 뒤의 전압원으로서 나타나게 하는 원하는 것에 가깝다. 따라서, 출력 AC 전압은 리플 전압으로부터 자유롭고, 원하는 전압 기준과 동일하다.
본 발명의 발명자들은 가능한 개선들의 가능성 있는 예측을 제공하는 다수의 컴퓨터 시뮬레이션을 수행하여 왔다. 방법은 또한, 탁월한 결과를 주는 아날로그 회로 시뮬레이터의 실시간 측정에 의해 구현 및 테스트되고 있다.

Claims (9)

  1. 교류와 직류 간에 전환하도록 배열된 캐스케이드형 2-레벨 컨버터 (1) 의 셀 (21,..., 2n) 에 스위칭 순서 신호를 제공하는 방법 (20) 으로서, 상기 셀 (21,..., 2n) 은 2 개의 직렬 접속된 반도체 디바이스들 (3a, 3b) 과 병렬 접속된 캐패시터 (C) 를 포함하고, 상기 반도체 디바이스들 각각은 또한 역-병렬 접속된 다이오드 (D1, D2) 와 적어도 하나의 각 트랜지스터 (T1, T2) 를 포함하고, 상기 캐스케이드형 2-레벨 컨버터 (1) 는 직류 전압 측의 제 1 극 (4a) 및 제 2 극 (4b) 사이의 페이즈에서 캐스케이드 접속되고 배열된 상기 셀들 (21,..., 2n) 중 적어도 2 개를 포함하고, 상기 페이즈는 2 개의 페이즈 암들 (7, 8) 로 분할되고, 제 1 페이즈 암 (7) 은 상기 제 1 극 (4a) 과 AC 페이즈 출력 (10) 사이에 접속되고, 제 2 페이즈 암 (8) 은 상기 AC 페이즈 출력 (10) 과 상기 제 2 극 (4b) 사이에 배열되며,
    상기 방법은,
    상기 적어도 2 개의 셀들 (21,..., 2n) 의 캐패시터들 (C) 의 전압들 (upi, uni) 을 측정하는 단계 (21),
    상기 캐패시터들 (C) 의 상기 측정된 전압들 (upi, uni) 및 전압 기준 (
    Figure 112012092902717-pct00027
    ) 에 기초하여 보상된 전압 기준 (r) 을 계산하는 단계 (22) 로서, 상기 전압 기준 (
    Figure 112012092902717-pct00028
    ) 은 상기 AC 페이즈 출력 (10) 상의 기본 주파수 출력 전압을 나타내고 AC 측 상에서 출력될 원하는 AC 전류에 대응하는, 상기 보상된 전압 기준 (r) 을 계산하는 단계 (22),
    상기 보상된 전압 기준 (r) 을 이용하여 상기 셀에 대한 스위칭 순서 신호를 계산하는 단계 (23), 및
    상기 스위칭 순서 신호를 상기 셀 (21,..., 2n) 에 제공하는 단계 (24) 를 포함하고,
    상기 보상된 전압 기준 (r) 을 계산하는 단계 (22) 는 다음의 식을 이용하는 단계를 포함하고:
    Figure 112012092902717-pct00029

    여기서, r 은 상기 보상된 전압 기준이고,
    Figure 112012092902717-pct00030
    은 상기 전압 기준이고, ucp 는 상기 제 1 페이즈 암 (7) 의 셀 캐패시터 전압들 (ucpi) 의 합계이며, ucn 은 상기 제 2 페이즈 암 (8) 의 셀 캐패시터 전압들 (ucni) 의 합계인 것을 특징으로 하는 스위칭 순서 신호 제공 방법.
  2. 제 1 항에 있어서,
    상기 적어도 2 개의 셀들 (21,..., 2n) 각각에 대해,
    상기 보상된 전압 기준 (r) 을 이용하여 상기 각 셀에 대한 스위칭 순서 신호를 계산하는 단계 (23) 및 상기 스위칭 순서 신호를 상기 각 셀에 제공하는 단계 (24) 가 수행되는, 스위칭 순서 신호 제공 방법.
  3. 제 1 항에 있어서,
    상기 보상된 전압 기준 (r) 을 계산하는 단계 (22) 는 상기 제 1 페이즈 암 (7) 및 상기 제 2 페이즈 암 (8) 의 셀 캐패시터 전압들의 합계 (ucp, ucn) 를 계산하는 단계를 포함하는, 스위칭 순서 신호 제공 방법.
  4. 제 1 항에 있어서,
    상기 스위칭 순서 신호를 계산하는 단계 (23) 는 반송파 신호를 이용하는 펄스 폭 변조에 기초하는, 스위칭 순서 신호 제공 방법.
  5. 제 4 항에 있어서,
    상기 반송파 신호는 실제 네트워크 컨디션들을 반영하도록 선택되는, 스위칭 순서 신호 제공 방법.
  6. 교류와 직류 간에 전환하도록 배열된 캐스케이드형 2-레벨 컨버터 (1) 의 셀 (21,..., 2n) 의 스위칭 순간들을 제어하기 위한 제어 디바이스 (6) 로서, 상기 셀 (21,..., 2n) 은 2 개의 직렬 접속된 반도체 디바이스들 (3a, 3b) 과 병렬 접속된 캐패시터 (C) 를 포함하고, 상기 반도체 디바이스들 각각은 또한 역-병렬 접속된 다이오드 (D1, D2) 와 적어도 하나의 각 트랜지스터 (T1, T2) 를 포함하고, 상기 캐스케이드형 2-레벨 컨버터 (1) 는 직류 전압 측의 제 1 극 (4a) 및 제 2 극 (4b) 사이의 페이즈에서 캐스케이드 접속 및 배열된 상기 셀들 (21,..., 2n) 중 적어도 2 개를 포함하고, 상기 페이즈는 2 개의 페이즈 암들 (7 ,8) 로 분할되고, 제 1 페이즈 암 (7) 은 상기 제 1 극 (4a) 과 AC 페이즈 출력 (10) 사이에 접속되고, 제 2 페이즈 암 (8) 은 상기 AC 페이즈 출력 (10) 과 상기 제 2 극 (4b) 사이에 배열되며,
    제 1 항 내지 제 5 항 중 어느 한 항에 기재된 방법을 구현하기 위한 수단 (9) 을 특징으로 하는, 제어 디바이스.
  7. 제 6 항에 있어서,
    상기 수단 (9) 은 컴퓨터 또는 마이크로프로세서와 같은 프로세싱 수단을 포함하는, 제어 디바이스.
  8. 캐스케이드형 2-레벨 컨버터 (1) 를 제어하는 컴퓨터 (30) 의 내부 메모리 내로 로딩 가능한 컴퓨터 프로그램을 저장하는 컴퓨터 판독가능 저장 매체 (32) 로서,
    상기 컴퓨터 프로그램은, 상기 컴퓨터 프로그램이 상기 컴퓨터 (30) 상에서 구동될 때 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 방법을 수행하기 위한 소프트웨어 코드부들을 포함하는, 컴퓨터 판독가능 저장 매체.
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