KR101248486B1 - Current steering DAC based on a multi-local matching technique - Google Patents
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Abstract
본 발명은 전류구동방식의 DAC에 관한 것으로서, MSB에 대응하는 제 1 CCA, ISB에 대응하는 제 2 CCA, LSB에 대응하는 제 3 CCA, 및 제 1 CCA, 제 2 CCA, 그리고 제 3 CCA 각각에 상호 독립적인 기준 전류를 공급하는 CSA를 포함하고, MSB와 ISB는 온도계 코드, LSB는 이진 가중치 코드로 구성하는 것을 특징으로 하며, 전류 셀의 크기를 줄임으로써, 전체 칩 면적을 줄일 수 있으며, 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있다.The present invention relates to a current-driven DAC, the first CCA corresponding to the MSB, the second CCA corresponding to the ISB, the third CCA corresponding to the LSB, and the first CCA, the second CCA, and the third CCA, respectively It includes a CSA to supply a mutually independent reference current to the MSB and ISB, consisting of a thermometer code, LSB consists of a binary weight code, by reducing the size of the current cell, can reduce the total chip area, The performance degradation at high speed operation by the parasitic capacitor component can be prevented.
Description
본 발명은 전류 구동 방식의 D/A 변환기 (digital-to-analog converter : DAC)에 관한 것으로서, 더욱 상세하게는 전체 칩 면적을 줄일 수 있고, 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있는 다중 부분 정합 기법을 이용한 전류 구동 방식의 DAC에 관한 것이다.BACKGROUND OF THE
무선 통신 및 영상 신호 처리 등 다양한 응용분야의 출력단에 주요 아날로그 블록으로 광범위하게 사용되는 고속 고해상도 DAC는 통상 다중 채널로 사용되므로 시스템-온-칩 응용을 고려할 때, 통상 DAC의 면적이 칩 전체의 가격 경쟁력을 결정짓는 중요한 요소 중의 하나가 된다.High-speed, high-resolution DACs, which are widely used as the main analog blocks for outputs of various applications such as wireless communication and video signal processing, are usually used in multiple channels, so when considering system-on-chip applications, the area of the DAC is usually the price of the entire chip It is one of the important factors that determine competitiveness.
일반적으로 고속 DAC는 부하 저항을 고속으로 구동하기 위하여 전류구동방식 구조를 채택한다. 전류구동방식 DAC에서는 전류원이 가장 넓은 면적을 차지하고 해상도와 요구되는 수율이 높아짐에 따라 전류원의 부정합에 의한 성능 저하를 최소화하고 전류 셀의 출력 임피던스를 높이기 위하여 긴 채널 길이(L)와 넓은 채널 폭(W)을 갖는 MOS 트랜지스터를 필요로 하므로 전체 칩 면적이 기하급수적으로 증가한다.In general, the high speed DAC adopts the current drive structure to drive the load resistance at high speed. In current-driven DACs, as the current source occupies the largest area, the resolution and the required yield increase, the long channel length (L) and the wide channel width (in order to minimize the performance degradation due to mismatch of the current source and to increase the output impedance of the current cell). The need for a MOS transistor with W) increases exponentially the total chip area.
한편, 전류구동방식 DAC에서 단위 전류 셀로 모든 전류 셀 배열 (current cell array : CCA)을 구성하는 온도계 코드 구조를 사용하는 것이 우수한 선형성을 갖지만 디지털 입력을 온도계 코드로 변환하는 디코더 회로의 복잡도 및 도선의 면적이 증가하는 단점이 있다. 그 반면, 이진 가중치 구조를 사용할 경우 칩 구현은 간단하지만 코드 변화에 따라 발생하는 큰 글리치 에너지가 DAC의 전체 성능을 저하시킨다. 따라서 고해상도 DAC의 구현에는 상위 비트 (most significant bit : MSB)는 선형성을 유지하기 위하여 온도계 코드로, 하위 비트 (least significant bit : LSB)는 디지털 회로의 복잡도를 고려하여 이진 가중치 구조로 구성하는 세그먼트 구조가 주로 사용된다.On the other hand, in the current-driven DAC, the use of a thermometer code structure that constitutes all current cell arrays (CCAs) as unit current cells has excellent linearity, but the complexity of the decoder circuit and the lead There is a disadvantage that the area is increased. On the other hand, when using binary weighting schemes, the chip implementation is simple, but the large glitches generated by code changes degrade the overall performance of the DAC. Therefore, in the implementation of the high resolution DAC, the most significant bit (MSB) is a thermometer code in order to maintain linearity, and the least significant bit (LSB) is composed of a binary weight structure in consideration of the complexity of the digital circuit. Is mainly used.
도 1은 종래의 고해상도 전류구동방식 기반의 DAC를 도시한 것이다.1 illustrates a conventional high resolution current driving based DAC.
도 1을 참조하면, 종래의 DAC에서는 선형성 특성과 복잡도 및 면적을 고려하여 세그먼트 구조를 선택해도 모든 전류원이 동일한 채널 길이를 가지므로 세그먼트의 구조에 따라 디지털 회로 및 연결선의 면적이 변화할 수는 있지만 가장 큰 면적을 차지하는 전류원의 크기에는 변함이 없다. 결국 해상도와 요구되는 수율 및 성능에 따라 전체 면적이 결정되고 고해상도 구현을 위해서는 넓은 면적이 필요하게 된다. 또한, 전류원들이 넓은 영역에 분포됨에 따라 전류 부정합의 분포 범위도 확대되고 오차의 누적으로 선형 특성이 제한된다. 전류 정합 특성을 향상시키기 위한 연구 결과로 무작위 스위칭, 전류 부정합 보정 기법 및 동적 요소 정합 기법 등의 다양한 기법들이 제안되었지만 이와 같은 기법들을 사용할 경우 디지털 블록 및 도선의 복잡도와 면적이 증가하는 단점이 있다.Referring to FIG. 1, in the conventional DAC, even if a segment structure is selected in consideration of linearity characteristics, complexity, and area, all current sources have the same channel length, so that the area of digital circuits and connecting lines may vary depending on the structure of the segment. There is no change in the size of the current source which occupies the largest area. As a result, the total area is determined by the resolution, required yield and performance, and a large area is required for high resolution. In addition, as the current sources are distributed in a wide area, the distribution range of the current mismatch is expanded and the linear characteristic is limited by the accumulation of errors. As a result of researches to improve the current matching characteristics, various techniques such as random switching, current mismatch correction technique, and dynamic element matching technique have been proposed. However, these techniques increase the complexity and area of digital blocks and wires.
또한, 기존의 고해상도 DAC에서는 전류원이 넓은 영역에 걸쳐 분포하게 되므로 연결도선의 기생 저항으로 인한 전원전압 강하현상이 심화되어 전류원의 게이트-소스 전압 차이에 따른 전류 부정합이 야기된다. 이러한 문제를 해결하기 위하여 넓은 폭의 전원전압 금속선을 사용하기도 하지만 이는 또 다른 면적 증가의 요인으로 작용한다. 위와 같이 해상도의 증가에 따라 커지는 전류원의 크기는 전류구동방식 DAC의 기하급수적인 면적 증가를 야기하는 주요 원인이 된다. 따라서, 전류 셀의 크기를 줄임으로써 전체 칩 면적을 줄이는 방법이 필요하다.In addition, in the existing high resolution DAC, since the current source is distributed over a wide area, power supply voltage drop due to parasitic resistance of the connection wire is intensified, resulting in current mismatch due to the gate-source voltage difference of the current source. In order to solve this problem, a wide power supply metal wire may be used, but this causes another area increase. As the resolution increases, the size of the current source increases, which is the main cause of the exponential increase in the area of the current-driven DAC. Therefore, there is a need for a method of reducing the total chip area by reducing the size of the current cell.
따라서, 본 발명이 해결하고자 하는 과제는 전류 셀의 크기를 줄임으로써, 전체 칩 면적을 줄일 수 있고, 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있는 전류구동방식의 DAC를 제공하는 것이다.Therefore, the problem to be solved by the present invention is to provide a current-driven DAC that can reduce the overall chip area by reducing the size of the current cell, and can prevent the performance degradation in high-speed operation by the parasitic capacitor component. .
본 발명은 상기 과제를 달성하기 위하여, MSB에 대응하는 제 1 CCA; 중간 비트 (intermediate significant bit : ISB)에 대응하는 제 2 CCA; LSB에 대응하는 제 3 CCA; 및 상기 제 1 CCA, 상기 제 2 CCA, 그리고 상기 제 3 CCA 각각에 상호 독립적인 기준 전류를 공급하는 전류 원 배열 (current source array : CSA)를 포함하고, 상기 MSB와 상기 ISB는 온도계 코드, 상기 LSB는 이진 가중치 코드로 구성하는 것을 특징으로 하는 전류구동방식의 DAC를 제공한다.The present invention to achieve the above object, the first CCA corresponding to the MSB; A second CCA corresponding to an intermediate significant bit (ISB); A third CCA corresponding to the LSB; And a current source array (CSA) for supplying mutually independent reference currents to each of the first CCA, the second CCA, and the third CCA, wherein the MSB and the ISB comprise a thermometer code; LSB provides a current-driven DAC, characterized by a binary weight code.
본 발명의 일 실시예에 의하면, 상기 제 1 CCA와 상기 제 2 CCA는 이중 캐스코드 전류 셀이 사용되고, 상기 제 3 CCA는 캐스코드 전류 셀이 사용될 수 있다.According to an embodiment of the present invention, the first CCA and the second CCA may use a double cascode current cell, and the third CCA may use a cascode current cell.
또한, 기준전압을 생성하는 밴드 갭 기준 회로 (band-gap reference : BGR)를 더 포함하고, 상기 기준전압과 외부 저항에 의해 상기 CSA에 공급되는 전류가 결정되는 것이 바람직하다.The apparatus further includes a band-gap reference circuit (BGR) for generating a reference voltage, and the current supplied to the CSA is determined by the reference voltage and an external resistor.
이때, 상기 외부 저항을 조정함으로써, 상기 DAC의 출력전압의 범위 및 출력전류의 최대값을 변경할 수 있다.At this time, by adjusting the external resistance, it is possible to change the range of the output voltage of the DAC and the maximum value of the output current.
또한, 상기 DAC가 10비트 DAC인 경우, 상기 MSB와 상기 ISB는 각각 4비트 온도계 코드, 상기 LSB는 2비트 이진 가중치 코드로 구성될 수 있다.In addition, when the DAC is a 10-bit DAC, the MSB and the ISB may be configured with 4-bit thermometer codes, and the LSB may be configured with 2-bit binary weight codes.
본 발명의 다른 실시예에 의하면, 지수배로 정합된 기준전류가 상기 CSA로부터 상기 제 1 CCA, 상기 제 2 CCA, 및 상기 제 3 CCA로 공급될 수 있다.According to another embodiment of the present invention, the reference current matched exponentially may be supplied from the CSA to the first CCA, the second CCA, and the third CCA.
또한, 상기 CSA는 단위 전류원으로 배열하여 구현하고, 센트로이드 구조를 적용하는 것이 바람직하다.In addition, the CSA may be implemented by arranging unit current sources and applying a centroid structure.
또한, 상기 제 1 CCA, 상기 제 2 CCA, 및 상기 제 3 CCA에 연결하는 전원전압 연결도선을 각각 별개로 구성할 수 있으며, 상기 CSA는 NMOS CSA인 것이 바람직하다. In addition, a power supply voltage connecting lead connected to the first CCA, the second CCA, and the third CCA may be configured separately, and the CSA may be an NMOS CSA.
본 발명에 따르면, 각 CCA의 전류원을 부분적으로 정합시킬 수 있는 다중 부분 정합 (multi-local matching : MLM) 기법을 이용하여 전류 셀의 크기를 줄임으로써, 전체 칩 면적을 줄일 수 있다. 또한, 본 발명에 따르면, 높은 출력 저항을 가진 이중-캐스코드 구조를 사용하여 전류 셀의 크기를 줄임으로써 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있다.According to the present invention, the total chip area can be reduced by reducing the size of the current cell by using a multi-local matching (MLM) technique that can partially match the current source of each CCA. In addition, according to the present invention, by using a double-cascode structure with a high output resistance, the current cell can be reduced in size to prevent performance degradation in high speed operation by parasitic capacitor components.
도 1은 종래의 고해상도 전류구동방식 기반의 DAC를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 전류 구동 방식의 DAC를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 MLM 기법을 이용한 전류 구동 방식의 DAC를 나타낸 것이다.
도 4는 MSB CCA 및 ISB CCA에 사용된 이중-캐스코드 전류 셀 회로와 출력 임피던스의 주파수 응답을 도시한 것이다.
도 5는 본 발명의 일 실시예에 따라 작은 글리치 에너지를 갖는 디지털 래치를 도시한 것이다.1 illustrates a conventional high resolution current driving based DAC.
2 illustrates a DAC of a current driving method according to an embodiment of the present invention.
3 illustrates a DAC of a current driving method using an MLM technique according to an embodiment of the present invention.
Figure 4 shows the frequency response of the output impedance and the dual-cascode current cell circuit used in the MSB CCA and ISB CCA.
5 illustrates a digital latch having a small glitch energy in accordance with one embodiment of the present invention.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the specific contents of the present invention, for the convenience of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea will be presented first.
본 발명의 일 실시예에 따른 전류구동방식의 DAC는 MSB에 대응하는 제 1 CCA; ISB에 대응하는 제 2 CCA; LSB에 대응하는 제 3 CCA; 및 상기 제 1 CCA, 상기 제 2 CCA, 및 상기 제 3 CCA 각각에 상호 독립적인 기준 전류를 공급하는 CSA를 포함하고, 상기 MSB와 상기 ISB는 온도계 코드, 상기 LSB는 이진 가중치 코드로 구성하는 것을 특징으로 한다.DAC of the current drive method according to an embodiment of the present invention comprises a first CCA corresponding to the MSB; A second CCA corresponding to the ISB; A third CCA corresponding to the LSB; And a CSA for supplying mutually independent reference currents to each of the first CCA, the second CCA, and the third CCA, wherein the MSB and the ISB comprise a thermometer code and the LSB comprises a binary weight code. It features.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명한다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, the present invention will be described in more detail with reference to preferred examples. However, these examples are intended to illustrate the present invention in more detail, it will be apparent to those skilled in the art that the scope of the present invention is not limited thereby. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described more fully with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 2는 본 발명의 일 실시예에 따른 전류 구동 방식의 DAC를 나타낸 것이다.2 illustrates a DAC of a current driving method according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 DAC는 전류구동방식으로, 도 2를 참조하면, 전체 구조가 나타나 있으며, MSB와 ISB는 4비트의 온도계 코드이고, LSB는 2비트의 이진 가중치 코드로 구성한다.DAC according to an embodiment of the present invention is a current drive method, referring to Figure 2, the overall structure is shown, MSB and ISB is a 4-bit thermometer code, LSB is composed of a binary weight code of 2 bits.
본 발명의 일 실시예에 따른 DAC에서 사용하는 MLM 기법을 칩으로 구현하기 위하여 우선 각 CCA(210, 220, 230)에 상호 독립적인 기준 전류를 공급하는 NMOS CSA(240)가 존재하며, MSB CCA(210)와 ISB CCA(220)에는 이중-캐스코드 전류 셀이 사용되며, LSB CCA(230)에는 캐스코드 전류 셀이 사용된다. In order to implement the MLM technique used in the DAC according to an embodiment of the present invention as a chip, there is an NMOS CSA 240 that supplies mutually independent reference currents to each of the
BGR(250)에서 생성되는 0.7V의 기준 전압과 외부 저항 REXT에 의하여 NMOS CSA(240)에 전류가 공급되며, 응용 분야의 특성에 따라 REXT를 조정하여 출력 전압의 범위 및 출력 전류의 최대값을 변경할 수 있다. The current is supplied to the
이하에서는 본 발명의 일 실시예에 따른 DAC에서 사용하는 소면적 구현을 위한 다중 부분 정합 기법에 대하여 보다 상세하게 살펴보기로 한다.Hereinafter, the multi-part matching technique for small area implementation used in the DAC according to an embodiment of the present invention will be described in detail.
본 발명의 일 실시예에 따른 전류 구동 방식의 DAC는 온도계 코드 구조를 가정하였을 때, 요구되는 해상도와 수율에 따라 수학식 1 및 수학식 2와 같이 단위 전류원 MOS 트랜지스터의 채널 길이와 폭을 결정할 수 있다.Assuming the thermometer code structure of the current-driven DAC according to an embodiment of the present invention, the channel length and width of the unit current source MOS transistor can be determined according to the required resolution and yield as shown in
수학식 1 및 수학식 2에서 전류원의 게이트-소스 전압을 VGS, 최대 출력 전류를 IFS, 요구되는 LSB 전류의 표준 편차를 σ(I)/I로 나타내었다. 그리고, MOS 트랜지스터의 면적 WL에 따른 전류를 Aβ, 문턱전압 VTH의 오차를 나타내는 상수를 AVTH로 나타내었다. In
또한, 전류 구동 방식의 DAC는 유한한 출력 임피던스 ZO에 의하여 integral non-linearity(INL)와 spurious- free dynamic range(SFDR) 등의 성능이 제한되므로 수학식 3 및 수학식 4의 조건 역시 만족해야 한다. In addition, since the current-driven DAC has limited performance such as integral non-linearity (INL) and spurious-free dynamic range (SFDR) by finite output impedance Z O , the conditions of Equations 3 and 4 must also be satisfied. do.
이때, ILSB은 단위 전류, M은 단위 전류원의 수를 나타낸다.At this time, I LSB is unit current and M is number of unit current sources.
기존의 DAC에서는 위와 같이 결정된 채널 길이를 모든 전류원에서 동일하게 사용하고 하나의 바이어스 회로가 모든 전류원들을 구동하므로 전류원들의 채널 폭은 LSB 전류원의 지수배로 결정된다. 따라서, 이진 가중치 구조 혹은 세그먼트 구조를 적용하여도 온도계 코드 구조와 비교하였을 때 전류원의 면적은 거의 차이가 없다. 반면, MLM 기법을 적용할 경우 MSB CCA 및 ISB CCA의 단위 전류원의 채널 폭이 LSB 전류원의 지수배가 될 필요가 없으며 각 세그먼트의 전류원 채널 길이를 다르게 사용할 수도 있다. 이하 도 3을 참조하며 보다 상세하게 살펴보기로 한다.In the conventional DAC, the channel length determined as above is used in all current sources, and one bias circuit drives all the current sources. Therefore, the channel width of the current sources is determined by the exponential multiple of the LSB current source. Therefore, even if the binary weight structure or the segment structure is applied, the area of the current source is almost no difference when compared with the thermometer code structure. On the other hand, when the MLM technique is applied, the channel width of the unit current source of MSB CCA and ISB CCA does not need to be an exponential multiple of the LSB current source, and the current source channel length of each segment may be used differently. Hereinafter, the present invention will be described in detail with reference to FIG. 3.
도 3은 본 발명의 일 실시예에 따른 MLM 기법을 이용한 전류 구동 방식의 DAC를 나타낸 것이다.3 illustrates a DAC of a current driving method using an MLM technique according to an embodiment of the present invention.
도 3에서 볼 수 있듯이 MLM 기법을 적용하면 NMOS CSA로부터 정확히 지수배로 정합된 독립적인 기준 전류가 각 CCA에 공급되므로, MSB CCA와 ISB CCA및 LSB CCA의 전류원 채널 폭이 지수 관계가 아니어도 전류 셀에 흐르는 전류는 자동적으로 지수 관계가 될 수 있다. 또한, 각 CCA 별로 전류원의 채널 길이를 다르게 사용할 수 있으므로 수학식 1 내지 수학식 4의 조건을 만족하는 범위 내에서 전류원이 차지하는 면적을 최소화할 수 있다. 그러나 MLM 기법 적용 시 각 CCA로 공급되는 기준 전류가 정확한 배수 관계가 되지 않으면 DAC의 선형성이 심각하게 저하될 수 있으므로 NMOS CSA를 단위 전류원으로 배열하여 구현하는 동시에 센트로이드 구조를 적용하여 전류 부정합을 최소화하는 것이 바람직하다.As shown in FIG. 3, the MLM technique provides an independent reference current matched exponentially exactly from the NMOS CSA to each CCA, so that even if the current source channel widths of the MSB CCA, ISB CCA, and LSB CCA are not exponential, The current flowing in can be automatically exponential. In addition, since the channel length of the current source can be used differently for each CCA, the area occupied by the current source can be minimized within a range satisfying the conditions of
한편, 기존의 DAC에서는 모든 전류원이 동일한 연결도선으로부터 전원전압을 공급받으므로 전원전압 연결도선의 길이가 길어지고 이에 따른 전원전압 강하 현상이 전류원의 전류 부정합을 야기하므로 요구되는 해상도 범위 내에서 매우 넓은 폭의 전원전압 도선을 사용하였다. 그러나 본 발명의 일 실시예에 따른 MLM 기법을 이용한 전류 구동 방식의 DAC에서는 전원전압 연결도선을 칩 내부에서 VDDM, VDDI 및 VDDL 등으로 각각 나누어 도선의 길이를 줄이고 얇은 폭의 연결도선을 사용함으로써 면적을 가능한 만큼 줄였다.On the other hand, in the conventional DAC, since all current sources are supplied with the power supply voltage from the same connection lead, the length of the power supply connection lead becomes longer and the power supply voltage drop causes a current mismatch of the current source. A wide power supply voltage lead was used. However, in the current-driven DAC using the MLM technique according to an embodiment of the present invention, the power supply voltage connection leads are divided into VDDM, VDDI, and VDDL in the chip, respectively, to reduce the length of the leads and to use a thinner connection lead. Reduced as much as possible.
또한, 본 발명의 일 실시예에 따른 MLM 기법을 이용한 전류 구동 방식의 DAC는 높은 출력저항을 가진 이중-캐스코드 전류 셀을 포함한다.In addition, the current-driven DAC using the MLM technique according to an embodiment of the present invention includes a double-cascode current cell having a high output resistance.
전류구동방식 DAC는 수학식 3과 수학식 4와 같이 전류 셀의 유한한 출력 임피던스에 의해 성능이 제한되므로 고해상도 DAC에서는 통상 높은 출력 임피던스를 얻기 위하여 캐스코드 구조의 전류 셀을 사용하고 수 um 수준의 긴 채널 길이를 갖는 큰 크기의 MOS 트랜지스터를 전류원으로 사용한다. 이때, 큰 크기의 전류 셀에 의해 발생하는 기생 커패시터 성분은 높은 주파수에서의 동적 성능을 제한한다.Since current-driven DACs are limited in performance by the finite output impedance of current cells, as shown in equations (3) and (4), high-resolution DACs typically use cascode-structured current cells to achieve high output impedances. Large MOS transistors with long channel lengths are used as current sources. At this time, parasitic capacitor components generated by large current cells limit the dynamic performance at high frequencies.
본 발명의 일 실시예에 따른 MLM 기법을 이용한 전류 구동 방식의 DAC의 LSB CCA의 경우 전류 셀에 흐르는 전류가 매우 적으므로 캐스코드 구조를 사용하여 작은 크기의 소자로도 충분한 출력 임피던스을 얻을 수 있도록 하여 동적 성능을 제한하지 않도록 할 수 있다.In the LSB CCA of the current-driven DAC using the MLM technique according to an embodiment of the present invention, since the current flowing in the current cell is very small, the cascode structure can be used to obtain a sufficient output impedance even with a small element. You can avoid limiting dynamic performance.
반면에 MSB CCA와 ISB CCA의 경우, LSB 전류 셀에 비하여 각각 1/64, 1/4의 출력 임피던스만이 요구되지만 그만큼 흐르는 전류가 많으므로 요구되는 출력 임피던스를 만족시키기 위해서는 큰 크기의 소자가 필요하게 된다. 본 발명의 일 실시예에서는 작은 크기의 소자로 전류 셀을 구현하여 면적을 줄이는 동시에 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막기 위하여 MSB CCA 및 ISB CCA에 이중-캐스코드 전류 셀을 사용한다.On the other hand, MSB CCA and ISB CCA require only 1/64 and 1/4 output impedance, respectively, compared to LSB current cells, but large currents are required to satisfy the required output impedance. Done. In an embodiment of the present invention, a dual-cascode current cell is used for the MSB CCA and the ISB CCA to reduce the area at the same time by implementing a current cell with a small size element and to prevent the performance degradation in the high speed operation by the parasitic capacitor component. .
도 4는 MSB CCA 및 ISB CCA에 사용된 이중-캐스코드 전류 셀 회로와 출력 임피던스의 주파수 응답을 도시한 것이다.Figure 4 shows the frequency response of the output impedance and the dual-cascode current cell circuit used in the MSB CCA and ISB CCA.
도 4(a)는 MSB CCA 및 ISB CCA에 사용된 이중-캐스코드 전류 셀 회로를 나타내고, 도 4(b)는 출력 임피던스의 주파수 응답을 나타낸다.Fig. 4 (a) shows the dual-cascode current cell circuit used for the MSB CCA and the ISB CCA, and Fig. 4 (b) shows the frequency response of the output impedance.
도 4(a)를 참조하면, 전류 셀의 MOS 트랜지스터 크기는 M1, M2, M3 순이므로 C1 > C2 > C3 이고, 낮은 주파수에서의 출력 임피던스 및 출력 임피던스의 폴 (pole)과 제로(zero)는 수학식 5 및 수학식 6으로 정의된다. Referring to FIG. 4 (a), since the size of the MOS transistor of the current cell is M1, M2, M3, C1> C2> C3, and the poles and zeros of output impedance and output impedance at low frequency are Equations 5 and 6 are defined.
수학식 5에서 전류 셀의 RO는 세 개의 gmro 항과 전류원의 ro으로 구성되므로 작은 크기의 MOS 트랜지스터로도 큰 출력 임피던스를 얻을 수 있으며, 기생 커패시터 C1이 작아짐에 따라 도 4(b)와 수학식 6에서 확인할 수 있듯이 출력 임피던스의 대역폭을 넓힐 수 있다.R O of the current cell in Equation (5) is organized into three g m r o wherein the source of r o and to obtain a big output impedance into a small size MOS transistor, the parasitic capacitor C1 is also in accordance with the smaller 4 ( As can be seen from b) and Equation 6, the bandwidth of the output impedance can be widened.
한편, 전류구동방식의 DAC에서 전류 셀 스위치의 두 디지털 입력이 교차하는 순간 발생하는 글리치는 동적 성능을 저하시킨다. 전류 셀 스위치 입력의 동기 오차는 더욱 큰 글리치를 발생시키므로 통상 DAC 전류 셀 스위치의 구동을 위해서 전류 셀 바로 앞에 래치가 사용되며, 본 발명의 일 실시예에 따른 전류구동방식의 DAC 역시 도 5와 같은 래치를 사용한다. On the other hand, in current-driven DACs, glitches that occur at the intersection of two digital inputs of a current cell switch degrade dynamic performance. Since the synchronization error of the current cell switch input generates a larger glitch, a latch is used immediately before the current cell to drive the DAC current cell switch, and the DAC of the current driving method according to an embodiment of the present invention is also similar to FIG. 5. Use a latch.
도 5는 본 발명의 일 실시예에 따라 작은 글리치 에너지를 갖는 디지털 래치를 도시한 것이다.5 illustrates a digital latch having a small glitch energy in accordance with one embodiment of the present invention.
전류 셀 입력의 동기 오차가 발생하여 DIN, DINB가 모두 “HIGH”가 될 경우 순간적으로 전류원에 전류가 흐르지 않아 큰 글리치가 발생할 수 있으므로 DIN, DINB의 교차지점을 전원전압의 중간값보다 낮게 설계하여 작은 글리치 에너지를 갖도록 하는 것이 바람직하다. 도 5에서는 DIN, DINB의 교차지점을 0.3V로 설계한 것을 보여준다.If both the DIN and DINB become “HIGH” due to the synchronization error of the current cell input, a large glitch may occur because the current does not flow to the current source momentarily, so the intersection of DIN and DINB is designed to be lower than the middle value of the power supply voltage. It is desirable to have a small glitch energy. Figure 5 shows the design of the intersection point of DIN, DINB to 0.3V.
이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 전류구동방식의 DAC는 각 CCA에 독립적인 기준전류를 공급하는 NMOS CSA 기반의 전류원을 구현함에 따라 MSB CCA 및 ISB CCA의 전류원 채널 폭이 LSB CCA의 전류원 채널 폭의 지수배가 될 필요가 없는 MLM 기법을 채택함으로써, 전류구동방식 DAC에서 가장 큰 면적을 차지하는 CCA의 면적을 줄일 수 있다. 또한, 전류 셀을 이중-캐스코드 구조로 구현하여 작은 크기의 MOS 트랜지스터로 높은 출력 저항을 얻도록 하여 전류 셀의 면적을 추가적으로 줄일 수 있도록 하였다.As described above, the current-driven DAC according to the embodiment of the present invention implements an NMOS CSA-based current source for supplying independent reference currents to each CCA, so that the current source channel width of the MSB CCA and the ISB CCA is the LSB CCA. By adopting an MLM technique that does not need to be an exponential multiple of the current source channel width, the area of the CCA, which occupies the largest area in the current-driven DAC, can be reduced. In addition, the current cell is implemented in a double-cascode structure to obtain a high output resistance with a small size MOS transistor to further reduce the area of the current cell.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from these descriptions. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
Claims (9)
상기 디지털 입력의 ISB에 대응하는 제 2 전류 셀 배열;
상기 디지털 입력의 LSB에 대응하는 제 3 전류 셀 배열; 및
상기 제 1 전류 셀 배열, 상기 제 2 전류 셀 배열, 및 상기 제 3 전류 셀 배열 각각에 상호 독립적인 기준 전류를 공급하는 전류 원 배열(CSA)을 포함하고,
상기 MSB와 상기 ISB는 온도계 코드, 상기 LSB는 이진 가중치 코드로 구성하고 상기 디지털 입력이 제 1 전류 셀 배열 내지 제 3 전류 셀 배열에 의해 DAC 변환되는 것을 특징으로 하는 전류구동방식의 DAC.A first current cell arrangement (CCA) corresponding to the MSB of the digital input;
A second current cell arrangement corresponding to the ISB of the digital input;
A third current cell arrangement corresponding to the LSB of the digital input; And
A current source array (CSA) for supplying a reference current independent of each other to the first current cell array, the second current cell array, and the third current cell array;
Wherein the MSB and the ISB comprise a thermometer code and the LSB comprises a binary weight code and the digital input is DAC-converted by the first to third current cell arrays.
상기 제 1 전류 셀 배열과 상기 제 2 전류 셀 배열은 이중 캐스코드 전류 셀이 사용되고,
상기 제 3 전류 셀 배열은 캐스코드 전류 셀이 사용되는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
Double cascode current cells are used for the first current cell array and the second current cell array,
And the cascade current cell is used as the third current cell array.
상기 전류 원 배열에 연결되며 기준전압을 생성하는 밴드 갭 기준 회로; 및
상기 전류 원 배열에 연결되며 값이 조정되는 외부 저항을 더 포함하고,
상기 기준전압과 외부 저항에 의해 상기 전류 원 배열에 공급되는 전류가 결정되는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
A band gap reference circuit coupled to the current source array and generating a reference voltage; And
An external resistor connected to said current source array and adjusted in value,
And the current supplied to the current source array is determined by the reference voltage and an external resistor.
상기 외부 저항을 조정함으로써, 상기 DAC의 출력전압의 범위 및 출력전류의 최대값을 변경하는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 3, wherein
And a maximum value of an output voltage range and an output current of the DAC by adjusting the external resistance.
상기 DAC가 10비트 DAC인 경우, 상기 MSB와 상기 ISB는 각각 4비트 온도계 코드, 상기 LSB는 2비트 이진 가중치 코드로 구성되는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
If the DAC is a 10-bit DAC, the MSB and the ISB is a 4-bit thermometer code, respectively, the LSB is a current drive type DAC, characterized in that consisting of a 2-bit binary weight code.
지수배로 정합된 기준전류가 상기 전류 원 배열로부터 상기 제 1 전류 셀 배열, 상기 제 2 전류 셀 배열, 및 상기 제 3 전류 셀 배열로 공급되는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
An exponentially matched reference current is supplied from the current source array to the first current cell array, the second current cell array, and the third current cell array.
상기 전류 원 배열은 단위 전류원으로 배열하여 구현하고, 센트로이드 구조를 적용한 것을 특징으로 하는 전류구동방식의 DAC.The method according to claim 6,
The current source array is implemented by arranging unit current sources and applying a centroid structure.
상기 전류 원 배열에서 상기 제 1 전류 셀 배열, 상기 제 2 전류 셀 배열, 및 상기 제 3 전류 셀 배열에 연결하는 전원전압 연결도선을 각각 별개로 구성하는 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
And a power supply voltage connection line separately connected to the first current cell array, the second current cell array, and the third current cell array in the current source array.
상기 전류 원 배열은 NMOS 전류 원 배열인 것을 특징으로 하는 전류구동방식의 DAC.The method of claim 1,
Wherein said current source array is an NMOS current source array.
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| KR20090043736A (en) * | 2007-10-30 | 2009-05-07 | 인하대학교 산학협력단 | Circuit structure for correcting delay time in mixed digital-to-analog converter |
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