KR101228775B1

KR101228775B1 - High frequency switch and control method therefor

Info

Publication number: KR101228775B1
Application number: KR1020110087277A
Authority: KR
Inventors: 김상희; 박성환; 오토베 이치로
Original assignee: 삼성전기주식회사
Priority date: 2010-12-21
Filing date: 2011-08-30
Publication date: 2013-01-31
Also published as: KR20120070485A; JP2012134697A

Abstract

본 발명의 과제는 수신시뿐만 아니라 송신시에도 소비 전력이 저감되는 고주파 스위치 회로를 제공하는 것이다. 본 발명의 고주파 스위치 회로는 펄스 생성 수단(120)과, 클럭 선택 수단(130)과, 강압 수단(140)과, 스위칭 수단(150)을 갖는다. 펄스 생성 수단(120)은 소정의 활성화 기간을 갖는 클럭 선택용 펄스 신호를 생성한다. 클럭 선택 수단(130)은 클럭 선택용 펄스 신호가 활성화 상태일 때 기준 클럭 신호를 선택하는 한편, 클럭 선택용 펄스 신호가 활성화 상태가 아닐 때 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호를 선택한다. 강압 수단(140)은 클럭 선택 수단(130)에서 선택된 클럭 신호의 주파수에 따른 속도로 음전하를 커패시터에 축적하여 소정의 음전압을 생성한다. 스위칭 수단(150)은 소정의 음전압이 인가되어 오프 상태를 유지하는 적어도 하나의 스위치 소자를 구비한다.An object of the present invention is to provide a high frequency switch circuit in which power consumption is reduced not only at the time of reception but also at the time of transmission. The high frequency switch circuit of the present invention has a pulse generating means 120, a clock selecting means 130, a step-down means 140, and a switching means 150. The pulse generating means 120 generates a clock selection pulse signal having a predetermined activation period. The clock selecting unit 130 selects a reference clock signal when the clock selection pulse signal is in an active state, and selects a low speed clock signal having a lower frequency than the reference clock signal when the clock selection pulse signal is not in an active state. The step-down means 140 accumulates negative charges in the capacitor at a rate corresponding to the frequency of the clock signal selected by the clock selecting means 130 to generate a predetermined negative voltage. The switching means 150 is provided with at least one switch element to which a predetermined negative voltage is applied to maintain the off state.

Description

High frequency switch circuit and control method of high frequency switch circuit {HIGH FREQUENCY SWITCH AND CONTROL METHOD THEREFOR}

본 발명은 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법에 관한 것이다.The present invention relates to a high frequency switch circuit and a control method of the high frequency switch circuit.

최근, 휴대 전화기 등의 무선 통신 기기를 소형화함에 있어서 소비 전력의 저감이 중요해지고 있다. 무선 통신 기기에서는 스위치 소자를 고속으로 절환하여 정보를 송신 또는 수신하기 때문에, 스위치 소자 및 그 구동 회로에서 소비되는 전력은 적지 않다.In recent years, the reduction of power consumption has become important in miniaturizing wireless communication devices such as mobile phones. In a wireless communication device, since the switch element is switched at high speed to transmit or receive information, the power consumed by the switch element and its driving circuit is not small.

일반적으로, 휴대 전화기는 통신 모드로서 송신 모드, 수신 모드, 송수신 모드를 구비하고 있으며, 스위치 소자로서의 전계 효과 트랜지스터는 통신 모드가 바뀔 때마다 안테나에 연결되는 송신/수신 회로를 고속으로 절환한다.In general, a cellular phone includes a transmission mode, a reception mode, and a transmission / reception mode as a communication mode, and a field effect transistor as a switch element switches a transmission / reception circuit connected to an antenna at high speed each time the communication mode is changed.

또, 전계 효과 트랜지스터에는 구동 회로로서의 승압 회로 또는 강압 회로(음전원 발생 회로)가 연결된다. 승압 회로는 주로 송신 회로에서 안테나로 공급되는 송신 전력을 향상시킨다. 한편, 강압 회로는 주로 전계 효과 트랜지스터의 오프 상태에서의 출력 특성을 향상시킨다.In addition, a voltage rising circuit or a voltage reducing circuit (a negative power generation circuit) as a driving circuit is connected to the field effect transistor. The boost circuit mainly improves the transmit power supplied from the transmit circuit to the antenna. On the other hand, the step-down circuit mainly improves the output characteristics in the off state of the field effect transistor.

승압 회로에 있어서의 소비 전력을 삭감하는 기술로서는, 하기 특허문헌 1의 기술이 알려져 있다. 특허문헌 1의 고주파 스위치 회로에 있어서는, 대전력을 필요로 하는 송신시에는 승압 회로를 동작시키는 한편, 대전력을 필요로 하지 않는 수신시에는 승압 회로를 동작시키지 않음으로써, 소비 전력을 저감하고 있다.As a technique of reducing power consumption in a boosting circuit, the technique of the following patent document 1 is known. In the high frequency switch circuit of Patent Literature 1, the power consumption is reduced by operating the booster circuit at the time of transmission requiring high power, and by not operating the booster circuit at the time of reception that does not require high power. .

일본 특허공개공보 특개2008-35560호Japanese Patent Laid-Open No. 2008-35560

하지만, 상기 특허문헌 1의 고주파 스위치 회로에 있어서는, 수신시에 소비 전력이 저감되기는 하지만, 송신시에는 소비 전력이 저감되지 않는다는 문제가 있다. 따라서, 예를 들어 승압 회로 또는 강압 회로를 상시 동작시켜 둘 필요가 있는 UMTS와 같은 통신 시스템에는 상기 특허문헌 1의 고주파 스위치 회로를 적용할 수 없다.However, in the high frequency switch circuit of the said patent document 1, although power consumption is reduced at the time of reception, there exists a problem that power consumption is not reduced at the time of transmission. Therefore, the high frequency switch circuit of the said patent document 1 cannot be applied to communication systems, such as UMTS, for which it is necessary to always operate a booster circuit or a step-down circuit, for example.

본 발명은 상술한 문제를 해결하기 위해 이루어진 것이다. 따라서, 본 발명의 목적은 수신시뿐만 아니라 송신시에도 소비 전력이 저감되는 고주파 스위치 회로를 제공하는 것이다.The present invention has been made to solve the above problem. Accordingly, it is an object of the present invention to provide a high frequency switch circuit in which power consumption is reduced not only at the time of reception but also at the time of transmission.

또, 본 발명의 다른 목적은 수신시뿐만 아니라 송신시에도 소비 전력이 저감되는 고주파 스위치 회로의 제어 방법을 제공하는 것이다.Another object of the present invention is to provide a control method of a high frequency switch circuit in which power consumption is reduced not only at the time of reception but also at the time of transmission.

본 발명의 상기 목적은 하기의 고주파 스위치 회로 또는 고주파 스위치 회로의 제어 방법에 의해 달성된다.The above object of the present invention is achieved by the following high frequency switch circuit or control method of the high frequency switch circuit.

본 발명의 고주파 스위치 회로는 펄스 생성 수단, 클럭 선택 수단, 강압 수단, 및 스위칭 수단을 갖는다. 펄스 생성 수단은 소정의 활성화 기간을 갖는 클럭 선택용 펄스 신호를 생성한다. 클럭 선택 수단은 클럭 선택용 펄스 신호가 활성화 상태이면 기준 클럭 신호를 선택하고, 클럭 선택용 펄스 신호가 활성화 상태가 아니면 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호를 선택한다. 강압 수단은 클럭 선택 수단에서 선택된 클럭 신호의 주파수에 따른 속도로 음전하를 커패시터에 축적하여 소정의 음전압을 생성한다. 스위칭 수단은 소정의 음전압이 인가되어 오프 상태를 유지하는 적어도 하나의 스위치 소자를 구비한다.The high frequency switch circuit of the present invention has pulse generating means, clock selecting means, step-down means, and switching means. The pulse generating means generates a clock selection pulse signal having a predetermined activation period. The clock selecting means selects a reference clock signal when the clock selection pulse signal is in an activated state, and selects a low speed clock signal having a frequency lower than that of the reference clock signal when the clock selection pulse signal is not in an activated state. The step-down means accumulates negative charges in the capacitor at a rate corresponding to the frequency of the clock signal selected by the clock selection means to generate a predetermined negative voltage. The switching means has at least one switch element which is applied with a predetermined negative voltage to maintain the off state.

본 발명의 고주파 스위치 회로의 제어 방법은 클럭 선택용 펄스 신호를 활성화하여, 클럭 선택용 펄스 신호의 활성화 기간, 동안 강압 수단에 기준 클럭 신호를 공급하고, 강압 수단이 생성한 소정의 음전압을 스위치 소자에 인가하여, 스위치 소자를 오프 상태로 한다. 그리고, 강압 수단에 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호를 공급하여, 스위치 소자의 오프 상태를 유지한다.The control method of the high frequency switch circuit of the present invention activates the clock selection pulse signal, supplies the reference clock signal to the step-down means during the activation period of the clock selection pulse signal, and switches the predetermined negative voltage generated by the step-down means. It applies to an element and turns a switch element off. Then, the low-speed clock signal having a frequency lower than that of the reference clock signal is supplied to the step-down means to maintain the off state of the switch element.

본 발명의 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법에 따르면, 수신시뿐만 아니라 송신시에도 소비 전력을 저감할 수 있다. 따라서, UMTS와 같은 통신 시스템에서 강압 회로를 상시 동작시켜 둘 필요가 있는 경우에도 소비 전력을 저감할 수 있다.According to the control method of the high frequency switch circuit and the high frequency switch circuit of the present invention, power consumption can be reduced not only during reception but also during transmission. Therefore, even when it is necessary to operate the step-down circuit at all times in a communication system such as UMTS, power consumption can be reduced.

도 1은 본 발명의 실시 형태에 있어서의 고주파 스위치 회로를 개략적으로 나타낸 블럭도이고,
도 2(A) 및 도 2(B)는 도 1에 나타낸 차지 펌프의 구성 및 동작을 예시하기 위한 회로도이고,
도 2(C)는 차지 펌프를 흐르는 관통 전류를 설명하기 위한 회로도이고,
도 3은 도 1에 나타낸 스위치부의 구성을 설명하기 위한 블럭도이고,
도 4는 도 3에 나타낸 고주파 스위치의 구성을 예시하기 위한 회로도이고,
도 5는 본 발명의 실시 형태에 있어서의 고주파 스위치 회로의 제어 방법을 설명하기 위한 플로우 차트이고,
도 6은 본 발명의 실시 형태에 있어서의 고주파 스위치 회로의 동작을 설명하기 위한 타이밍 차트이다.1 is a block diagram schematically showing a high frequency switch circuit according to an embodiment of the present invention.
2 (A) and 2 (B) are circuit diagrams for illustrating the configuration and operation of the charge pump shown in FIG.
2 (C) is a circuit diagram for explaining the through-current flowing through the charge pump,
3 is a block diagram for explaining the configuration of the switch unit shown in FIG.
4 is a circuit diagram for illustrating the configuration of the high frequency switch shown in FIG.
5 is a flowchart for explaining a control method of the high frequency switch circuit in the embodiment of the present invention.
6 is a timing chart for explaining the operation of the high frequency switch circuit in the embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법의 실시 형태를 설명한다. 본 발명의 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법은 UMTS(Universal Mobile Telecommunications System), GSM(Global System for Mobile Communications) 등, 통신 모드의 절환이 필요한 무선 통신 시스템에 최적으로 적용할 수 있다. 특히, 강압 회로를 상시 동작시켜 둘 필요가 있는 UMTS와 같은 통신 시스템에서 유효하다.EMBODIMENT OF THE INVENTION Hereinafter, with reference to attached drawing, embodiment of the control method of the high frequency switch circuit and the high frequency switch circuit of this invention is described. The control method of the high frequency switch circuit and the high frequency switch circuit of the present invention can be optimally applied to a wireless communication system that requires switching of communication modes such as Universal Mobile Telecommunications System (UMTS) and Global System for Mobile Communications (GSM). In particular, it is effective in a communication system such as UMTS in which the step-down circuit needs to be operated at all times.

(실시 형태)(Embodiments)

도 1은 본 발명의 실시 형태에 있어서의 고주파 스위치 회로의 개략 블럭도이다. 본 실시 형태의 고주파 스위치 회로는 통신 모드를 절환할 때에는 고속의 기준 클럭 신호로 차지 펌프를 동작시키고, 통신 모드를 절환한 후에는 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호로 차지 펌프를 동작시키는 것이다.1 is a schematic block diagram of a high frequency switch circuit in an embodiment of the present invention. The high frequency switch circuit of this embodiment operates the charge pump with a high speed reference clock signal when switching the communication mode, and operates the charge pump with a low speed clock signal having a lower frequency than the reference clock signal after switching the communication mode. .

도 1에 나타낸 바와 같이, 본 실시 형태의 고주파 스위치 회로(200)는 발진기(100), 분주기(110), 펄스 생성부(120), 클럭 선택부(130), 차지 펌프(140), 및 스위치부(150)를 갖는다.As shown in FIG. 1, the high frequency switch circuit 200 of the present embodiment includes an oscillator 100, a divider 110, a pulse generator 120, a clock selector 130, a charge pump 140, and It has a switch unit 150.

발진기(100)는 발진 수단으로서 소정의 주파수의 기준 클럭 신호를 생성한다. 발진기(100)의 출력 단자는 분주기(110)의 입력 단자 및 클럭 선택부(130)의 입력 단자에 연결되어 있다.The oscillator 100 generates a reference clock signal of a predetermined frequency as the oscillating means. The output terminal of the oscillator 100 is connected to an input terminal of the divider 110 and an input terminal of the clock selector 130.

예를 들면, 발진기(100)는 링 오실레이터를 구비하며, 수 MHz의 기준 클럭 신호를 생성한다. 여기서, 소정의 주파수는 3.6MHz 정도인 것이 바람직하다. 하지만, 소정의 주파수는 수 MHz로 한정되지 않는다.For example, oscillator 100 has a ring oscillator and generates a reference clock signal of several MHz. The predetermined frequency is preferably about 3.6 MHz. However, the predetermined frequency is not limited to a few MHz.

분주기(110)는 분주 수단으로서 기준 클럭 신호를 분주하여 저속 클럭 신호를 생성한다. 분주기(110)의 입력 단자는 발진기(100)의 출력 단자에 연결되어 있고, 분주기(110)의 출력 단자는 클럭 선택부(130)의 입력 단자에 연결되어 있다.The divider 110 divides a reference clock signal as a divider to generate a low speed clock signal. An input terminal of the divider 110 is connected to an output terminal of the oscillator 100, and an output terminal of the divider 110 is connected to an input terminal of the clock selector 130.

분주기(110)는 카운터를 구비하며, 기준 클럭 신호를 소정의 카운트수(N)까지 카운트함으로써, 기준 클럭 신호를 N으로 분주하여 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호를 생성한다. 예를 들어, 기준 클럭 신호가 3.6MHz이고 N=64로 설정된 경우, 저속 클럭 신호의 주파수는 56KHz가 된다.The divider 110 includes a counter, and counts the reference clock signal up to a predetermined count N, thereby dividing the reference clock signal by N to generate a low speed clock signal having a lower frequency than the reference clock signal. For example, if the reference clock signal is 3.6 MHz and N = 64, the frequency of the low speed clock signal is 56 KHz.

또한, 분주기(110)는 주파수가 상이한 다른 저속 클럭 신호를 동시에 출력할 수도 있다.In addition, the divider 110 may simultaneously output different slow clock signals having different frequencies.

펄스 생성부(120)는 펄스 생성 수단으로서 소정의 활성화 기간을 갖는 클럭 선택용 펄스 신호를 생성한다. 펄스 생성부(120)는 모드 제어 신호를 입력받기 위한 입력 단자를 구비한다. 펄스 생성부(120)의 출력 단자는 클럭 선택부(130)의 입력 단자에 연결된다. 여기서, 모드 제어 신호는 고주파 스위치 회로(200)에 통신 모드를 전달하기 위해 외부로부터 입력되는 제어 신호이다.The pulse generator 120 generates a clock selection pulse signal having a predetermined activation period as pulse generation means. The pulse generator 120 includes an input terminal for receiving a mode control signal. The output terminal of the pulse generator 120 is connected to the input terminal of the clock selector 130. Here, the mode control signal is a control signal input from the outside to transfer the communication mode to the high frequency switch circuit 200.

펄스 생성부(120)는 카운터를 구비하며, 모드 제어 신호의 변화를 검출하여 카운트를 개시하고, 경과 시간을 계측한다. 펄스 생성부(120)는 모드 제어 신호의 변화를 검출하고 나서 소정 시간이 경과한 후에 클럭 선택용 펄스 신호를 활성화한다. 그리고, 펄스 생성부(120)는 소정의 활성화 기간 동안에 클럭 선택용 펄스 신호의 활성화 상태를 유지한다. 본 실시 형태에서 활성화 기간은 예를 들면 5 ~ 10㎲로 설정된다. 하지만, 활성화 기간은 5 ~ 10㎲의 범위 내로 한정되지 않는다.The pulse generator 120 includes a counter, detects a change in the mode control signal, starts counting, and measures elapsed time. The pulse generator 120 activates the clock selection pulse signal after a predetermined time has elapsed after detecting the change of the mode control signal. The pulse generator 120 maintains the activation state of the clock selection pulse signal during the predetermined activation period. In this embodiment, the activation period is set to 5 to 10 ms, for example. However, the activation period is not limited to the range of 5-10 ms.

클럭 선택부(130)는 클럭 선택 수단으로서 클럭 신호를 선택한다. 클럭 선택부(130)는 3개의 입력 단자를 구비한다. 제1 입력 단자는 발진기(100)의 출력 단자에 연결되고, 제2 입력 단자는 분주기(110)의 출력 단자에 연결되고, 제3 입력 단자는 펄스 생성부(120)의 출력 단자에 연결되어 있다. 또, 클럭 선택부(130)의 출력 단자는 차지 펌프(140)의 입력 단자에 연결되어 있다.The clock selector 130 selects a clock signal as a clock selector. The clock selector 130 includes three input terminals. The first input terminal is connected to the output terminal of the oscillator 100, the second input terminal is connected to the output terminal of the divider 110, the third input terminal is connected to the output terminal of the pulse generator 120 have. In addition, an output terminal of the clock selector 130 is connected to an input terminal of the charge pump 140.

클럭 선택부(130)는 셀렉터를 구비하며, 클럭 선택용 펄스 신호가 활성화 상태일 때 기준 클럭 신호를 선택하는 한편, 클럭 선택용 펄스 신호가 활성화 상태가 아닐 때 저속 클럭 신호를 선택한다. 또, 저속 클럭 신호가 복수 개인 경우에는, 저속 클럭 신호의 수에 따라 n 입력 1 출력의 셀렉터를 구비해도 된다.The clock selector 130 includes a selector and selects a reference clock signal when the clock selection pulse signal is in an activated state, and selects a low speed clock signal when the clock selection pulse signal is not in an activated state. In the case where there are a plurality of low speed clock signals, the selector of n input 1 output may be provided depending on the number of low speed clock signals.

차지 펌프(140)는 강압 수단으로서 소정의 음전압을 생성한다. 차지 펌프(140)의 입력 단자는 클럭 선택부(130)의 출력 단자에 연결되어 있고, 차지 펌프(140)의 출력 단자는 스위치부(150)의 입력 단자에 연결되어 있다.The charge pump 140 generates a predetermined negative voltage as the step-down means. The input terminal of the charge pump 140 is connected to the output terminal of the clock selector 130, and the output terminal of the charge pump 140 is connected to the input terminal of the switch unit 150.

차지 펌프(140)는 클럭 선택부(130)에서 선택된 클럭 신호의 주파수에 따른 속도로 음전하를 커패시터에 축적하고, 소정의 음전압을 생성한다. 차지 펌프(140)의 구성 및 작용에 대해서는 후술한다.The charge pump 140 accumulates negative charges in the capacitor at a rate corresponding to the frequency of the clock signal selected by the clock selector 130, and generates a predetermined negative voltage. The configuration and operation of the charge pump 140 will be described later.

스위치부(150)는 스위칭 수단으로서 고주파 신호의 통신 경로를 확보 또는 차단한다. 스위치부(150)의 한쪽 입력 단자에는 모드 제어 신호가 입력되고, 다른 한쪽 입력 단자는 차지 펌프(140)의 출력 단자에 연결되어 있다. 스위치부(150)는 스위치 소자로서 적어도 하나의 전계 효과 트랜지스터(이하, FET라고 한다)를 구비한다. 스위치부(150)의 구성 및 작용에 대해서는 후술한다.The switch unit 150 secures or blocks a communication path of a high frequency signal as a switching means. The mode control signal is input to one input terminal of the switch unit 150, and the other input terminal is connected to the output terminal of the charge pump 140. The switch unit 150 includes at least one field effect transistor (hereinafter referred to as FET) as a switch element. The configuration and operation of the switch unit 150 will be described later.

이상과 같이 구성되는 본 실시 형태의 고주파 스위치 회로(200)에 있어서는, 클럭 선택용 펄스 신호의 활성화 기간에는 기준 클럭 신호가 차지 펌프(140)에 공급되고, 클럭 선택용 펄스 신호의 비활성화 기간에는 저속 클럭 신호가 차지 펌프(140)에 공급된다. 그리고, 차지 펌프(140)의 출력 전압이 스위치부(150)에 공급된다.In the high frequency switch circuit 200 of the present embodiment configured as described above, the reference clock signal is supplied to the charge pump 140 in the activation period of the clock selection pulse signal, and in the inactive period of the clock selection pulse signal. The clock signal is supplied to the charge pump 140. The output voltage of the charge pump 140 is supplied to the switch unit 150.

다음으로, 도 2(A) ~ 도 2(C)를 참조하여, 도 1에 나타낸 차지 펌프(140)의 일례를 개략적으로 설명한다. 도 2(A) 및 도 2(B)는 도 1에 나타낸 차지 펌프(140)의 구성 및 동작을 예시하기 위한 회로도이다.Next, an example of the charge pump 140 shown in FIG. 1 will be schematically described with reference to FIGS. 2A to 2C. 2 (A) and 2 (B) are circuit diagrams for illustrating the configuration and operation of the charge pump 140 shown in FIG.

도 2(A) 및 도 2(B)에 나타낸 바와 같이, 본 실시 형태의 차지 펌프(140)는 4개의 CMOS 인버터와 3개의 커패시터를 갖는다. 4개의 CMOS 인버터는 각각 트랜지스터(M1, M2)를 갖는 제1 인버터, 트랜지스터(M3, M4)를 갖는 제2 인버터, 트랜지스터(M5, M6)를 갖는 제3 인버터, 트랜지스터(M7, M8)를 갖는 제4 인버터로 이루어진다.As shown in Figs. 2A and 2B, the charge pump 140 of the present embodiment has four CMOS inverters and three capacitors. The four CMOS inverters each have a first inverter with transistors M1 and M2, a second inverter with transistors M3 and M4, a third inverter with transistors M5 and M6 and a transistor M7 and M8. And a fourth inverter.

제1 인버터의 입력 단자는 인버터(미도시)를 통해 클럭 선택부(130)의 출력 단자에 연결되어 있고, 제1 인버터의 출력 단자는 제1 커패시터(C1)의 한쪽 단자에 연결되어 있다. 또, 제1 인버터의 2개의 전원 단자 중 하나에는 전원 전압(VDD)이 연결되어 있고, 다른 하나는 접지되어 있다.The input terminal of the first inverter is connected to the output terminal of the clock selector 130 through an inverter (not shown), and the output terminal of the first inverter is connected to one terminal of the first capacitor C1. In addition, a power supply voltage VDD is connected to one of the two power supply terminals of the first inverter, and the other is grounded.

제2 인버터의 입력 단자는 제3 인버터의 출력 단자에 연결되어 있고, 제2 인버터의 출력 단자는 제1 커패시터(C1)의 다른 한쪽 단자에 연결되어 있다. 또, 제2 인버터의 2개의 전원 단자 중 하나는 접지되어 있고, 다른 하나는 출력 커패시터(Cout)의 한쪽 단자에 연결되어 있다. 또, 출력 커패시터(Cout)의 상기 한쪽 단자는 스위치부(150)에 연결되어 있고, 출력 커패시터(Cout)의 다른 한쪽 단자는 접지되어 있다.The input terminal of the second inverter is connected to the output terminal of the third inverter, and the output terminal of the second inverter is connected to the other terminal of the first capacitor C1. One of the two power supply terminals of the second inverter is grounded and the other is connected to one terminal of the output capacitor Cout. The one terminal of the output capacitor Cout is connected to the switch unit 150, and the other terminal of the output capacitor Cout is grounded.

제3 인버터의 입력 단자는 제2 인버터의 출력 단자에 연결되어 있고, 제3 인버터의 출력 단자는 제2 커패시터(C2)의 한쪽 단자에 연결되어 있다. 또, 제3 인버터의 2개의 전원 단자 중 하나는 접지되어 있고, 다른 하나는 출력 커패시터(Cout)의 상기 한쪽 단자에 연결되어 있다.The input terminal of the third inverter is connected to the output terminal of the second inverter, and the output terminal of the third inverter is connected to one terminal of the second capacitor C2. In addition, one of the two power supply terminals of the third inverter is grounded, and the other is connected to the one terminal of the output capacitor Cout.

제4 인버터의 입력 단자는 클럭 선택부(130)의 출력 단자에 연결되어 있고, 제4 인버터의 출력 단자는 제2 커패시터(C2)의 다른 한쪽 단자에 연결되어 있다. 또, 제4 인버터의 2개의 전원 단자 중 하나에는 전원 전압(VDD)이 연결되어 있고, 다른 하나는 접지되어 있다.The input terminal of the fourth inverter is connected to the output terminal of the clock selector 130, and the output terminal of the fourth inverter is connected to the other terminal of the second capacitor C2. A power supply voltage VDD is connected to one of the two power supply terminals of the fourth inverter, and the other is grounded.

이상과 같이 구성되는 본 실시 형태의 차지 펌프(140)의 동작의 개략에 대해 이하에 설명한다.The outline | summary of the operation | movement of the charge pump 140 of this embodiment comprised as mentioned above is demonstrated below.

차지 펌프(140)에 입력된 클럭 신호(CLK)가 하이(high)인 기간에는, 도 2(A)에 나타낸 바와 같이, 차지 펌프(140)에는 파선으로 도시된 제1 경로 및 제2 경로를 통해 전류가 흐른다.In a period in which the clock signal CLK input to the charge pump 140 is high, as shown in FIG. 2A, the charge pump 140 includes the first path and the second path shown by broken lines. Current flows through it.

제1 경로는 VDD로부터 트랜지스터(M1), 제1 커패시터(C1), 트랜지스터(M3)를 통해 접지에 이르는 경로이며, 이 경로에 전류가 흐름에 따라 제1 커패시터(C1)가 충전된다.The first path is a path from VDD to the transistor M1, the first capacitor C1, and the transistor M3 to ground, and the first capacitor C1 is charged as current flows in the path.

제2 경로는 제2 커패시터(C2)로부터 트랜지스터(M8), 출력 커패시터(Cout), 트랜지스터(M6)를 통해 제2 커패시터(C2)에 이르는 경로이며, 이 경로에 전류가 흐름에 따라 제2 커패시터(C2)의 음전하가 출력 커패시터(Cout)로 이동하여 출력 커패시터(Cout)가 충전된다.The second path is a path from the second capacitor C2 to the transistor M8, the output capacitor Cout, and the transistor M6 through the second capacitor C2, and as the current flows in the path, the second capacitor The negative charge of (C2) moves to the output capacitor (Cout) to charge the output capacitor (Cout).

한편, 클럭 신호가 로우(low)인 기간에는, 도 2(B)에 나타낸 바와 같이, 파선으로 도시된 제3 경로 및 제4 경로를 통해 전류가 흐른다.On the other hand, in the period in which the clock signal is low, as shown in Fig. 2B, current flows through the third path and the fourth path shown by broken lines.

제3 경로는 제1 커패시터(C1)로부터 트랜지스터(M2), 출력 커패시터(Cout), 트랜지스터(M4)를 통해 제1 커패시터(C1)에 이르는 경로이며, 이 경로에 전류가 흐름에 따라 제1 커패시터(C1)의 음전하가 출력 커패시터(Cout)로 이동하여 출력 커패시터(Cout)가 충전된다.The third path is a path from the first capacitor C1 to the transistor M2, the output capacitor Cout, and the transistor M4 through the first capacitor C1, and the first capacitor as the current flows in the path. The negative charge of C1 moves to the output capacitor Cout, and the output capacitor Cout is charged.

제4 경로는 VDD로부터 트랜지스터(M7), 제2 커패시터(C2), 트랜지스터(M5)를 통해 접지에 이르는 경로이며, 이 경로에 전류가 흐름에 따라 제2 커패시터(C2)가 충전된다.The fourth path is a path from VDD to the transistor M7, the second capacitor C2, and the transistor M5 to ground, and the second capacitor C2 is charged as current flows in the path.

이상과 같이, 클럭 신호가 입력되어 제1 경로 내지 제4 경로에 반복 전류가 흐름에 따라, 출력 커패시터(Cout)에는 음전압(Vout)이 생성된다. 음전압(Vout)은 스위치부(150)에 공급된다. 제1 경로 내지 제4 경로에 있어서 반복 전류의 평균 전류가 소비 전류에 기여하므로, CMOS 인버터의 스위칭 속도가 빠를수록, 즉 클럭 신호의 주파수가 높을수록 커진다.As described above, as the clock signal is input and the repetitive current flows in the first to fourth paths, a negative voltage Vout is generated in the output capacitor Cout. The negative voltage Vout is supplied to the switch unit 150. Since the average current of the repetitive current contributes to the consumption current in the first to fourth paths, the faster the switching speed of the CMOS inverter, that is, the higher the frequency of the clock signal, the larger.

다음으로, 도 2(C)는 차지 펌프(140)를 흐르는 관통 전류를 설명하기 위한 회로도이다. CMOS 인버터에 있어서의 관통 전류란 CMOS 인버터를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터가 일시적으로 동시에 ON 상태가 되어 대전류가 흐르는 것을 말한다. 도 2(C)에 나타낸 바와 같이, 본 실시 형태의 차지 펌프(140)에서는, 제1 인버터 및 제4 인버터에 있어서 파선으로 나타낸 관통 전류가 흐를 수 있다. 관통 전류는 CMOS 인버터의 스위칭 속도가 빠를수록, 즉 클럭 신호의 주파수가 높을수록 커진다.Next, FIG. 2C is a circuit diagram for describing a through current flowing through the charge pump 140. The through current in the CMOS inverter means that the PMOS transistor and the NMOS transistor constituting the CMOS inverter are temporarily turned on at the same time and a large current flows. As shown in FIG. 2 (C), in the charge pump 140 of the present embodiment, a through current shown by broken lines in the first inverter and the fourth inverter can flow. The through current becomes larger the faster the switching speed of the CMOS inverter, that is, the higher the frequency of the clock signal.

따라서, 관통 전류를 저감한다는 견지에서는, 클럭 신호의 주파수를 낮게 억제하는 것이 바람직하다. 하지만, 그러한 한편, 차지 펌프(140)는 통신 규격에서 요구되는 통신 모드의 절환 시간(예를 들면, 4㎲) 이내에 스위치부(150)의 FET의 게이트 단자에 소정의 음전압(-2 ~ -2.5V)을 인가해야 한다. 이하에서는 이 소정의 음전압을 오프 전압이라고 한다. 따라서, 클럭 신호의 주파수는 차지 펌프(140)의 출력 전압이 통신 모드의 절환 시간 이내에 오프 전압에 도달할 수 있을 만큼 높을 필요가 있다. 본 실시 형태에서는, 차지 펌프(140)의 출력 전압이 오프 전압에 도달하기까지의 시간은 약 2㎲이다.Therefore, from the standpoint of reducing the through current, it is preferable to suppress the frequency of the clock signal low. However, on the other hand, the charge pump 140 has a predetermined negative voltage (-2 to-) at the gate terminal of the FET of the switch unit 150 within the switching time (for example, 4 kV) of the communication mode required by the communication standard. 2.5V) should be applied. Hereinafter, this predetermined negative voltage is called an off voltage. Therefore, the frequency of the clock signal needs to be high enough that the output voltage of the charge pump 140 can reach the off voltage within the switching time of the communication mode. In this embodiment, the time until the output voltage of the charge pump 140 reaches the off voltage is about 2 kW.

이에, 본 실시 형태의 고주파 스위치 회로(200)에 있어서는, 통신 모드를 절환할 때에는 고속의 기준 클럭 신호로 차지 펌프(140)를 동작시키고, 통신 모드를 절환한 후에는 저속 클럭 신호로 동작시킨다. 따라서, 본 실시 형태에 있어서는, 관통 전류를 저감하는 동시에, 차지 펌프(140)의 출력 전압(Vout)이 통신 모드의 절환 시간 이내에 오프 전압에 도달하는 것이 가능해진다.Therefore, in the high frequency switch circuit 200 of the present embodiment, the charge pump 140 is operated by a high speed reference clock signal when switching the communication mode, and is operated by a low speed clock signal after switching the communication mode. Therefore, in this embodiment, it is possible to reduce the through current and at the same time, the output voltage Vout of the charge pump 140 can reach the off voltage within the switching time of the communication mode.

이상과 같이, 본 실시 형태에서 사용되는 차지 펌프(140)의 구성 및 작용에 대해 개략적으로 설명하였다. 하지만, 본 실시 형태의 차지 펌프(140)는 상술한 형태의 차지 펌프로 한정되지 않는다.As mentioned above, the structure and effect | action of the charge pump 140 used by this embodiment were demonstrated schematically. However, the charge pump 140 of this embodiment is not limited to the charge pump of the above-mentioned form.

다음으로, 도 3 및 도 4를 참조하여, 도 1에 나타낸 스위치부(150)에 대해 보다 상세하게 설명한다.Next, with reference to FIG. 3 and FIG. 4, the switch part 150 shown in FIG. 1 is demonstrated in more detail.

도 3은 도 1에 나타낸 스위치부(150)의 구성을 설명하기 위한 개략 블럭도이다. 도 3에 나타낸 바와 같이, 스위치부(150)는 디코더(151), 레벨 쉬프터(152), 및 고주파 스위치(153)를 갖는다.3 is a schematic block diagram for explaining the configuration of the switch unit 150 shown in FIG. As shown in FIG. 3, the switch unit 150 includes a decoder 151, a level shifter 152, and a high frequency switch 153.

디코더(151)는 모드 제어 신호를 디코딩한다. 디코더(151)의 입력 단자에는 모드 제어 신호가 입력된다. 디코더(151)의 출력 단자는 레벨 쉬프터(152)의 입력 단자에 연결되어 있다.The decoder 151 decodes the mode control signal. The mode control signal is input to the input terminal of the decoder 151. The output terminal of the decoder 151 is connected to the input terminal of the level shifter 152.

디코더(151)는 모드 제어 신호를 디코딩하고, 디코딩 결과에 근거하여, 고주파 스위치(153)에 포함되는 FET 중, 온(on) 되는 FET와 오프(off) 되는 FET를 레벨 쉬프터(152)에 전달한다. 본 실시 형태에서는, 디코더(151)는 제어 모드 신호를 디코딩하여 얻어진 통신 모드에 따라 온 되는 FET와 오프 되는 FET를 결정한다.The decoder 151 decodes the mode control signal and transmits the on and off FETs of the FETs included in the high frequency switch 153 to the level shifter 152 based on the decoding result. do. In the present embodiment, the decoder 151 determines on and off FETs according to the communication mode obtained by decoding the control mode signal.

레벨 쉬프터(152)는 고주파 스위치(153)에 소정의 양전압 또는 오프 전압을 인가한다. 레벨 쉬프터(152)의 한쪽 입력 단자는 디코더(151)의 출력 단자에 연결되어 있고, 다른 한쪽 입력 단자는 차지 펌프(140)의 출력 단자에 연결되어 있다. 또, 레벨 쉬프터(152)의 출력 단자는 고주파 스위치(153)의 입력 단자에 연결되어 있다. 레벨 쉬프터(152)는 디코더(151)에서 얻어진 통신 모드에 근거하여, 고주파 스위치(153)에 포함되는 FET 중, 온 되는 FET에 대해서는 소정의 양전압을 인가하고, 오프 되는 FET에 대해서는 오프 전압을 인가한다. 이하, 소정의 양전압을 온 전압이라고 한다.The level shifter 152 applies a predetermined positive voltage or an off voltage to the high frequency switch 153. One input terminal of the level shifter 152 is connected to the output terminal of the decoder 151, and the other input terminal is connected to the output terminal of the charge pump 140. The output terminal of the level shifter 152 is connected to the input terminal of the high frequency switch 153. The level shifter 152 applies a predetermined positive voltage to the FET that is turned on among the FETs included in the high frequency switch 153 based on the communication mode obtained by the decoder 151, and applies an off voltage to the turned off FET. Is authorized. Hereinafter, the predetermined positive voltage is referred to as an on voltage.

고주파 스위치(153)는 고주파 신호의 통신 경로를 확보 또는 차단한다. 고주파 스위치(153)의 입력 단자는 레벨 쉬프터(152)의 출력 단자에 연결되어 있다. 또, 고주파 스위치(153)는 고주파 스위치 회로(200)의 외부에 설치된 송신/수신 회로와 안테나에 연결되어 있다.The high frequency switch 153 secures or blocks the communication path of the high frequency signal. The input terminal of the high frequency switch 153 is connected to the output terminal of the level shifter 152. The high frequency switch 153 is connected to a transmission / reception circuit and an antenna provided outside the high frequency switch circuit 200.

고주파 스위치(153)는 스위치 소자로서 적어도 하나의 FET를 구비한다. 본 실시 형태에서는, 고주파 스위치(153)는 예를 들면 CMOS SOI 프로세스 또는 Bulk CMOS 프로세스를 통해 형성되는 SPMT(single-pole multi-throw) 또는 MPMT(multi-pole multi-throw)의 고주파 스위치이다.The high frequency switch 153 includes at least one FET as a switch element. In this embodiment, the high frequency switch 153 is, for example, a high frequency switch of single-pole multi-throw (SPMT) or multi-pole multi-throw (MPMT) formed through a CMOS SOI process or a Bulk CMOS process.

본 실시 형태에서는, 레벨 쉬프터(152)에 의해 FET의 게이트 단자에 인가되는 온 전압은 2.4 ~ 3.0V이고, 오프 전압은 -2 ~ -2.5V이다. FET는 게이트 단자에 양전압이 인가되면 온 되고, 게이트 단자에 0 또는 음전압이 인가되면 오프 된다. 그리고, 게이트 단자에 오프 전압이 인가되고 있을 때는 오프 상태를 유지한다.In this embodiment, the on voltage applied to the gate terminal of the FET by the level shifter 152 is 2.4 to 3.0 V, and the off voltage is -2 to -2.5 V. The FET turns on when a positive voltage is applied to the gate terminal, and turns off when a zero or negative voltage is applied to the gate terminal. When the off voltage is applied to the gate terminal, the off state is maintained.

FET를 오프 상태로 유지하기 위해 오프 전압을 인가하는 것은, 예를 들어 35dBm 정도의 큰 송신 신호 전력을 FET에 입력하는 경우라도 FET의 오프 상태에서의 출력 파형이 왜곡되지 않도록 하기 위해서이다. 바꾸어 말하면, 게이트 단자에 오프 전압을 인가함으로써, FET가 온 되는 전압에 대해 오프 상태의 마진을 크게 취할 수 있다.The off voltage is applied to keep the FET off, so that the output waveform in the off state of the FET is not distorted even when a large transmission signal power of about 35 dBm is input to the FET, for example. In other words, by applying the off voltage to the gate terminal, the margin of the off state can be made large with respect to the voltage at which the FET is turned on.

이하, 도 4를 참조하여, 고주파 스위치(153)의 구성을 보다 상세하게 설명한다.Hereinafter, with reference to FIG. 4, the structure of the high frequency switch 153 is demonstrated in detail.

도 4는 도 3에 나타낸 고주파 스위치(153)의 구성을 예시하기 위한 회로도이다. 도 4에 나타낸 바와 같이, 본 실시 형태의 고주파 스위치(153)는 수신 포트(RX1 ~ RX3), 송신 포트(TX1 ~ TX3), 및 송수신 포트(TXR1 ~ TXR3)의 총 9개의 RF 포트(Radio Frequency Port)를 갖는다. 각 RF 포트와 안테나 사이에는, RF 포트로부터 안테나에 이르는 경로에 대해 직렬로 시리즈 FET(SE1 ~ SE9)가 설치되고, 병렬로 션트 FET(SH1 ~ SH9)가 설치되어 있다.4 is a circuit diagram for illustrating the configuration of the high frequency switch 153 shown in FIG. As shown in Fig. 4, the high frequency switch 153 of the present embodiment has a total of nine RF ports (Radio Frequency) of the reception ports RX1 to RX3, the transmission ports TX1 to TX3, and the transmission and reception ports TXR1 to TXR3. Port). Between each RF port and the antenna, series FETs SE1 to SE9 are provided in series with respect to the path from the RF port to the antenna, and shunt FETs SH1 to SH9 are provided in parallel.

시리즈 FET(SE1 ~ SE9)의 게이트 단자는 저항을 통해 제어 단자(CSE1 ~ CSE9)에 연결되어 있고, 션트 FET(SH1 ~ SH9)의 게이트 단자는 저항을 통해 제어 단자(CSH1 ~ CSH9)에 연결되어 있다. 시리즈 FET(SE1 ~ SE9) 및 션트 FET(SH1 ~ SH9)는 제어 단자에 양전압이 인가되면 온 되고, 0 또는 음전압이 인가되면 오프 된다.The gate terminals of the series FETs SE1 to SE9 are connected to the control terminals CSE1 to CSE9 through a resistor, and the gate terminals of the shunt FETs SH1 to SH9 are connected to the control terminals CSH1 to CSH9 through a resistor. have. The series FETs SE1 to SE9 and the shunt FETs SH1 to SH9 turn on when a positive voltage is applied to the control terminal and turn off when a zero or negative voltage is applied.

예를 들어, 통신 모드가 RX1일 때, 시리즈 FET(SE1)의 제어 단자(CSE1)에는 온 전압이 인가되고, 션트 FET(SH1)의 제어 단자(CSH1)에는 오프 전압이 인가된다. 또, 시리즈 FET(SE2 ~ SE9)에는 오프 전압이 인가되고, 션트 FET(SH2 ~ SH9)에는 온 전압이 인가된다. 이와 같이, FET의 제어 단자(CSE1 ~ CSE9, CSH1 ~ CSH9)에 온 전압 또는 오프 전압을 인가함에 따라, 수신 포트(RX1)가 확실하게 안테나와 연결되는 한편, 다른 RF 포트는 안테나로부터 차단된다.For example, when the communication mode is RX1, the on voltage is applied to the control terminal CSE1 of the series FET SE1, and the off voltage is applied to the control terminal CSH1 of the shunt FET SH1. The off voltage is applied to the series FETs SE2 to SE9, and the on voltage is applied to the shunt FETs SH2 to SH9. As such, by applying the on voltage or the off voltage to the control terminals CSE1 to CSE9 and CSH1 to CSH9 of the FET, the receiving port RX1 is surely connected to the antenna, while the other RF port is disconnected from the antenna.

또한, 통신 모드가 RX1일 때 이외의 경우에도 마찬가지로 RF 포트와 안테나를 연결할 수 있다. 즉, 대상 RF 포트로부터 안테나에 이르는 경로에 직렬로 설치되어 있는 시리즈 FET의 제어 단자에 온 전압을 인가하고, 대상 RF 포트 이외의 시리즈 FET의 제어 단자에 오프 전압을 인가한다. 또, 대상 RF 포트로부터 안테나에 이르는 경로에 병렬로 설치되어 있는 션트 FET의 제어 단자에 오프 전압을 인가하고, 대상 RF 포트 이외의 션트 FET의 제어 단자에 온 전압을 인가한다.In addition, the RF port and the antenna can be connected in the same manner except when the communication mode is RX1. That is, the on voltage is applied to the control terminals of the series FETs installed in series in the path from the target RF port to the antenna, and the off voltage is applied to the control terminals of the series FETs other than the target RF port. The off voltage is applied to the control terminals of the shunt FETs provided in parallel in the path from the target RF port to the antenna, and the on voltage is applied to the control terminals of the shunt FETs other than the target RF port.

이상과 같이, 본 실시 형태에서 사용되는 스위치부(150)의 구성 및 작용에 대해 개략적으로 설명하였다. 하지만, 본 실시 형태의 스위치부(150)는 상술한 형태의 스위치부로 한정되지 않는다. 예를 들면, 고주파 스위치(153)에 포함되는 RF 포트의 수는 통신 모드의 형태에 따라 적절히 변경될 수 있다.As mentioned above, the structure and operation | movement of the switch part 150 used by this embodiment were demonstrated schematically. However, the switch unit 150 of the present embodiment is not limited to the switch unit of the above-described form. For example, the number of RF ports included in the high frequency switch 153 may be appropriately changed depending on the type of communication mode.

다음으로, 도 5 및 도 6을 참조하여, 본 실시 형태에 있어서의 고주파 스위치 회로의 제어 방법에 대해 설명한다.Next, with reference to FIG. 5 and FIG. 6, the control method of the high frequency switch circuit in this embodiment is demonstrated.

도 5는 본 실시 형태에 있어서의 고주파 스위치 회로의 제어 방법을 설명하기 위한 플로우 차트이고, 도 6은 본 실시 형태에 있어서의 고주파 스위치 회로의 동작을 설명하기 위한 타이밍 차트이다. 참고로, 도 6은 본 실시 형태의 고주파 스위치 회로에 시분할 복신(TDD) 시스템이 연결된 경우에 대한 동작의 일례를 나타낸다.FIG. 5 is a flowchart for explaining a control method of the high frequency switch circuit in the present embodiment, and FIG. 6 is a timing chart for explaining the operation of the high frequency switch circuit in the present embodiment. For reference, FIG. 6 shows an example of the operation when the time division duplex (TDD) system is connected to the high frequency switch circuit of the present embodiment.

도 6에 나타낸 바와 같이, TDD 시스템에서는, 통신 모드가 RX1, TX1, RX1, ...과 같이 절환된다. 이에 반해, 스위치부(150)의 수신측 시리즈 FET(도 4의 SE1)는 온, 오프, 온, ...이 되도록 제어되고, 송신측 시리즈 FET(도 4의 SE2)는 오프, 온, 오프, ...가 되도록 제어된다. 이하에서는, 통신 모드가 RX1에서 TX1로 절환된 후, 다시 TX1에서 RX1로 절환되는 기간을 예시하여, 본 실시 형태의 고주파 스위치 회로의 제어 방법을 설명한다.As shown in Fig. 6, in the TDD system, the communication modes are switched as RX1, TX1, RX1, .... In contrast, the receiving side series FET (SE1 in FIG. 4) of the switch unit 150 is controlled to be on, off, on, ..., and the transmitting side series FET (SE2 in FIG. 4) is off, on, off. , ... to be controlled. Hereinafter, the control method of the high frequency switch circuit of the present embodiment will be described by exemplifying a period in which the communication mode is switched from RX1 to TX1, and then again from TX1 to RX1.

도 5에 나타낸 바와 같이, 본 실시 형태의 고주파 스위치 회로의 제어 방법에 있어서는, 먼저, 클럭 선택용 펄스 신호를 활성화한다(스텝 S101). 구체적으로는, 도 6에 나타낸 바와 같이, 펄스 생성부(120)는 모드 제어 신호가 RX1에서 TX1로 변화하고 나서 지연 시간 td 후에 클럭 선택용 펄스 신호를 활성화한다(하이로 한다). 참고로, 본 실시 형태에서는, 클럭 선택용 펄스 신호는 하이ㆍ활성화 신호이다. 그러나, 클럭 선택용 펄스 신호는 로우ㆍ활성화 신호이어도 된다.As shown in FIG. 5, in the control method of the high frequency switch circuit of this embodiment, first, the clock selection pulse signal is activated (step S101). Specifically, as shown in FIG. 6, the pulse generator 120 activates the clock selection pulse signal after the delay time td after the mode control signal is changed from RX1 to TX1 (to be high). For reference, in the present embodiment, the clock selection pulse signal is a high activation signal. However, the clock selection pulse signal may be a low activation signal.

그 후, 차지 펌프에 기준 클럭 신호를 공급한다(스텝 S102). 구체적으로는, 도 6에 나타낸 바와 같이, 클럭 선택용 펄스 신호의 활성화 기간(기간 ta)에는 기준 클럭 신호가 선택된다. 따라서, 차지 펌프(140)에는 3.6MHz의 기준 클럭 신호가 공급된다. 그동안 차지 펌프(140)에서는, 기준 클럭 신호의 주파수에 따른 속도로 음전하를 출력 커패시터(Cout)에 축적하여, 음전압을 생성한다. 그리고, 출력 커패시터(Cout)에 축적된 음전하는 스위치부(150)의 SE1의 게이트 단자에 전송됨으로써, 음전압을 SE1에 인가하여 SE1을 오프 한다. 차지 펌프(140)로부터의 음전하의 전송은 차지 펌프(140)의 출력 커패시터(Cout)의 전위와 SE1의 게이트 단자의 전위가 동전위(오프 전압)가 되었을 때에 종료된다. 기준 클럭 신호가 차지 펌프(140)에 공급되기 시작하고 나서 차지 펌프(140)의 출력 전압이 오프 전압에 이르기까지 시간 tc를 요한다. 본 실시 형태에서는, tc는 약 2㎲이다.Thereafter, a reference clock signal is supplied to the charge pump (step S102). Specifically, as shown in Fig. 6, the reference clock signal is selected in the activation period (period ta) of the clock selection pulse signal. Therefore, the charge pump 140 is supplied with a reference clock signal of 3.6 MHz. In the meantime, the charge pump 140 accumulates negative charges in the output capacitor Cout at a rate corresponding to the frequency of the reference clock signal to generate a negative voltage. Then, the negative charge accumulated in the output capacitor Cout is transferred to the gate terminal of SE1 of the switch unit 150, thereby applying a negative voltage to SE1 to turn off SE1. The transfer of negative charge from the charge pump 140 ends when the potential of the output capacitor Cout of the charge pump 140 and the potential of the gate terminal of SE1 become coincidence (off voltage). It takes time tc until the output voltage of the charge pump 140 reaches the off voltage after the reference clock signal starts to be supplied to the charge pump 140. In this embodiment, tc is about 2 GPa.

한편, 송신측에서는, 스위치부(150)의 디코더(151)가 모드 제어 신호를 디코딩하고, 레벨 쉬프터(152)에 의해 SE2에 온 전압이 인가된다.On the other hand, on the transmission side, the decoder 151 of the switch unit 150 decodes the mode control signal, and the on-voltage is applied to SE2 by the level shifter 152.

그 후, 차지 펌프에 저속 클럭 신호를 공급한다(스텝 S103). 구체적으로는, 펄스 생성부(120)는 클럭 선택용 펄스 신호가 하이가 되고 나서 ta 후에, 클럭 선택용 펄스 신호를 로우로 한다. 여기서, 차지 펌프(140)가 확실하게 오프 전압을 생성하기 위해서는, ta는 tc 이상의 길이로 설정할 필요가 있다. 한편, 관통 전류를 저감하는 견지에서는, ta는 tc에 가까운 값으로 설정하는 것이 바람직하다. 본 실시 형태에서는, ta는 5 ~ 10㎲이다. 클럭 선택용 펄스 신호가 로우인 기간에는 저속 클럭 신호가 선택된다. 따라서, 차지 펌프(140)에는 기준 클럭 신호보다 주파수가 낮은 56KHz의 저속 클럭 신호가 공급된다. 그동안 차지 펌프(140)에서는, 저속 클럭 신호의 주파수에 따른 속도로 음전하를 출력 커패시터(Cout)에 축적하여, 오프 전압을 유지한다. 따라서, 차지 펌프(140)의 출력 커패시터(Cout)의 전위와 스위치부(150)의 SE1의 게이트 단자의 전위는 동전위로 유지되고, 스위치부(150)의 SE1은 오프 상태를 유지한다.Thereafter, the low speed clock signal is supplied to the charge pump (step S103). Specifically, the pulse generator 120 sets the clock selection pulse signal low after ta after the clock selection pulse signal becomes high. Here, in order for the charge pump 140 to generate the off voltage reliably, ta needs to be set to the length of tc or more. On the other hand, in view of reducing the penetration current, ta is preferably set to a value close to tc. In this embodiment, ta is 5-10 kPa. The low speed clock signal is selected while the clock selection pulse signal is low. Accordingly, the charge pump 140 is supplied with a low speed clock signal of 56 KHz having a frequency lower than that of the reference clock signal. In the meantime, the charge pump 140 accumulates negative charges in the output capacitor Cout at a speed corresponding to the frequency of the low speed clock signal, and maintains the off voltage. Accordingly, the potential of the output capacitor Cout of the charge pump 140 and the potential of the gate terminal of the SE1 of the switch unit 150 are maintained at the coin position, and the SE1 of the switch unit 150 is maintained in the off state.

그 후, FET를 온 한다(스텝 S104). 구체적으로는, 스위치부(150)의 디코더(151)가 모드 제어 신호를 디코딩하여 얻어진 통신 모드(RX1)에 따라, 레벨 쉬프터(152)가 SE1에 온 전압을 인가한다. 이때, SE1의 게이트 단자에 축적된 음전하는 방전되고, 그에 따라 차지 펌프(140)의 출력 커패시터(Cout)의 전위는 상승한다.After that, the FET is turned on (step S104). Specifically, the level shifter 152 applies the on voltage to SE1 in accordance with the communication mode RX1 obtained by the decoder 151 of the switch unit 150 decoding the mode control signal. At this time, the negative charge accumulated at the gate terminal of SE1 is discharged, and accordingly the potential of the output capacitor Cout of the charge pump 140 rises.

이상과 같이, 본 실시 형태에 있어서의 고주파 스위치 회로의 제어 방법에 대해 설명하였다. 본 실시 형태의 고주파 스위치 회로의 제어 방법에 있어서는, 먼저, 클럭 선택용 펄스 신호를 활성화하고, 차지 펌프(140)에 기준 클럭 신호를 공급하여, 스위치부(150)의 SE1을 오프로 한다. 그 다음, 차지 펌프(140)에 저속 클럭 신호를 공급하여, SE1의 오프 상태를 유지한다. 그리고, SE1에 온 전압이 인가되면 SE1은 온 된다.As mentioned above, the control method of the high frequency switch circuit in this embodiment was demonstrated. In the control method of the high frequency switch circuit of the present embodiment, first, the clock selection pulse signal is activated, the reference clock signal is supplied to the charge pump 140, and SE1 of the switch unit 150 is turned off. Then, the low speed clock signal is supplied to the charge pump 140 to maintain the OFF state of SE1. When the on voltage is applied to SE1, SE1 is turned on.

(실시예)(Example)

이하, 본 실시 형태의 고주파 스위치 회로(200)를 통신 시스템에 적용한 경우의 실시예에 대해 설명한다. 하지만, 본 발명은 본 실시예에 의해 한정되는 것은 아니다.Hereinafter, the Example at the time of applying the high frequency switch circuit 200 of this embodiment to a communication system is demonstrated. However, the present invention is not limited by this embodiment.

실험에서는 이하의 조건 하에서 본 실시 형태의 고주파 스위치 회로(200)의 평균 소비 전류를 측정하였다.In the experiment, the average current consumption of the high frequency switch circuit 200 of the present embodiment was measured under the following conditions.

발진기(100)에서 3.6MHz의 기준 클럭 신호를 생성하고, 분주기(110)에서 기준 클럭 신호를 64 분주하여 56KHz의 저속 클럭 신호를 생성하였다.The oscillator 100 generates a reference clock signal of 3.6 MHz, and divides the reference clock signal by 64 in the divider 110 to generate a low speed clock signal of 56 KHz.

모드 제어 신호를 입력하여 통신 모드를 절환하고, 클럭 선택용 펄스 신호를 생성하였다. 차지 펌프(140)에 기준 클럭 신호를 5㎲에 걸쳐 공급한 후, 저속 클럭 신호를 공급하였다.The mode control signal was input to switch the communication mode, and a pulse signal for clock selection was generated. After supplying the reference clock signal to the charge pump 140 over 5 ms, the low speed clock signal was supplied.

통신 모드를 절환하고, 이상의 공정을 수 사이클 반복하였다. 그때, 고주파 스위치 회로(200)에서 소비되는 평균 전류를 측정하였다. 그 결과, 고주파 스위치 회로(200)에 있어서의 평균 소비 전류는 45㎂이었다.The communication mode was switched, and the above process was repeated several cycles. At that time, the average current consumed by the high frequency switch circuit 200 was measured. As a result, the average current consumption in the high frequency switch circuit 200 was 45 mA.

한편, 비교예로서, 차지 펌프에 3.6MHz의 기준 클럭 신호를 상시 공급한 경우에 대해 마찬가지로 평균 소비 전류를 측정하였다. 그 결과, 평균 소비 전류는 115㎂이었다. 즉, 비교예에 대해 본 실시 형태에서는 약 60%의 소비 전류가 삭감되었다.On the other hand, as a comparative example, the average current consumption was similarly measured for the case where the 3.6 MHz reference clock signal was always supplied to the charge pump. As a result, the average current consumption was 115 mA. That is, about 60% of current consumption was reduced in this embodiment with respect to a comparative example.

이상과 같이, 상술한 본 실시 형태는 이하의 효과를 이룬다.As mentioned above, this embodiment mentioned above has the following effects.

(a) 본 발명의 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법에 따르면, 수신시뿐만 아니라 송신시에도 소비 전력을 저감할 수 있다. 따라서, UMTS와 같은 통신 시스템에서 차지 펌프를 상시 동작시켜 둘 필요가 있는 경우에도 소비 전력을 저감할 수 있다.(a) According to the control method of the high frequency switch circuit and the high frequency switch circuit of the present invention, power consumption can be reduced not only during reception but also during transmission. Therefore, even when it is necessary to always operate the charge pump in a communication system such as UMTS, power consumption can be reduced.

(b) 소정의 활성화 기간은 클럭 선택용 펄스 신호가 활성화되고 나서 차지 펌프가 오프 전압을 생성하기까지 걸리는 시간보다 길기 때문에, 차지 펌프는 확실하게 오프 전압을 생성할 수 있다.(b) Since the predetermined activation period is longer than the time it takes for the charge pump to generate the off voltage after the clock selection pulse signal is activated, the charge pump can reliably generate the off voltage.

(c) 스위치부는 복수의 스위치 소자를 구비하며, 외부로부터 입력된 모드 제어 신호를 디코딩한 결과에 근거하여, 복수의 스위치 소자의 온/오프를 제어한다. 따라서, 복수의 RF 포트와 안테나간을 임의로 절환할 수 있다.(c) The switch unit includes a plurality of switch elements, and controls the on / off of the plurality of switch elements based on a result of decoding the mode control signal input from the outside. Therefore, it is possible to arbitrarily switch between a plurality of RF ports and antennas.

(d) 스위치부는 모드 제어 신호를 디코딩한 결과에 근거하여 소정의 음전압 또는 소정의 양전압을 스위치 소자에 인가하는 레벨 시프터를 갖는다. 따라서, 모드 제어 신호의 변화에 따라 소정의 음전압 또는 소정의 양전압을 스위치 소자에 인가할 수 있다.(d) The switch section has a level shifter for applying a predetermined negative voltage or a predetermined positive voltage to the switch element based on the result of decoding the mode control signal. Therefore, according to the change of the mode control signal, a predetermined negative voltage or a predetermined positive voltage can be applied to the switch element.

(e) 펄스 생성부는 모드 제어 신호가 변화한 후에 클럭 선택용 펄스 신호를 생성한다. 따라서, 모드 제어 신호가 변화한 후의 적절한 타이밍에 클럭 선택용 펄스 신호를 생성할 수 있다.(e) The pulse generator generates a clock selection pulse signal after the mode control signal changes. Therefore, the clock selection pulse signal can be generated at an appropriate timing after the mode control signal changes.

(f) 고주파 스위치 회로는 기준 클럭 신호를 생성하는 발진기와, 기준 클럭 신호를 분주하여 저속 클럭 신호를 생성하는 분주기를 갖는다. 따라서, 별도의 저속 클럭 신호용 발진기를 준비할 필요가 없기 때문에, 고주파 스위치 회로 내의 발진기의 개수를 삭감할 수 있다.(f) The high frequency switch circuit includes an oscillator for generating a reference clock signal, and a divider for dividing the reference clock signal to generate a low speed clock signal. Therefore, since there is no need to prepare an oscillator for a low speed clock signal, the number of oscillators in the high frequency switch circuit can be reduced.

이상과 같이, 실시 형태에 있어서, 본 발명의 고주파 스위치 회로 및 고주파 스위치 회로의 제어 방법을 설명하였다. 하지만, 본 발명은 그 기술사상의 범위 내에서 당업자가 적절히 추가, 변형, 및 생략할 수 있음은 말할 것도 없다.As mentioned above, in embodiment, the high frequency switch circuit and the control method of the high frequency switch circuit of this invention were demonstrated. However, it goes without saying that the present invention can be appropriately added, modified, and omitted within the scope of the technical idea.

예를 들어, 본 실시 형태에서는, 기준 클럭 신호를 분주하여 저속 클럭 신호를 생성하였다. 하지만, 저속 클럭 신호는 기준 클럭 신호를 생성하는 발진기와는 다른 발진기에서 생성되어도 된다.For example, in this embodiment, the reference clock signal is divided to generate a low speed clock signal. However, the low speed clock signal may be generated by an oscillator different from the oscillator which generates the reference clock signal.

또, 본 실시 형태에서는, 기준 클럭 신호로부터 기준 클럭 신호보다 주파수가 낮은 저속 클럭 신호로, 클럭 신호를 한 번 절환하는 경우를 주로 설명하였다. 하지만, 기준 클럭 신호로부터 서로 주파수가 다른 복수의 저속 클럭 신호로 단계적으로 절환할 수도 있다.In the present embodiment, the case where the clock signal is switched once from the reference clock signal to the low speed clock signal having a lower frequency than the reference clock signal has been mainly described. However, it is also possible to switch step by step from a reference clock signal to a plurality of low speed clock signals having different frequencies.

100: 발진기(발진 수단) 110: 분주기(분주 수단)
120: 펄스 생성부(펄스 생성 수단) 130: 클럭 선택부(클럭 선택 수단)
140: 차지 펌프(강압 수단) 150: 스위치부(스위칭 수단)
200: 고주파 스위치 회로100: oscillator (oscillating means) 110: frequency divider (dispensing means)
120: pulse generator (pulse generator) 130: clock selector (clock selector)
140: charge pump (pressure reducing means) 150: switch portion (switching means)
200: high frequency switch circuit

Claims

Pulse generation means for generating a clock selection pulse signal having a predetermined activation period;
Clock selection means for selecting a reference clock signal when the clock selection pulse signal is in an active state and selecting a low speed clock signal having a frequency lower than that of the reference clock signal when the clock selection pulse signal is not in an activated state;
Step-down means for accumulating negative charges in the capacitor at a rate corresponding to the frequency of the clock signal selected by the clock selecting means to generate a predetermined negative voltage;
And a switching means including at least one switch element to which said predetermined negative voltage is applied to maintain an off state.

The method of claim 1,
And said predetermined activation period is longer than the time taken for said step-down means to generate said predetermined negative voltage after said clock selection pulse signal is activated.

The method of claim 1,
And said switching means comprises a plurality of switch elements and controls on / off of said plurality of switch elements based on a result of decoding a mode control signal input from the outside.

The method of claim 3,
And said switching means further has a level shifter for applying said predetermined negative voltage or predetermined positive voltage to said switch element based on a result of decoding said mode control signal.

5. The method of claim 4,
And the pulse generating means generates the clock selection pulse signal after the mode control signal is changed.

The method according to any one of claims 1 to 5,
Oscillating means for generating the reference clock signal;
And a dividing means for dividing the reference clock signal to generate the low speed clock signal.

Activating a clock signal pulse signal;
Supplying a reference clock signal to the step-down means during the activation period of the clock selection pulse signal and applying a predetermined negative voltage generated by the step-down means to the switch element to turn off the switch element;
And supplying a low speed clock signal having a frequency lower than that of the reference clock signal to the step-down means, and maintaining the off state of the switch element.

The method of claim 7, wherein
And the activation period of the clock selection pulse signal is longer than the time taken until the step-down means generates the predetermined negative voltage after the clock selection pulse signal is activated.