KR101225193B1 - Semiconductor pacakge and method of manufacturing the same - Google Patents

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Abstract

반도체 패키지는 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하고, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 절연층을 형성한 후, 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기로 적어도 하나의 제2 구멍을 형성하고, 적어도 하나의 제 구멍을 금속으로 채워서 제2 금속층을 형성함으로써, 제작된다.The semiconductor package may include forming a first metal layer on a silicon substrate on which at least one first hole is formed, forming an insulating layer by filling the at least one first hole with an organic material, and then forming at least one first filled with the organic material. It is produced by forming at least one second hole at a position smaller than the size of the first hole at the position of the hole, and filling the at least one first hole with a metal to form a second metal layer.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

적층 칩 패키지에서 집적 회로(Integrated Circuit, IC) 칩을 적층할 때 실리콘 관통 비아(through silicon via, TSV) 기술을 이용하고 있다.Through silicon via (TSV) technology is used to stack integrated circuit (IC) chips in stacked chip packages.

TSV는 반도체 기판 재료인 실리콘에 수직으로 관통하여 전극을 형성해 IC 칩을 적층할 때 IC 칩간 신호 전달 경로를 제공하는 기술이다. 그런데 실리콘을 반도체 기판으로 이용할 때, 실리콘의 나쁜 절연 특성으로 인해 큰 전기적 손실이 발생할 수 있다. 특히, 실리콘의 나쁜 절연 특성은 고주파 영역에서 필요한 수동 소자의 특성을 저하시켜 실리콘 기판을 반도체 기판으로 사용하는 데 단점으로 작용되고 있다.TSV is a technology that provides a signal transmission path between IC chips when stacking IC chips by penetrating perpendicularly to silicon, a semiconductor substrate material. However, when silicon is used as a semiconductor substrate, a large electrical loss may occur due to the bad insulating property of silicon. In particular, the poor insulating properties of silicon deteriorate the characteristics of passive devices required in the high frequency region, which is a disadvantage in using a silicon substrate as a semiconductor substrate.

본 발명이 해결하고자 하는 기술적 과제는 실리콘 기판의 나쁜 절연 특성으로 인한 전기적 손실을 최소화하고 이종의 집적 회로(Integrated Circuit, IC)를 내장(embedding)할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor package capable of minimizing electrical losses due to poor insulation characteristics of a silicon substrate and embedding heterogeneous integrated circuits (ICs) and a method of manufacturing the same. .

본 발명의 실시 예에 따르면, 반도체 패키지의 제조 방법이 제공된다. 이 방법은, 실리콘 기판에 적어도 하나의 제1 구멍을 형성하는 단계, 상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하는 단계, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 상기 제1 금속층 위에 절연층을 형성하는 단계, 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기의 적어도 하나의 제2 구멍을 형성하는 단계, 그리고 상기 적어도 하나의 제2 구멍을 금속으로 채워서 상기 절연층 위에 제2 금속층을 형성하는 단계를 포함한다. According to an embodiment of the present invention, a method of manufacturing a semiconductor package is provided. The method comprises the steps of forming at least one first hole in a silicon substrate, forming a first metal layer on the silicon substrate having the at least one first hole formed therein, and filling the at least one first hole with an organic material. Forming an insulating layer over the first metal layer, forming at least one second hole of a size smaller than the size of the first hole at a location of the at least one first hole filled with the organic material, and the at least Filling a second hole with a metal to form a second metal layer over the insulating layer.

본 발명의 다른 실시 예에 따르면 반도체 패키지가 제공된다. 반도체 패키지는 적어도 하나의 제1 구멍을 가지는 실리콘 기판, 상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 형성되는 제1 금속층, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 형성된 절연층, 그리고 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기로 형성된 적어도 하나의 제2 구멍을 금속으로 채워서 형성된 제2 금속층을 포함한다. According to another embodiment of the present invention, a semiconductor package is provided. The semiconductor package includes a silicon substrate having at least one first hole, a first metal layer formed on the silicon substrate on which the at least one first hole is formed, an insulating layer formed by filling the at least one first hole with an organic material, and the And a second metal layer formed by filling a metal with at least one second hole formed in a size smaller than the size of the first hole at a position of the at least one first hole filled with the organic material.

본 발명의 실시 예에 의하면, 고 손실의 실리콘 기판에 저손실의 관통 비아(via)와 고성능의 고주파 수동 소자 및 전송선을 구현할 수 있다. 또한, 관통 비아 형성과 동시에 하나 이상의 이종 또는 동종의 능동 집적 회로(Integrated Circuit, IC)를 내장하는 구조의 패키지 구현이 가능하다.According to an embodiment of the present invention, a low loss through via and a high performance high frequency passive device and a transmission line may be implemented on a high loss silicon substrate. In addition, it is possible to implement a package having a structure including one or more heterogeneous or homogeneous active integrated circuits (ICs) at the same time as the through via is formed.

도 1은 본 발명의 제1 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이다.
도 2a 내지 도 2e는 각각 도 1의 공정 단계별 단면도를 나타낸 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단한 단면도이다.
도 5는 나선형 인덕터를 나타낸 도면이다.
도 6a 내지 도 6d는 각각 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단한 단면도이다.
도 9a 내지 도 9f는 각각 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 10a 내지 도 10e는 각각 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 11은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 제2 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이다.
도 13a 내지 도 13f는 도 12의 공정 단계별 단면도를 나타낸 도면이다.1 is a flowchart illustrating process steps for describing a method of manufacturing a through silicon via according to a first embodiment of the present invention.
2A to 2E are cross-sectional views illustrating the process steps of FIG. 1, respectively.
3 is a plan view illustrating a semiconductor package according to a first embodiment of the present invention.
4 is a cross-sectional view taken along line IV-IV of FIG. 3.
5 shows a spiral inductor.
6A through 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the first embodiment of the present invention, respectively.
7 is a plan view illustrating a semiconductor package according to a second embodiment of the present invention.
FIG. 8 is a cross-sectional view taken along the line VII-VII of FIG. 7.
9A to 9F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a second embodiment of the present invention, respectively.
10A to 10E are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a third embodiment of the present invention, respectively.
11 is a cross-sectional view illustrating a semiconductor package in accordance with a fourth embodiment of the present invention.
12 is a flowchart illustrating process steps for describing a method of manufacturing a through silicon via according to a second embodiment of the present invention.
13A to 13F are cross-sectional views illustrating the process steps of FIG. 12.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification and claims, when a section is referred to as "including " an element, it is understood that it does not exclude other elements, but may include other elements, unless specifically stated otherwise.

이제 본 발명의 실시 예에 따른 반도체 패키지 및 이의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. Now, a semiconductor package and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이고, 도 2a 내지 도 2e는 각각 도 1의 공정 단계별 단면도를 나타낸 도면이다. 1 is a flowchart illustrating process steps for describing a method of manufacturing a through silicon via according to a first embodiment of the present invention, and FIGS. 2A to 2E are cross-sectional views illustrating the process steps of FIG. 1, respectively.

도 1 및 도 2a를 참고하면, 실리콘 기판(100)에 구멍(102)을 형성한다(S110). 플라즈마 에칭(Plasma Etching) 또는 화학 에칭을 이용해 실리콘 기판(100)에 관통 비아를 형성하기 위한 구멍(102)이 생성된다. 이때, 구멍(102)은 에칭 방법 이외에 레이저 식각을 이용해 형성될 수 있다.1 and 2A, holes 102 are formed in the silicon substrate 100 (S110). Holes 102 are formed in the silicon substrate 100 to form through vias using plasma etching or chemical etching. In this case, the hole 102 may be formed using laser etching in addition to the etching method.

이어서, 도 1 및 도 2b를 참고하면, 핫 프레스 라미네이션 공정(hotpress lamination process)을 이용해 실리콘 기판(100)의 구멍(102)을 유기 물질로 채우고 평탄화시켜 절연층(104)을 형성한다(S120). 즉, 핫 프레스 라미네이션 공정을 이용하면, 유기 물질이 실리콘 기판(100)의 전면에 본딩(bonding)되고 동시에 구멍(102)이 채워지게 된다. 이에 따라 실리콘 기판(100)의 전면에 10㎛ 이상의 충분한 절연층(104)이 형성될 수 있기 때문에 나쁜 절연 특성은 가지는 실리콘 기판(100)을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 유기 물질로는 에폭시(Epoxy), 폴리머(Polymer) 등이 사용될 수 있다.Subsequently, referring to FIGS. 1 and 2B, the insulating layer 104 is formed by filling and planarizing the holes 102 of the silicon substrate 100 with an organic material by using a hot press lamination process (S120). . That is, using a hot press lamination process, the organic material is bonded to the entire surface of the silicon substrate 100 and at the same time the hole 102 is filled. Accordingly, since a sufficient insulating layer 104 of 10 μm or more may be formed on the entire surface of the silicon substrate 100, even when the silicon substrate 100 having bad insulating properties is used, excellent insulating properties may be secured in a high frequency environment. . As the organic material, epoxy, polymer, and the like may be used.

도 1 및 도 2c를 참고하면, 평탄화 이후에, 레이저 또는 플라즈마 에칭을 이용해 유기 물질로 채워진 구멍의 위치에 구멍(102)보다 작은 크기의 비아 구멍(106)을 형성한다(S130).1 and 2C, after planarization, a via hole 106 having a size smaller than that of the hole 102 is formed at the position of the hole filled with the organic material by using laser or plasma etching (S130).

도 1 및 도 2d를 참고하면, 도금 공정 또는 물리적 기상 도금(physical vapor deposition, PVD)나 화학적 기상 도금(chemical vapor deposition, CVD)을 이용해 비아 구멍(106)을 구리(Cu) 등의 금속으로 채워 비아(108)를 형성한다. 1 and 2D, the via hole 106 may be filled with a metal such as copper (Cu) by using a plating process or physical vapor deposition (PVD) or chemical vapor deposition (CVD). Form via 108.

다음, 도 1 및 도 2e를 참고하면, 실리콘 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 등의 방법으로 연마 가공하여 실리콘 기판(100)의 상부 표면을 평탄화하고 실리콘 기판(100)의 하부 표면으로 금속(100)을 노출시킨다(S150). 이때, 실리콘 기판(100)의 상부 표면에 대한 CMP 공정은 금속만을 식각하도록 하여 잔류하는 유기 물질이 절연층(104)으로 활용될 수 있도록 한다.Next, referring to FIGS. 1 and 2E, the silicon substrate 100 is polished by a chemical mechanical polishing (CMP) method to planarize the top surface of the silicon substrate 100, and then the silicon substrate 100. The metal 100 is exposed to the lower surface of the (S150). In this case, the CMP process on the upper surface of the silicon substrate 100 allows only the metal to be etched so that the remaining organic material may be utilized as the insulating layer 104.

이와 같이 하여, 유기 관통 비아(through organic via, TOV)가 완성된다. In this way, a through organic via (TOV) is completed.

다음으로, 이러한 TOV의 공정을 이용하여 반도체 소자를 실장한 반도체 패키지에 대하여 도 3, 도 4 및 도 6a 내지 도 6d를 참고로 하여 자세하게 설명한다.Next, a semiconductor package in which a semiconductor device is mounted using the above-described TOV process will be described in detail with reference to FIGS. 3, 4, and 6A to 6D.

도 3은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단한 단면도이며, 도 5는 나선형 인덕터를 나타낸 도면이다. 3 is a plan view illustrating a semiconductor package according to a first embodiment of the present invention, FIG. 4 is a cross-sectional view taken along line IV-IV of FIG. 3, and FIG. 5 is a diagram illustrating a spiral inductor.

도 3 및 도 4를 참조하면, 반도체 패키지(200)는 실리콘 기판(210)의 내부에 형성된 전송선(220)과 수동 소자의 하나인 나선형 인덕터(230)를 포함한다. 3 and 4, the semiconductor package 200 includes a transmission line 220 formed in the silicon substrate 210 and a spiral inductor 230 which is one of passive devices.

도 5를 참고하면, 나선형 인덕터(230)는 나선형의 권선 구조를 갖는 제1 금속 배선(232)과 제1 금속 배선(232)의 출력단에 형성되는 비아 컨택 플러그(234a) 및 비아 컨택 플러그(234a)와 일단이 연결되는 제2 금속 배선(236), 제2 금속 배선(236)의 타단에 형성되는 비아 컨택 플러그(234b), 그리고 비아 컨택 플러그(234b)와 연결되는 제3 금속 배선(238)을 포함한다.Referring to FIG. 5, the spiral inductor 230 includes a via contact plug 234a and a via contact plug 234a formed at an output terminal of the first metal wire 232 and the first metal wire 232 having a spiral winding structure. ) And a second metal wire 236 connected to one end thereof, a via contact plug 234b formed at the other end of the second metal wire 236, and a third metal wire 238 connected to the via contact plug 234b. It includes.

다시, 도 3 및 도 4를 보면, 전송선(220)과 나선형 인덕터(230)는 실리콘 기판(210)에서 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 실리콘 기판(210)의 내부에 실장될 수 있다.Again, referring to FIGS. 3 and 4, the transmission line 220 and the spiral inductor 230 may overlap the silicon substrate 210 so that at least a portion of the transmission line 220 and the spiral inductor 230 overlap the holes 212a and 212b filled with the organic material in the silicon substrate 210. ) Can be mounted inside.

도 6a 내지 도 6d는 각각 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the first embodiment of the present invention, respectively.

도 6a를 참조하면, 실리콘 기판(210)에서 전송선(220)과 나선형 인덕터(230)를 실장할 위치에 대응하여 구멍(212a, 212b)을 각각 형성한 후 유기 물질로 채운 후 평탄화하여 절연층(214)을 형성한다. 이때, 구멍(212a, 212b)의 크기는 전송선(220)과 인덕터(230)의 크기에 따라 결정될 수 있다. Referring to FIG. 6A, holes 212a and 212b are formed in the silicon substrate 210 to correspond to the positions where the transmission line 220 and the spiral inductor 230 are to be mounted, and then filled with an organic material and then planarized to form an insulating layer ( 214). In this case, the sizes of the holes 212a and 212b may be determined according to the sizes of the transmission line 220 and the inductor 230.

그런 후에, 도 6b 내지 도 6d에 도시한 방법으로 실리콘 기판(210)에 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 전송선(220)과 나선형 인덕터(230)를 형성한다. 도 6a 내지 도 6d는 일반적인 반도체 공정을 이용한 다층 금속 배선 공정이므로, 상세한 설명은 생략하기로 한다. Thereafter, the transmission line 220 and the spiral inductor 230 are formed to overlap at least a part of the holes 212a and 212b filled with the organic material in the silicon substrate 210 by the method shown in FIGS. 6B to 6D. do. 6A to 6D are multilayer metal wiring processes using a general semiconductor process, and thus, detailed descriptions thereof will be omitted.

이때, 나선형 인덕터(230)의 비아 컨택 플러그(234a, 234b)는 도 6d에 도시한 바와 같이, 중간 절연층(216) 하부를 통해 제2 금속 배선(236)을 이용해 연결 가능하고, 제조 방법에 따라 일반적으로 사용되는 에어 브리지(air-bridge) 구조의 연결 형태를 이용할 수 있다.In this case, the via contact plugs 234a and 234b of the spiral inductor 230 may be connected to each other using the second metal wire 236 through the lower portion of the intermediate insulating layer 216, as shown in FIG. 6D. Accordingly, a connection type of a commonly used air-bridge structure can be used.

이와 같이, 실리콘 기판(210)에서 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 전송선(220)과 나선형 인덕터(230)를 형성하면, 유기 물질로 형성된 절연층(214)에 의해 나쁜 절연 특성을 가지는 실리콘 기판(210)을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 따라서, 실리콘 기판(210)을 이용하여 우수한 고주파 수동 소자를 실장할 수 있다. As such, when the transmission line 220 and the spiral inductor 230 are formed to overlap at least a portion of the holes 212a and 212b filled with the organic material in the silicon substrate 210, the insulating layer 214 formed of the organic material is formed. By using the silicon substrate 210 having a poor insulating properties it is possible to ensure excellent insulating properties in a high frequency environment. Therefore, an excellent high frequency passive device can be mounted using the silicon substrate 210.

또한, 전송선(220)과 나선형 인덕터(230)는 동일 평면 도파관(Coplanar Waveguide) 구조로 실리콘 기판(210)에 제작할 수 있다. 즉, 전송선(220)과 그라운드(Ground)(도시하지 않음)가 동일 평면 상에 위치하게 된다. 일반적으로, 그라운드는 전송선(220)의 양쪽에 위치할 수 있다. 이러한 동일 평면 도파관 구조는 신호선(220)과 그라운드가 한 면에 공존하기 때문에 비아를 구현하기가 쉽고, 고주파가 될수록 전송 특성이 좋아질 수 있다. In addition, the transmission line 220 and the spiral inductor 230 may be manufactured on the silicon substrate 210 in a coplanar waveguide structure. That is, the transmission line 220 and the ground (not shown) are located on the same plane. In general, the ground may be located on both sides of the transmission line 220. Since the coplanar waveguide structure coexists with the signal line 220 and the ground on one side, it is easy to implement a via, and the transmission characteristics may be improved at higher frequencies.

이와 달리, 그라운드를 전송선(220)과 동일 평면 상에 구현하지 않고 그라운드를 실리콘 기판(210)의 하부에 형성할 수도 있다. 이러한 실시 예에 대하여 도 7, 도 8 및 도 9a 내지 도 9f를 참고로 하여 자세하게 설명한다.Alternatively, the ground may be formed below the silicon substrate 210 without implementing the ground on the same plane as the transmission line 220. This embodiment will be described in detail with reference to FIGS. 7, 8 and 9A to 9F.

도 7은 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단한 단면도이다.7 is a plan view illustrating a semiconductor package according to a second exemplary embodiment of the present invention, and FIG. 8 is a cross-sectional view taken along the line VII-VII of FIG. 7.

도 8을 참조하면, 본 발명의 제2 실시 예에 따른 반도체 패키지(200a)는 실리콘 기판(210)의 하부에 형성된 그라운드(240)를 더 포함할 수 있다. 이와 같이, 실리콘 기판(210)의 하부에 그라운드(240)가 형성되면, 도 7 및 도 8에 도시한 바와 같이 마이크로 스트립 전송선(220')과 그라운드(240), 나선형 인덕터(230)와 그라운드(240)의 연결을 위한 공정이 추가로 필요하게 된다. Referring to FIG. 8, the semiconductor package 200a according to the second embodiment of the present disclosure may further include a ground 240 formed under the silicon substrate 210. As such, when the ground 240 is formed below the silicon substrate 210, as illustrated in FIGS. 7 and 8, the micro strip transmission line 220 ′, the ground 240, the spiral inductor 230, and the ground ( An additional process for the connection of 240 is needed.

이러한 추가 공정에 대해서 도 9a 내지 도 9f를 참고로 하여 설명한다.This additional process will be described with reference to FIGS. 9A-9F.

도 9a 내지 도 9f는 각각 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.9A to 9F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a second embodiment of the present invention, respectively.

도 9a를 참조하면, 실리콘 기판(210)에서 마이크로 스트립 전송선(220')과 나선형 인덕터(230)를 실장할 위치에 대응하여 구멍(212a, 212b)을 각각 형성한다. 이와 동시에 후속되는 공정에 의해 형성되는 그라운드(240)와 이들 마이크로 스트립 전송선(220) 및 나선형 인덕터(230)를 연결하기 위한 구멍(212c, 212d)을 형성한다. 즉, 마이크로 스트립 전송선(220')과, 후속 공정에 의해 실리콘 기판(210)의 하부에 형성될 그라운드(240)의 연결 부위와 제1 및 제3 금속 배선(232, 238)과, 후속 공정에 의해 실리콘 기판(210)의 하부에 형성될 그라운드(240)의 연결 부위에 구멍(212c, 212d)이 형성된다.Referring to FIG. 9A, holes 212a and 212b are formed in the silicon substrate 210 to correspond to positions at which the micro strip transmission line 220 ′ and the spiral inductor 230 are to be mounted. At the same time, the ground 240 formed by the subsequent process and the holes 212c and 212d for connecting the microstrip transmission line 220 and the spiral inductor 230 are formed. That is, the micro strip transmission line 220 ′, the connection portion of the ground 240 to be formed below the silicon substrate 210 by the subsequent process, the first and third metal wires 232 and 238, and the subsequent process. As a result, holes 212c and 212d are formed in the connection portion of the ground 240 to be formed under the silicon substrate 210.

그런 후에, 핫 프레스 라미네이션 공정(hotpress lamination process)을 이용해 실리콘 기판(210)의 구멍(212a~212d)을 유기 물질로 채우고 평탄화시켜 절연층(214)을 형성한다.Thereafter, the holes 212a to 212d of the silicon substrate 210 are filled with an organic material and planarized by using a hotpress lamination process to form the insulating layer 214.

그런 후에, 도 9b를 참조하면, 레이저를 이용하여 비아 구멍을 형성한 후 도금을 통해 비아 구멍을 금속으로 채우고 평탄화하여 비아(218a, 218b)를 형성한다.Thereafter, referring to FIG. 9B, via holes are formed using a laser, and then the via holes are filled with metal through planarization and planarized to form vias 218a and 218b.

다음, 도 9c를 참조하면, 구멍(212a~212d)에 대응하여 절연층(214)의 상부에 1차 금속 배선 공정을 수행한다. 이때, 나선형 인덕터(230)의 제2 금속 배선(236)이 형성될 수 있다. Next, referring to FIG. 9C, a primary metal wiring process is performed on the insulating layer 214 corresponding to the holes 212a to 212d. In this case, the second metal wire 236 of the spiral inductor 230 may be formed.

그런 후에, 도 9d를 참조하면, 1차 금속 배선 공정에 의해 형성된 금속 배선들을 덮도록 유기 물질을 이용하여 층간 절연층(216)을 형성한다. Thereafter, referring to FIG. 9D, an interlayer insulating layer 216 is formed using an organic material to cover the metal lines formed by the primary metal wiring process.

다음, 도 9e 및 도 9f에 도시한 바와 같이, 일반적인 반도체 다층 배선 공정을 이용하여 실리콘 기판(210)에 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 마이크로 스트립 전송선(220')과 나선형 인덕터(230)를 형성한다. Next, as shown in FIGS. 9E and 9F, the microstrip transmission line may be formed to overlap at least a portion of the holes 212a and 212b filled with the organic material in the silicon substrate 210 using a general semiconductor multilayer wiring process. 220 ') and a spiral inductor 230.

이와 같이 하여, 마이크로 스트립 전송선(220')과 나선형 인덕터(230)가 형성되고 나면, 실리콘 기판(100)의 하부 표면으로 금속(100)을 노출시킨 후에 실리콘 기판(100)의 하부 표면에 그라운드(240)를 형성한다.In this manner, after the microstrip transmission line 220 'and the spiral inductor 230 are formed, the metal 100 is exposed to the lower surface of the silicon substrate 100 and then grounded to the lower surface of the silicon substrate 100. 240).

이와 같이 하여, 마이크로스트립 구조의 반도체 패키지(200a)가 제작될 수 있다.In this manner, the semiconductor package 200a having the microstrip structure can be manufactured.

또한, 본 발명의 실시 예에 따른 TOV의 공정 방식을 이용하면, 임베디드(embedding) 반도체 패키지도 구현할 수 있다. 이러한 실시 예에 대하여 도 10a 내지 도 10e를 참고로 하여 설명한다.In addition, by using the process method of the TOV according to an embodiment of the present invention, it is also possible to implement an embedded semiconductor package. Such an embodiment will be described with reference to FIGS. 10A to 10E.

도 10a 내지 도 10e는 각각 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.10A to 10E are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a third embodiment of the present invention, respectively.

도 10e를 보면, 반도체 패키지(200b)는 하나의 반도체 기판 즉, 실리콘 기판(210) 위에 나선형 인덕터(230), 베어 칩(bare chip)(250)과 박막 레지스터(260), 박막 커패시터(270), 상부 전극(280) 및 하부 전극(290)을 포함한다. Referring to FIG. 10E, the semiconductor package 200b includes a spiral inductor 230, a bare chip 250, a thin film resistor 260, and a thin film capacitor 270 on one semiconductor substrate, that is, a silicon substrate 210. The upper electrode 280 and the lower electrode 290 are included.

이러한 반도체 패키지(200b)의 제조 방법에 대해 설명한다.The manufacturing method of such a semiconductor package 200b is demonstrated.

먼저, 도 10a를 참조하면, 실리콘 기판(100)에 산화막을 형성한 후, 박막 레지스터(260)와 박막 커패시터(270)를 형성한다. 이때, 도시하지는 않았지만, 박막 레지스터(260)와 박막 커패시터(270) 외에도 하나 이상의 트랜지스터(transistor)로 구성된 회로가 형성될 수 있다.First, referring to FIG. 10A, after forming an oxide film on the silicon substrate 100, a thin film resistor 260 and a thin film capacitor 270 are formed. In this case, although not shown, a circuit including one or more transistors in addition to the thin film resistor 260 and the thin film capacitor 270 may be formed.

그런 후에, 식각을 통해 삽입하고자 하는 베어 칩(250)보다 깊고 넓게 구멍(212g)을 형성한다. 이와 동시에 실장할 나선형 인덕터(230)의 위치에 구멍(212b)을 형성하고, 박막 레지스터(260)와 후속하는 공정에 의해 형성되는 하부 전극(290)과의 연결 부위와 나선형 인덕터(230)와 후속하는 공정에 의해 형성되는 하부 전극(290)과의 연결 부위에도 구멍(212h, 212i)을 형성한다.Thereafter, the hole 212g is formed deeper and wider than the bare chip 250 to be inserted through etching. At the same time, the hole 212b is formed at the position of the spiral inductor 230 to be mounted, and the connection portion between the thin film resistor 260 and the lower electrode 290 formed by the subsequent process, the spiral inductor 230 and the subsequent Holes 212h and 212i are also formed in the connection portion with the lower electrode 290 formed by the process described above.

이후, 도 10b를 참조하면, 구멍(212g)에 베어 칩(250)을 고정하기 위한 에폭시 박막(epoxy layer)(252)을 형성한 후 베어 칩(250)을 삽입한다. 이때, 에폭시 박막(252)으로 전도성 에폭시 또는 절연 에폭시가 사용될 수 있다. Thereafter, referring to FIG. 10B, after forming an epoxy layer 252 for fixing the bare chip 250 in the hole 212g, the bare chip 250 is inserted. In this case, a conductive epoxy or an insulating epoxy may be used as the epoxy thin film 252.

다음, 도 10c를 참조하면, TOV의 공정과 유사한 방법으로 구멍(212b, 212g, 212h, 212i)을 유기 물질로 채우고 평탄화시켜 절연층(214)을 형성하고, 유기 물질로 채워진 구멍(212h, 212i)의 영역에 구멍(212h, 212i)보다 작은 크기의 비아 구멍(218c, 218d)을 형성한다. 또한, 박막 레지스터(260)와 후속하는 공정에 의해 형성되는 상부 전극(280)과의 연결 부위와 베어 칩(250)과 상부 전극(280)과의 연결 부위, 커패시터(270)와 상부 전극(280)과의 연결 부위에도 비아 구멍(218e, 218f, 218g)을 형성한다.Next, referring to FIG. 10C, the holes 212b, 212g, 212h and 212i are filled with an organic material and planarized to form an insulating layer 214, and the holes 212h and 212i filled with an organic material in a similar manner to the process of TOV. Via holes 218c and 218d having a smaller size than holes 212h and 212i. In addition, the connection portion between the thin film resistor 260 and the upper electrode 280 formed by a subsequent process, the connection region between the bare chip 250 and the upper electrode 280, the capacitor 270 and the upper electrode 280 The via hole 218e, 218f, 218g is formed also in the connection part with ().

그런 후에, 도 10d를 참조하면, 비아 구멍(218c~218g)을 금속으로 채워 비아 컨택 플러그(234e~234i)를 형성한다. Thereafter, referring to FIG. 10D, via holes 218c to 218g are filled with metal to form via contact plugs 234e to 234i.

이어서, 도 10e를 참조하면, 비아 컨택 플러그(234e, 234g~234i) 상에 상부 전극을 형성한다. 즉, 박막 레지스터(260)의 일단에 형성되는 비아 컨택 플러그(234g)와 비아 컨택 플러그(234e)를 통해 박막 레지스터(260)와 전기적으로 연결되는 상부 전극(280)이 형성되고, 박막 레지스터(260)의 타단에 형성되는 비아 컨택 플러그(234g)와 베어 칩(250)의 일단에 형성되는 비아 컨택 플러그(234h)를 통해 박막 레지스터(260)와 베어 칩(250)을 전기적으로 연결하는 상부 전극(280)이 형성된다. 또한, 베어 칩(250)의 타단에 형성되는 비아 컨택 플러그(234h)와 커패시터(270)의 일단에 연결되는 비아 컨택 플러그(234i)를 통해 베어 칩(250)과 커패시터(270)를 연결하는 상부 전극(280)이 형성된다.Next, referring to FIG. 10E, upper electrodes are formed on the via contact plugs 234e and 234g to 234i. That is, an upper electrode 280 electrically connected to the thin film resistor 260 through the via contact plug 234g and the via contact plug 234e formed at one end of the thin film resistor 260 is formed, and the thin film resistor 260 is formed. An upper electrode electrically connecting the thin film resistor 260 and the bare chip 250 through a via contact plug 234g formed at the other end of the wire) and a via contact plug 234h formed at one end of the bare chip 250. 280 is formed. In addition, an upper portion connecting the bare chip 250 and the capacitor 270 through the via contact plug 234h formed at the other end of the bare chip 250 and the via contact plug 234i connected to one end of the capacitor 270. An electrode 280 is formed.

이후, 앞서 설명한 제조 방법과 유사한 방법으로 나선형 인덕터(230)를 실장하고, 박막 레지스터(260) 및 박막 커패시터(270) 등의 집적 수동 소자(integrated passive device, IPD)와 베어 칩(250)을 외부로부터 보호하기 위하여 실리콘 기판(210)의 상측에 EMC(Epoxy Molding Compound)를 주입하여 몰딩한다.Thereafter, the spiral inductor 230 is mounted in a manner similar to the above-described manufacturing method, and the integrated passive device (IPD) such as the thin film resistor 260 and the thin film capacitor 270 and the bare chip 250 are externally mounted. In order to protect from the silicon substrate 210 is injected by molding the epoxy (Epoxy Molding Compound) (EMC).

이후, 실리콘 기판(210)을 갈아내어 하부의 관통 비아가 노출되도록 한 뒤 실리콘 기판(210)의 하면에 하부 전극(290)을 형성하고 범프(295)를 형성한다.Thereafter, the silicon substrate 210 is ground to expose the lower through vias, and then the lower electrode 290 is formed on the lower surface of the silicon substrate 210 to form a bump 295.

이렇게 함으로써, 박막 레지스터(260) 및 커패시터(270) 등의 IPD와 베어 칩(250)이 결합된 반도체 패키지(200b)가 완성된다.By doing so, the semiconductor package 200b including the bare chip 250 and the IPD such as the thin film resistor 260 and the capacitor 270 is completed.

이때, 만일 TOV 공정과 몰딩 공정을 적용하지 않는 경우(단, TOV 공정에서 나선형 인덕터 및 IC 임베디드 공정은 적용), 패키지된 모듈의 입출력 단자는 상부에 위치하게 되고 외부와의 연결을 위해서는 와이어 본딩을 이용해 연결이 가능하다.At this time, if the TOV process and the molding process are not applied (but the spiral inductor and IC embedded process are applied in the TOV process), the input / output terminals of the packaged module are located at the top, and wire bonding is performed to connect to the outside. Can be connected.

반도체 패키지(200b)의 입출력 단자를 반도체 패키지(200b)의 하부에 위치시킬 경우, 반도체 패키지(200b)는 도 10e와 같이 플립 칩(Filp-Chip)을 위한 BGA(ball grid array) 구조로 제작되거나 MLF(MicroLeadFrame) 구조로도 제작이 가능하다.When the input / output terminals of the semiconductor package 200b are positioned below the semiconductor package 200b, the semiconductor package 200b may be manufactured in a ball grid array (BGA) structure for flip chip (filp-chip) as shown in FIG. 10E. It can also be manufactured in MLF (MicroLeadFrame) structure.

또한, 개별의 반도체 패키지를 적층하여 3차원 구조의 반도체 패키지로 구현할 수도 있다.In addition, individual semiconductor packages may be stacked and implemented as a semiconductor package having a three-dimensional structure.

도 11은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.11 is a cross-sectional view illustrating a semiconductor package in accordance with a fourth embodiment of the present invention.

도 11을 참조하면, 반도체 패키지(200c)는 적층되어 있는 복수의 반도체 패키지 모듈(200b1, 200b2, 200b3)을 포함한다. 이들 반도체 패키지 모듈(200b1, 200b2, 200b3)은 도 10a 내지 도 10e에 도시한 공정 기술이 적용되어 제작될 수 있다. Referring to FIG. 11, the semiconductor package 200c includes a plurality of semiconductor package modules 200b1, 200b2, and 200b3 that are stacked. These semiconductor package modules 200b1, 200b2, and 200b3 may be manufactured by applying the process techniques illustrated in FIGS. 10A to 10E.

도 11에서는 반도체 패키지 모듈(200b1, 200b2, 200b3)이 모두 동일한 IPD와 베어 칩(250)을 실장하는 것으로 도시하였으나, 이들 반도체 패키지 모듈(200b1, 200b2, 200b3)은 이종 및 서로 다른 크기의 베어 칩을 실장할 수 있다. 즉, 반도체 패키지 모듈(200b1, 200b2, 200b3)은 동일한 규격으로 패키징 되지만, 반도체 패키지 모듈(200b1, 200b2, 200b3)은 이종 및 서로 다른 크기의 베어 칩을 실장할 수 있으며, 이러한 반도체 패키지 모듈(200b1, 200b2, 200b3)을 적층하여 3차원의 반도체 패키지가 완성된다. 이때, 개별의 반도체 패키지 모듈(200b1, 200b2, 200b3)을 적층하기 위해 TOV의 공정을 이용하여 형성된 비아(219)를 통해 각 반도체 패키지 모듈(200b1, 200b2, 200b3)이 서로 전기적으로 연결된다.In FIG. 11, the semiconductor package modules 200b1, 200b2 and 200b3 all have the same IPD and bare chip 250, but the semiconductor package modules 200b1, 200b2 and 200b3 are heterogeneous and have different sizes of bare chips. Can be implemented. That is, the semiconductor package modules 200b1, 200b2, and 200b3 are packaged to the same standard, but the semiconductor package modules 200b1, 200b2 and 200b3 may be equipped with heterogeneous and different sizes of bare chips, and such semiconductor package modules 200b1. , 200b2 and 200b3) are stacked to complete a three-dimensional semiconductor package. At this time, each of the semiconductor package modules 200b1, 200b2, and 200b3 is electrically connected to each other through vias 219 formed by using a TOV process to stack the individual semiconductor package modules 200b1, 200b2 and 200b3.

이와 같이, 본 발명의 실시 예에 따르면, 이종 및 다양한 크기의 베어 칩을 실장한 반도체 패키지 모듈을 TOV의 공정을 이용하여 적층할 수 있으며, 이로 인해 효율적인 3차원의 반도체 패키지를 구현할 수가 있다.As described above, according to an exemplary embodiment of the present invention, semiconductor package modules having heterogeneous and various sizes of bare chips mounted may be stacked using a TOV process, thereby implementing an efficient three-dimensional semiconductor package.

도 12는 본 발명의 제2 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이고, 도 13a 내지 도 13f는 도 12의 공정 단계별 단면도를 나타낸 도면이다. 12 is a flowchart illustrating process steps for describing a method of manufacturing a through silicon via according to a second embodiment of the present invention, and FIGS. 13A to 13F are cross-sectional views illustrating the process steps of FIG. 12.

도 12 및 도 13a 내지 도 13f를 참조하면, 실리콘 기판(100)에 구멍(102)을 형성한 후, 도 13b에 도시한 바와 같이 1차 금속층(109)을 형성한다는 점을 제외하면 제1 실시 예에 따른 관통 실리콘 비아 제조 방법과 동일하다. 12 and 13A through 13F, after the hole 102 is formed in the silicon substrate 100, the first implementation is performed except that the primary metal layer 109 is formed as shown in FIG. 13B. It is the same as the through silicon via manufacturing method according to the example.

즉, 도 12 및 도 13b를 참고하면, 구멍(102)을 형성한 후, 전기 도금 또는 증착 방법을 사용하여 금속으로 1차 금속층(109)을 형성한다(S115).That is, referring to FIGS. 12 and 13B, after forming the hole 102, the primary metal layer 109 is formed of metal by using an electroplating or deposition method (S115).

이후의 공정은 제1 실시 예에 따른 관통 실리콘 비아 제조 방법과 유사하다. 단, 도 13f에 도시한 바와 같이, 실리콘 기판(100)의 상부 표면에 대한 CMP 공정은 금속과 유기 물질을 제거하고 추가적으로 1차 금속층(109)까지 제거할 수 있을 때까지 수행할 수 있다. 이러한 1차 금속층(109)을 전극으로 전해 도금을 수행하여 전원층 또는 그라운드 층으로 이용할 수 있다. 따라서, 이러한 방법으로 제조된 TOV를 동축 TOV라 하며, 동축 TOV의 제조 공정을 이용하여서도 본 발명의 제1 내지 제4 실시 예에 따른 반도체 패키지(200, 200a~200c)를 제조할 수 있다. Subsequent processes are similar to the through silicon via manufacturing method according to the first embodiment. However, as shown in FIG. 13F, the CMP process on the upper surface of the silicon substrate 100 may be performed until the metal and the organic material may be removed and additionally the primary metal layer 109 may be removed. The primary metal layer 109 may be electroplated with an electrode to be used as a power source layer or a ground layer. Accordingly, the TOV manufactured by the above method is referred to as a coaxial TOV, and the semiconductor packages 200 and 200a to 200c according to the first to fourth embodiments of the present invention can also be manufactured using the manufacturing process of the coaxial TOV.

이러한 동축 TSV의 공정을 이용하여 반도체 패키지(200, 200a~200c)를 제작하면, 신호 차폐를 통한 신호 간섭을 최소화할 수 있으며, 고주파 영역에서의 신호 손실 또한 최소화할 수가 있다.When the semiconductor packages 200 and 200a to 200c are manufactured by using the coaxial TSV process, signal interference through signal shielding may be minimized, and signal loss in a high frequency region may be minimized.

즉, 앞서 적용되었던 것과 동일한 방식의 다층 배선 공정을 이용해 고주파 전송선 및 나선형 인덕터의 제작이 가능하다. 전기적 연결을 위한 금속 패턴을 형성할 수 있으며, 실리콘 기판(100)의 후면을 갈아내어 비아가 노출되도록 한 뒤 금속 패턴을 하여 전기적 연결을 위한 패드 또는 솔더볼을 형성할 수도 있다.In other words, it is possible to manufacture a high frequency transmission line and a spiral inductor using a multilayer wiring process in the same manner as previously applied. A metal pattern for electrical connection may be formed, and a back surface of the silicon substrate 100 may be ground to expose vias, and then a metal pattern may be formed to form pads or solder balls for electrical connection.

본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.An embodiment of the present invention is not implemented only through the above-described apparatus and / or method, but may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded. Such an implementation can be easily implemented by those skilled in the art to which the present invention pertains based on the description of the above-described embodiments.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (6)

실리콘 기판에 적어도 하나의 제1 구멍을 형성하는 단계,
상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하는 단계,
상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 상기 제1 금속층 위에 절연층을 형성하는 단계,
상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기의 적어도 하나의 제2 구멍을 형성하는 단계, 그리고
상기 적어도 하나의 제2 구멍을 금속으로 채워서 상기 절연층 위에 제2 금속층을 형성하는 단계
를 포함하는 반도체 패키지의 제조 방법.Forming at least one first hole in the silicon substrate,
Forming a first metal layer on the silicon substrate having the at least one first hole formed therein;
Filling the at least one first hole with an organic material to form an insulating layer on the first metal layer,
Forming at least one second hole of a size smaller than the size of the first hole at a location of the at least one first hole filled with the organic material, and
Filling the at least one second hole with a metal to form a second metal layer over the insulating layer;
Method of manufacturing a semiconductor package comprising a. 제1항에 있어서,
상기 제2 금속층을 형성한 후 상기 실리콘 기판의 하부 표면으로 상기 제1 금속층 및 상기 제2 금속층을 노출시키는 단계
를 더 포함하는 반도체 패키지의 제조 방법.The method of claim 1,
Exposing the first metal layer and the second metal layer to a lower surface of the silicon substrate after forming the second metal layer
Method of manufacturing a semiconductor package further comprising. 제2항에서,
상기 제1 금속층은 전원층 또는 그라운드층으로 사용되고, 상기 제2 금속층은 상기 실리콘 기판의 상하부로 신호 전달을 위해 사용되는 반도체 패키지의 제조 방법.In claim 2,
The first metal layer is used as a power supply layer or a ground layer, the second metal layer is a method for manufacturing a semiconductor package used for signal transmission to the upper and lower parts of the silicon substrate. 제1항에서,
상기 제1 금속층을 형성하는 단계는 금속으로 전기 도금하거나 상기 실리콘 기판 위를 상기 금속으로 증착하는 단계를 포함하는 반도체 패키지의 제조 방법.In claim 1,
Forming the first metal layer comprises electroplating with metal or depositing the metal onto the silicon substrate. 삭제delete 삭제delete
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