KR101220506B1 - 고내압 베이스 레지스턴스 사이리스터 - Google Patents

고내압 베이스 레지스턴스 사이리스터 Download PDF

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Abstract

Gate, N Drift, P Base, N+ Emitter를 통하여 흐르는 IGBT의 전류를 이용하여 사이리스터의 동작을 제어하는 고내압 베이스 레지스턴스 사이리스터에 있어서,
상기 P Base 는 전극단자로부터 floating 되는 구조이며,
상기 N+ Emitter의 도핑 농도는 1e16㎤ 이고,
상기 P Base의 도핑 농도는 1e14㎤이며,
상기 N- Drift의 도핑 농도는 3e13㎤이고,
상기 N- Drift의 N- Drift depth는 360㎛이며, 상기 P Base 영역의 셀 피치는 8㎛인 것을 포함하는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터가 제공된다.

Description

고내압 베이스 레지스턴스 사이리스터{HIGH WITHSTAND VOLTAGE BASE RESISTANCE THYRISTOR}
본 발명은 고내압 베이스 레지스턴스 사이리스터에 관한 것이다.
일반적으로, 사이리스터(thyristor)는 전류 및 전압의 제어를 위해 사용되는 전력반도체 소자로서, 실리콘 제어정류기(silicon controlled rectifier:SCR)라고 부르기도 한다.
구체적으로, 상기 사이리스터는 양극(anode)·음극(cathode)·게이트(gate)의 3단자로 구성되어 있으며, 게이트에 신호가 인가되면 지속적인 게이트 전류의 공급 없이도 주회로에 역전류가 인가되거나 전류가 유지전류(holding currrent) 이하로 떨어질 때까지 통전 상태를 유지한다.
본 발명의 목적은 IBGT 전류를 이용하여 사이리스터를 구동하는 고내압 베이스 레지스턴스 사이리스터를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고내압 베이스 레지스턴스 사이리스터는, 상기와 같은 목적을 달성하기 위한 본 발명의 고내압 베이스 레지스턴스 사이리스터는,
Gate, N Drift, P Base, N+ Emitter를 통하여 흐르는 IGBT의 전류를 이용하여 사이리스터의 동작을 제어하는 고내압 베이스 레지스턴스 사이리스터에 있어서,
상기 P Base 는 전극단자로부터 floating 되는 구조이며, 상기 N+ Emitter의 도핑 농도는 1e16㎤ 이고, 상기 P Base의 도핑 농도는 1e14㎤이며, 상기 N- Drift의 도핑 농도는 3e13㎤이고, 상기 N- Drift의 N- Drift depth는 360㎛이며, 상기 P Base 영역의 셀 피치는 8㎛인 것을 포함하는 것을 특징으로 한다.
본 발명에 따른 고내압 베이스 레지스턴스 사이리스터에 따르면, IBGT 전류를 이용하여 사이리스터를 구동하는 효과가 있다.
도 1은 본 발명에 따른 Trench Gate를 구비하는 사이리스터를 도시한 단면도이다.
도 2a 내지 도 2c는 도 1의 사이리스터의 오프 상태의 전기적 특징을 알아 보기 위한 시뮬레이션 결과를 도시한 그래프이다.
도 3은 Gate 바이어스에 따른 I-V 커브를 도시한 그래프이다.
도 4는 본 발명에 따른 고내압 베이스 레지스턴스 사이리스터를 도시한 단면도이다.
도 5는 도 4의 오프 상태 특성을 알아보기 위한 시뮬레이션 결과를 도시한 그래프이다.
도 6은 Gate 바이어스에 따른 I-V 커브를 도시한 그래프이다.
도 7은 BRT 와 사이리스터의의 I-V 커브를 도시한 그래프이다.
도 8은 IGBT Mode 로 동작하는 BRT를 도시한 단면도이다.
도 9는 사이리스터 모드로 동작하는 BRT를 도시한 단면도이다.
도 10은 BRT 의 turn-off 시간을 확인하기 위한 시뮬레이션 결과를 도시한 그래프이다.
도 11은 Ring 간격에 따른 전계분포도이다.
도 12는 Field Ring 구조를 도시한 도면이다.
도 13은 Field Ring 의 Breakdown Voltage를 도시한 그래프이다.
도 14는 Field Ring 구조의 전계분포도이다.
도 15는 Field Ring 구조의 전계분포 그래프이다.
도 16은 BRT Unit Cell을 도시한 도면이다.
도 17은 Layout BRT & FLR를 도시한 도면이다.
도 18은 BRT를 도시한 단면도이다.
도 19a 내지 도 19e는 BRT 공정도이다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명에 따른 고내압 베이스 레지스턴스 사이리스터(BASE RESISTANCE THYRISTOR; 이하, 'BRT')는, IGBT(Insulated Gate Bipolar Transistor: 절연 게이트형 양극성 트랜지스터)의 전류를 이용하여 사이리스터(Thyristor)를 구동하는 소자이다.
도 1은 Trench Gate를 구비하는 사이리스터를 도시한 것으로, 고내압 베이스 레지스턴스 사이리스터는 Trench IGBT 와 구조상 같고 다만 다른 점은 동작 메커니즘이기 때문에 Trench Gate 사이리스터를 먼저 설명한다.
상기 Trench Gate 사이리스터는 Trench IGBT와 구조상 다른 점은 N+ Emitter 한 군데이다. Trench IGBT 에서는 N+ Emitter 와 P Base 가 전극에 short 되어 있으나 사이리스터는 P Base 가 floating 되어있다. 즉, MOSFET 전류를 이용하여 Bipolar Tr.를 구동하는 IGBT와는 달리 사이리서터는 역방향 바이어스가 걸리는 P Base 와 N Drift 사이의 공핍층에서 avalanche 가 일어나도록 하여 전류의 급격한 증가를 일으켜 소자가 동작한다.
Figure 112010066133970-pat00001
전술한 표 1은 Trench Gate 사이리스터의 개략적은 스펙이다. 이와 같은 표 1은 본 발명의 주요특징은 아닌 참고수치이며 필요에 의해 변경가능함을 밝혀둔다.
또한, 도 2a 내지 도 2c는 도 1의 사이리스터의 오프 상태의 전기적 특징을 알아 보기 위한 시뮬레이션 결과로서, 도 2a는 Gate 전압이 0V 일 때 Trench Thyristor 소자의 I-V 커브이고, 도 2b는 Triggering 지점 확대한 것이고, 도 2c는 Holding 지점 확대한 것이다.
즉, Gate 전압을 0으로 준 상태에서 Collector 전압에 따른 전류의 변화를 관찰했다. IGBT 와 사이리스터의 항복전압은 역방향 바이어스가 걸리는 P Base 와 N Drift 의 농도, 길이에 따라 결정되므로 두 소자의 breakdown 메커니즘은 같다. 즉, 같은 설계 스펙을 가지는 두 소자의 항복전압은 같다.
이를 이용하여 기존에 설계했었던 1700V 급 IGBT 소자를 이용하여 도 2b과 같이 항복전압이 1700V 이상인 사이리스터를 쉽게 도출할 수 있었다.
이때, 항복현상이 나타나게 되면 사이리스터는 도 2c와 같이 급격한 전류의 증가를 나타내고 이는 avalanche로 인하여 생성된 많은 carrier 때문에 소자 내부의 저항이 급격하게 감소하는 것을 의미한다.
덧붙여, 1700V 급 Trench 사이리스터 소자의 전기적 특성을 설명한다.
구체적으로, Gate 전압이 증가할수록 사이리스터에서 MOSFET 의 채널이 열리기 시작하여 trigger 되는 지점의 전압은 도 3과 같이 점점 감소하게 된다. 또한 채널이 많이 열릴수록 triggering 전압의 감소 폭은 증가한다. 이는 하기 표 2에서 확인할 수 있다.
이에 따라, Gate 전압이 5V 이상일 경우 MOSFET 채널은 완벽하게 형성되어 PNPN Thyristor 의 동작이 PN 다이오드와 같이 보이게 된다.
Figure 112010066133970-pat00002
전술한 표 2는 Gate 바이어스에 따른 Breakdown Voltage 의 변화를 보여준다.
이하, 1700V BRT를 설명한다.
앞서 설명한 바와 같이 BRT 는 IGBT의 전류를 이용하여 사이리스터를 제어하는 소자로서, 즉, IGBT 전류는 P Base 층을 지나면서 P Base 영역의 저항성분으로 인하여 전위차가 생겨 short 되어 있던 P Base 와 N+ Emitter 에 순방향 바이어가 걸리게 되어 Thyristor latch-up 을 일으켜 사이리스터를 동작시킨다.
구체적으로, 처음 동작은 IGBT 와 같다. 소자의 구조도 IGBT 와 같으나 사이리스터의 원활한 동작을 위하여 P Base 영역의 저항을 제어하는 것이 다르다.
즉, P Base 영역의 농도 및 길이 조절이 중요하다. 도 4와 같이 BRT를 설계하였으며 도핑 농도는 앞서 설계한 Trench Gate 사이리스터와 같다. 다만, P Base 영역의 저항 증가를 위하여 cell pitch를 5 에서 8 로 증가시켰다.
Figure 112010066133970-pat00003
전술한 표 2은 Trench Gate BRT의 개략적은 스펙이다. 이와 같은 표 1은 본 발명의 주요특징은 아닌 참고수치이며 필요에 의해 변경가능함을 밝혀둔다.
한편, 도 5는 오프 상태 특성을 알아보기 위한 시뮬레이션 결과로서, Gate 전압이 0V 일 때 Trench BRT 소자의 I-V 커브를 도시한 그래프이다.
즉, 항복전압은 본 과제 목표였던 1700V 보다 700V 가 높은 2400V 급이다. 앞서 설명하였듯이 IGBT 와 사이리스터의 breakdown 메커니즘은 같으며 항복전압도 유사하다. 이와 마찬가지로 BRT 는 사이리스터와 breakdown 메커니즘이 같으며 또한 항복전압도 같다. 그러나 도 5에서 보듯이 BRT의 항복전압은 앞서 설계한 사이리스터 보다 높은 이유는 설계한 BRT에서 사이리스터의 동작을 위하여 P Base 의 길이를 길게 하여 전체적인 Cell Pitch 가 커졌기 때문이다. 즉, cell pitch 의 증가는 공핍층의 영역을 넓게 함으로써 이에 상응하는 항복전압의 증가가 발생하는 것이다. 항복전압은 프아송 방정식에 따라 공핍층을 적분하면 얻어지는 값이므로 공핍층 영역의 확장은 항복전압의 증가를 일으킨다.
또한, 1700V 급 Trench BRT 소자의 전기적 특성을 설명한다.
구체적으로, 낮은 전류 레벨에서는 사이리스터를 동작시키기 위한 latch-up 이 발생하지 않기 때문에 BRT 소자는 IGBT 로 동작하나 충분한 Gate 전압을 인가시켜 전류 레벨을 상승시킴으로써 사이리스터를 동작시킨다. 본 발명의 1700V 급 BRT 소자는 0.0003A/를 기준으로 그 이하의 전류에서는 IGBT 와 같이 동작을 하고 이 이상의 전류에서는 latch-up 이 일어나 Thyristor 로 동작하는 것을 도 6 내지 7을 통하여 확인할 수 있다.
BRT라는 이름과 같이 위와 같이 설계한 BRT 소자는 IGBT 전류를 통하여 Base 영역의 저항으로 인한 포텐셜 차이를 유발시킴으로써 사이리스터를 구동할 수 있다.
도 7에 의해 BRT 와 전술한 사이리스터를 비교할 수 있다. 일정 전류(빨간 점선) 이하에서 BRT는 IGBT처럼 동작하지만 그 이상의 전류에서는 BRT는 사이리스터의 그래프를 따라간다. 이로써 설계한 BRT 소자에서의 사이리스터가 정상적으로 동작한다는 것을 확인할 수 있다.
도 8은 BRT 에 0.0003A/ 이하의 전류가 흐를 때이다. 즉, IGBT 모드로 동작을 할 때 홀과 전자로 인한 전류의 흐름도이다. IGBT 모드로 동작을 하기 때문에 홀은 N+ Emitter 를 통과하지 않고 P Base 를 지나 단자를 통하여 빠져나간다. 전자는 Gate를 따라 채널이 형성된 곳을 통하여 집중적으로 흐른다.
또한, 도 9는 BRT 에 0.0003A/ 이상의 전류가 흐를 때이다. 즉, 사이리스터 모드로 동작을 할 때 홀과 전자로 인한 전류의 흐름도이다. 사이리스터 모드로 동작을 하기 때문에 홀은 N+ Emitter 를 통과하여 단자를 통하여 빠져나간다. 전자는 Gate를 따라 채널이 형성된 곳을 통하여 집중적으로 흐르지 않고 N+ Emitter 의 모든 영역을 통하여 흐르는 것을 확인할 수 있다.
그리고, 도 10은 BRT의 turn-off 시간을 확인하기 위한 시뮬레이션 결과로서, TUrn-off 시간은 전류가 온 상태에서의 것보다 10% 가 될 때까지 걸리는 시간이며 시뮬레이션 결과 설계한 BRT의 turn-off 시간은 0.21 이다.
한편, Field Ring을 설명한다.
Junction termination 방법 중 일반적으로 많이 사용되고 있는 FLR (field limiting ring)을 이용하여 cell edge 부분에서도 항복전압이 저하 되는 것을 방지하고자 하였다. 특히 본 시뮬레이션에서는 BRT 설계시 이용되었던 trench 공정을 FLR 에도 적용하여 ring 의 junction depth 를 증가시켜 항복전압의 상승을 도모하였으며 trench depth 는 공정의 단순화를 위하여 BRT 에 적용된 것과 같이 3.5 로 하였다. 10개의 ring 을 기본으로 하여 제일 중요한 변수인 ring 사이의 간격을 최적화하였다.
구체적으로, 도 11에서 왼쪽 그림은 ring 사이의 간격이 18인 경우이고 오른쪽 그림은 5일 때 FLR 의 전계분포를 나타낸다. Ring 사이의 간격이 넓을 경우 전계가 마지막 ring 까지 골고루 퍼지지 못하고 앞쪽의 ring 에 집중되는 것을 볼 수 있다. 반대로 ring 사이의 간격이 너무 가까울 경우 앞쪽의 ring에서의 전계분산 효과를 이루지 못하고 마지막 ring 에 전계가 집중된다.
즉, 도 11에서 확인된 결과를 이용하여 ring 사이의 간격을 점차 증가시켜 나갔다. 첫 번째 ring 간 거리는 3 로 시작하여 1 씩 증가시켜 시뮬레이션 하였다.
Figure 112010066133970-pat00004
전술한 표 4는 Field Ring 구조의 SPEC이다.
즉, 표 4 와 같은 스펙으로 시뮬레이션 한 결과 도 13과 같이 목표로 하였던 1700V 보다 300V 가 높은2000V 급의 항복전압을 가진 FLR을 설계할 수 있었다.
한편, Ring 사이의 간격을 점점 넓혀 가는 방법으로 보다 전계가 잘 분포되는 것을 도 14 내지 도 15를 통하여 확인할 수 있다. 즉, 전계의 분포가 고르면 그만큼 항복전압은 증가하는데 이는 큰 하중을 여러 기둥으로 분산하여 보다 무거운 하중을 견디는 원리와 같다.
이상, 본 발명의 바람직한 실시 예에 대하여 상세히 설명하였으나, 본 발명의 기술적 범위는 전술한 실시 예에 한정되지 않고 특허청구범위에 의하여 해석되어야 할 것이다. 이때, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 고려해야 할 것이다.

Claims (6)

  1. 삭제
  2. Gate, N Drift, P Base, N+ Emitter를 통하여 흐르는 IGBT의 전류를 이용하여 사이리스터의 동작을 제어하는 고내압 베이스 레지스턴스 사이리스터에 있어서,
    상기 P Base 는 전극단자로부터 floating 되는 구조이며,
    상기 N+ Emitter의 도핑 농도는 1e16㎤ 이고,
    상기 P Base의 도핑 농도는 1e14㎤이며,
    상기 N- Drift의 도핑 농도는 3e13㎤이고,
    상기 N- Drift의 N- Drift depth는 360㎛이며, 상기 P Base 영역의 셀 피치는 8㎛인 것을 포함하는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터
  3. 제 2항에 있어서
    상기 IGBT 전류는 상기 P Base 층을 지나면서 상기 P Base 영역의 저항성분으로 인하여 전위차를 형성시키며, 상기 전위차에 의해 short 상태인 상기 P Base 와 상기 N+ Emitter 에 순방향 바이어스가 걸리게 되어 Thyristor latch-up 이 발생되는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터.
  4. 제 2항에 있어서
    상기 IGBT의 전류가 0.0003[A]이하에서는 IGBT로서 동작을 하고, 상기 IGBT의 전류가 0.0003[A]를 넘을 경우에는 Thyristor로서 동작하는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터.
  5. 제 4항에 있어서
    상기 IGBT의 전류가 0.0003[A]이하의 경우에는 홀은 상기 N+ Emitter 를 통과하지 않고 상기 P Base 를 지나 단자를 통하여 빠져나가고, 전자는 상기 Gate를 따라 채널이 형성된 곳을 통하여 집중적으로 흐르며, 또한, 상기 IGBT의 전류가 0.0003[A]를 넘을 경우에는, 홀은 상기 N+ Emitter 를 통과하여 단자를 통하여 빠져나가고, 전자는 상기 Emitter의 영역을 통하여 흐르는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터
  6. 제2항에 있어서,
    상기 고내압 베이스 레지스턴스 사이리스터는 FLR (field limiting ring)을 이용한 접합마감 구조를 채택한 것으로서,
    상기 FLR 의 트랜치 깊이는 3.5[㎛]이며,
    상기 FLR은 첫 번째 field ring 간격이 3[㎛]에서 점차적으로 1[㎛]씩 넓혀가는 것을 특징으로 하는 고내압 베이스 레지스턴스 사이리스터

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