KR101198409B1 - Flexible electronic circuits including mesa-hybride structire and preparation method thereof - Google Patents

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KR101198409B1
KR101198409B1 KR1020110015260A KR20110015260A KR101198409B1 KR 101198409 B1 KR101198409 B1 KR 101198409B1 KR 1020110015260 A KR1020110015260 A KR 1020110015260A KR 20110015260 A KR20110015260 A KR 20110015260A KR 101198409 B1 KR101198409 B1 KR 101198409B1
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Abstract

본원은 반도체 디바이스들이 설치된 아일랜드의 손상을 감소시킬 수 있는 메사 하이브리드 구조를 포함하는 플렉서블(flexible) 전자 회로 및 이의 제조 방법을 제공하고자 한다. 본원의 플렉서블 전자 회로는, 연질 기판 상에 버퍼층이 적층되어 있고, 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 버퍼층 및 상기 아일랜드는 메사(mesa) 하이브리드 구조를 형성하고 있다. 상기 플렉서블 전자 회로의 제조 방법은, 연질 기판상에 버퍼층을 적층시키고, 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드를 적층시키고, 상기 아일랜드에 반도체 디바이스를 설치하고, 상기 버퍼층을 메사 식각하여 상기 버퍼층 및 상기 아일랜드를 포함하는 메사 하이브리드 구조를 형성하는 것을 포함한다.The present invention seeks to provide a flexible electronic circuit comprising a mesa hybrid structure capable of reducing damage of an island in which semiconductor devices are installed and a method of manufacturing the same. In the flexible electronic circuit of the present application, a buffer layer is stacked on a flexible substrate, an island including a hard thin film is stacked on the buffer layer, a semiconductor device is provided on the island, and the buffer layer and the island are mesas. mesa) to form a hybrid structure. The method of manufacturing the flexible electronic circuit may include stacking a buffer layer on a flexible substrate, stacking an island including a hard thin film on the buffer layer, installing a semiconductor device on the island, and mesa-etching the buffer layer. Forming a mesa hybrid structure comprising the islands.

Description

메사 하이브리드 구조를 포함하는 플렉서블 전자 회로 및 이의 제조방법{FLEXIBLE ELECTRONIC CIRCUITS INCLUDING MESA-HYBRIDE STRUCTIRE AND PREPARATION METHOD THEREOF}FLEXIBLE ELECTRONIC CIRCUITS INCLUDING MESA-HYBRIDE STRUCTIRE AND PREPARATION METHOD THEREOF

본원은 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서 등에 사용 가능한 플렉서블 전자 회로 및 이의 제조 방법에 관한 것이다.The present invention relates to a flexible electronic circuit and a method of manufacturing the same that can be used in a flexible display panel, a solar roll panel, a biosensor, and the like.

플렉서블 전자 회로(Flexible Electronic Circuits)는 외부의 대변형이 수용 가능한 전자 회로로써 플렉서블 디스플레이 분야, 솔라 롤 패널, 바이오 센서 등 그 적용 범위가 넓으며, 기존 반도체 공정을 통해 만들어진 전자 제품에 비해 설치 및 휴대가 간편하고, 부드러운 곡선의 표현이 가능해 보다 향상된 장치의 성능을 발휘할 수 있게 한다. 그러나, 일반적으로 유기 중합체 및 스테인리스 호일(Foil)과 같은 기판은 임의의 형상으로 쉽게 변형될 수 있으나, 비결정질 실리콘, 실리콘 질화물과 같은 무기 반도체 물질들은 변형에 취약하여 외부 응력이 가해지는 경우 쉽게 쪼개지거나 파손될 수 있다. 따라서, 변형이 가능한 전자 회로를 구현하기 위해, 변형에 취약한 반도체 디바이스들을 경질 아일랜드(Island)에 설치하고, 상기 아일랜드를 변형이 가능한 연성 기판 위에 증착시키는 방법이 행해지고 있으며, 이렇게 만들어진 수에서 수백 마이크로미터 크기의 아일랜드 패턴은 외부로부터 반도체 디바이스들의 변형을 감소시켜 회로의 성능을 유지시키는 역할을 하고 있다. 하지만 이러한 방식을 사용함에도 불구하고, 기본적으로 전자회로의 성능을 구현하는 층은 취성(brittle)에 약하기 때문에, 1-2% 정도의 매우 작은 변형에도 손상되어 일으키게 되어 기능성을 잃게 된다. Flexible electronic circuits are electronic circuits that can accommodate large external deformations, and have a wide range of applications, such as flexible display fields, solar roll panels, and biosensors, and are easier to install and carry than electronic products made through conventional semiconductor processes. It is easy to express smooth curves, and can improve the performance of the device. Generally, however, substrates such as organic polymers and stainless steel foils can be easily deformed into any shape, while inorganic semiconductor materials such as amorphous silicon and silicon nitride are susceptible to deformation and can easily crack when subjected to external stresses. Can be broken. Therefore, in order to implement a deformable electronic circuit, a method of installing semiconductor devices susceptible to deformation in hard islands and depositing the islands on a deformable flexible substrate has been performed, and thus in hundreds of micrometers The island pattern of size serves to reduce the deformation of semiconductor devices from the outside to maintain the performance of the circuit. However, in spite of using this method, since the layer which realizes the performance of the electronic circuit is basically brittle, it is damaged even by a very small deformation of 1-2% and loses the functionality.

한편, 상기 아일랜드는 SiN 와 같은 경질 박막을 포토리소그라피(photo lithography) 공정에 의하여 패터닝(Patterning) 함으로써 형성될 수 있다. 상기 독립된 아일랜드와 그 위에 설치된 반도체 디바이스들은 아일랜드들 사이에 존재하는 인터 아일랜드 영역(Inter island zone)의 변형을 통하여 보호될 수 있다. 하지만 충분한 인터 아일랜드 영역이 확보되지 못하거나, 경질 박막과 연질 기판의 탄성계수의 차이가 충분하지 않은 경우 등에는 아일랜드 자체가 여러 파괴 기구에 의해 손상됨으로써 전기회로의 기능을 수행할 수 없게 된다.Meanwhile, the island may be formed by patterning a hard thin film, such as SiN, by a photolithography process. The independent islands and the semiconductor devices installed thereon can be protected through deformation of the inter island zone existing between the islands. However, if sufficient inter island area is not secured or the difference in elastic modulus between the hard film and the flexible substrate is not sufficient, the island itself may be damaged by various destruction mechanisms, thereby preventing the function of the electric circuit.

이와 같은 아일랜드의 파괴 기구의 형태는 다양하게 나타난다. 예컨대, 도 1a 및 도 1b 는 각각 박리(Delamination)에 의한 파괴의 개념도 및 박리에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진[Rabin Bhattachary, Ashley Salomon, and Sigurd Wagner, "Fabricating Metal Interconnects for Circuits on a Spherical Dome", Journal of The Electrochemical Society , 153 3 G259-G265 (2006)]이고, 도 2a 및 도 2b 는 각각 채널 크랙(Channel crack)에 의한 파괴의 개념도 및 채널 크랙에 의해 파괴된 아일랜드 구조의 광학 전자현미경 사진이며, 도 3a 및 도 3b 는 기판 파손(Substrate penetration)에 의한 파괴의 개념도 및 기판 파손에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진[RABIN BHATTACHARYA, SIGURD WAGNER, YEH-JIUN TUNG, JAMES R. ESLER, AND MIKE HACK, "Organic LED Pixel Array on a Dome", PROCEEDINGS OF THE IEEE, VOL. 93, NO. 7, JULY 2005.]이고, 도 4 는 아일랜드 슬립(Island slip) 에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진[Rabin Bhattachary, Ashley Salomon, and Sigurd Wagner, "Fabricating Metal Interconnects for Circuits on a Spherical Dome", Journal of The Electrochemical Society , 153 3 G259-G265 (2006)]이다. There are many forms of Ireland's destruction mechanism. For example, FIGS. 1A and 1B are schematic diagrams of destruction by delamination and electron scanning microscopy (SEM) photographs of island structures destroyed by delamination, respectively. Circuits on a Spherical Dome ", Journal of The Electrochemical Society , 153 3 G259-G265 (2006), FIG. 2A and FIG. 2B are conceptual diagrams of fracture by channel cracks and optical electron micrographs of island structures destroyed by channel cracks, respectively. Concept diagram of destruction by substrate penetration and SEM image of island structure destroyed by substrate failure [RABIN BHATTACHARYA, SIGURD WAGNER, YEH-JIUN TUNG, JAMES R. ESLER, AND MIKE HACK, " Organic LED Pixel Array on a Dome ", PROCEEDINGS OF THE IEEE, VOL. 93, NO. 7, JULY 2005.], and FIG. 4 is an SEM image of an island structure destroyed by Island slip [Rabin Bhattachary, Ashley Salomon, and Sigurd Wagner, "Fabricating Metal Interconnects for Circuits on a" Spherical Dome ", Journal of The Electrochemical Society , 153 3 G259-G265 (2006).

따라서, 기판의 변형에도 불구하고 아일랜드의 파괴 또는 손상을 줄일 수 있는 전자 회로 구조에 대한 개발이 요구되고 있다.Accordingly, there is a need for development of an electronic circuit structure capable of reducing breakage or damage of an island despite deformation of the substrate.

이에, 본원은 기판의 변형에도 불구하고 반도체 디바이스들이 설치된 아일랜드의 손상을 감소시킬 수 있는 메사 하이브리드 구조를 포함하는 플렉서블 전자 회로 및 이의 제조 방법을 제공하고자 한다.Accordingly, the present application is to provide a flexible electronic circuit including a mesa hybrid structure that can reduce the damage of the island in which the semiconductor devices are installed despite the deformation of the substrate and a method of manufacturing the same.

그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기와 같은 목적을 달성하기 위하여, 본원의 일 측면은, 연질 기판 상에 버퍼층이 적층되어 있고, 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 버퍼층 및 상기 아일랜드는 메사(mesa) 하이브리드 구조를 형성하고 있는 플렉서블(flexible) 전자 회로를 제공한다.In order to achieve the above object, in one aspect of the present invention, a buffer layer is stacked on a flexible substrate, an island including a hard thin film is stacked on the buffer layer, and the island is provided with a semiconductor device, The buffer layer and the island provide a flexible electronic circuit that forms a mesa hybrid structure.

본원의 다른 측면은, 연질 기판상에 버퍼층을 적층시키고; 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드를 적층시키고; 상기 아일랜드에 반도체 디바이스를 설치하고; 및 상기 버퍼층을 메사 식각하여 상기 버퍼층 및 상기 아일랜드를 포함하는 메사 하이브리드 구조를 형성하는 것: 을 포함하는 플렉서블 전자 회로의 제조 방법을 제공한다.Another aspect of the present disclosure is directed to stacking a buffer layer on a flexible substrate; Stacking an island including a hard thin film on the buffer layer; Installing a semiconductor device in the island; And mesa etching the buffer layer to form a mesa hybrid structure including the buffer layer and the island.

본원의 또 다른 측면은, 상기 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, TFT 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법을 제공한다.Another aspect of the present application is to provide a flexible electronic circuit to a flexible display panel, solar roll panel, biosensor, camera lens, TFT transistors (TFTs), OLED, electronic paper, skin sensor or electrotextiles Provide a method of use.

본원에 따르면, 연질 기판 및 아일랜드 사이에 버퍼층이 형성되어 있는 플렉서블 전자 회로는 연질 기판이 변형되는 경우 버퍼층이 완충 작용을 하여 아일랜드에 가해지는 손상을 줄일 수 있다. 또한, 상기 버퍼층 및 아일랜드가 메사 하이브리드 구조를 형성하고 있기 때문에, 연질 기판에 변형이 가해지는 경우 버퍼층에 전달되는 외력 자체를 줄일 수 있으며, 이에 따라 아일랜드에 가해지는 외력 또한 감소된다. According to the present disclosure, a flexible electronic circuit having a buffer layer formed between the flexible substrate and the island may reduce the damage to the island by buffering the buffer layer when the flexible substrate is deformed. In addition, since the buffer layer and the island form a mesa hybrid structure, when the deformation is applied to the flexible substrate, the external force transmitted to the buffer layer itself may be reduced, thereby reducing the external force applied to the island.

또한, 상기 플렉서블 전자회로를 포함하는 전자 제품은 기존 반도체 공정을 통해 만들어진 전자 제품에 비해 설치 및 휴대가 간편하고, 부드러운 곡선의 표현이 가능하기 때문에 손쉽게 고부가 가치의 상품으로 적용될 수 있다.In addition, the electronic products including the flexible electronic circuits are easier to install and carry than the electronic products made through the conventional semiconductor process, and can be easily applied as high value-added products because they can express smooth curves.

도 1a 및 도 1b 는 각각 박리(Delamination)에 의한 파괴의 개념도 및 박리에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 2a 및 도 2b 는 각각 채널 크랙(Channel crack)에 의한 파괴의 개념도 및 채널 크랙에 의해 파괴된 아일랜드 구조의 광학 전자 현미경 사진임.
도 3a 및 도 3b 는 각각 기판 파손(Substrate penetration)에 의한 파괴의 개념도 및 기판 파손에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 4 는 아일랜드 슬립(Island slip) 에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 5 는 본원의 일 구현예에 따른 플렉서블 전자 회로를 도시한 도면임.
도 6 은 본원의 일 구현예에 플렉서블 전자 회로가 외부 응력에 의해 변형된 경우의 도면임.
도 7 은 본원의 일 구현예에 따른 플렉서블 전자회로를 형성하기 위한 순서도를 도시한 도면임.
도 8a 내지 도 8f 는 본원의 일 실시예에 따른 플렉서블 전자회로의 형성 방법을 도시한 공정도임.
도 9 는 버퍼층을 포함하지 않는 아일랜드를 포함하는 전자회로(비교예 1)를 도시한 도면임.
도 10 은 버퍼층이 메사 구조를 형성하고 있지 않은 아일랜드를 포함하는 전자회로(비교예 2)를 도시한 도면임.
도 11a, 도 11b 및 도 11c 는 각각 해석프로그램인 ABAQUS6.9 standard를 사용하여 측정한 본원의 일 실시예에 따른 플렉서블 전자 회로(실시예 1), 버퍼층을 포함하지 않는 전자회로(비교예 1) 및 버퍼층이 메사 구조를 형성하고 있지 않은 아일랜드를 포함하는 전자회로(비교예 2)의 전자회로의 내부에 가해지는 응력(σx) 상태의 시뮬레이션 결과를 나타냄.
도 12 는 해석프로그램인 ABAQUS6.9 standard를 사용하여 측정한 본원의 일 실시예에 따른 플렉서블 전자 회로(실시예 1), 버퍼층을 포함하지 않는 전자회로(비교예 1) 및 버퍼층이 메사 구조를 형성하고 있지 않은 아일랜드를 포함하는 전자회로(비교예 2)의 정규화된 아일랜드의 끝단에 가해지는 정규화된 응력상태(Normalized Stress, σx)의 시뮬레이션 결과를 나타냄.
도 13 은 해석프로그램인 ABAQUS6.9 standard를 사용하여 측정한 본원의 일 실시예에 따른 플렉서블 전자 회로(실시예 1) 및 버퍼층을 포함하지 않는 전자회로(비교예 1)의 기판 및 아일랜드 사이의 정규화된 초기 균열 크기에 따른 정규화된 응력 확대 계수(stress intensity factor, K)의 시뮬레이션 결과를 나타낸 그래프임.
1A and 1B are schematic diagrams of destruction by delamination and electron scanning microscope (SEM) photographs of island structures destroyed by delamination, respectively.
2A and 2B are optical electron micrographs of an island structure broken by a channel crack and a conceptual diagram of breaking by a channel crack, respectively.
3A and 3B are schematic diagrams of fracture due to substrate penetration and electron scanning microscope (SEM) images of island structures destroyed by substrate failure, respectively.
4 is an electron scanning microscope (SEM) photograph of an island structure destroyed by an island slip.
5 illustrates a flexible electronic circuit according to an embodiment of the present disclosure.
FIG. 6 is a diagram where the flexible electronic circuit is deformed by external stress in one embodiment of the present disclosure. FIG.
FIG. 7 is a flowchart illustrating forming a flexible electronic circuit according to an embodiment of the present disclosure. FIG.
8A to 8F are process diagrams illustrating a method of forming a flexible electronic circuit according to an exemplary embodiment of the present disclosure.
9 illustrates an electronic circuit (Comparative Example 1) including an island without a buffer layer.
FIG. 10 is a diagram showing an electronic circuit (Comparative Example 2) in which the buffer layer includes islands having no mesa structure. FIG.
11A, 11B and 11C show a flexible electronic circuit (Example 1) and an electronic circuit without a buffer layer according to an embodiment of the present application measured using the ABAQUS6.9 standard, which is an analysis program, respectively (Comparative Example 1). And a simulation result of the stress (σ x ) state applied to the inside of the electronic circuit of the electronic circuit (Comparative Example 2) including the island where the buffer layer does not form a mesa structure.
12 illustrates a flexible electronic circuit (Example 1), an electronic circuit not including a buffer layer (Comparative Example 1), and a buffer layer according to an embodiment of the present application measured using an analysis program ABAQUS6.9 standard to form a mesa structure. Shows the simulation results of normalized stress ( σ x ) applied to the ends of normalized islands of electronic circuits (Comparative Example 2) containing islands not being used.
FIG. 13 shows normalization between a substrate and an island of a flexible electronic circuit (Example 1) and an electronic circuit (Comparative Example 1) not including a buffer layer according to an embodiment of the present invention measured using an analysis program ABAQUS6.9 standard. This graph shows the simulation results of the normalized stress intensity factor ( K) according to the initial crack size.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.Hereinafter, embodiments and examples of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains.

그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.It should be understood, however, that the present invention may be embodied in many different forms and is not limited to the embodiments and examples described herein. In the drawings, the same reference numbers are used throughout the specification to refer to the same or like parts.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when an element is referred to as "including " an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.

본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~하는 단계" 또는 "~의 단계" 는 "~를 위한 단계" 를 의미하지 않는다.
As used herein, the terms "about", "substantially", and the like, are used at, or in close proximity to, numerical values when manufacturing and material tolerances inherent in the meanings indicated are provided to aid the understanding herein. In order to prevent the unfair use of unscrupulous infringers. In addition, throughout this specification, "step to" or "step of" does not mean "step for."

본원의 일 측면은, 연질 기판 상에 버퍼층이 적층되어 있고, 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 버퍼층 및 상기 아일랜드는 메사(mesa) 하이브리드 구조를 형성하고 있는, 플렉서블(flexible) 전자 회로를 제공한다.In one aspect of the present invention, a buffer layer is stacked on a flexible substrate, an island including a hard thin film is stacked on the buffer layer, a semiconductor device is provided on the island, and the buffer layer and the island are mesas. ) Provides a flexible electronic circuit, forming a hybrid structure.

본원의 일 구현예에 있어서, 상기 버퍼층은 상기 연질 박막보다 영률(Young's modulus)이 작은 것일 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, the buffer layer may be smaller than the Young's modulus than the soft thin film, but is not limited thereto.

본원의 다른 구현예에 있어서, 상기 연질 기판은 상기 경질 박막보다 영률이 작은 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present application, the flexible substrate may be one having a lower Young's modulus than the hard thin film, but is not limited thereto.

본원의 또 다른 구현예에 있어서, 상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the flexible substrate may include, but is not limited to, polyimide, polyethylene, terephthalate, polydimethylsiloxane, polyethylene naphthalate, or a combination thereof.

본원의 또 다른 구현예에 있어서, 상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the hard thin film may include silicon, silicon nitride (SiN x ), silicon oxide (SiO x ), indium tin oxide (ITO), or a combination thereof, but is not limited thereto. It doesn't happen.

본원의 또 다른 구현예에 있어서, 상기 버퍼층은 폴리디메틸시록산(PDMS), 변성 폴리디메틸실록산, 폴리우레탄 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the buffer layer may include polydimethylsiloxane (PDMS), modified polydimethylsiloxane, polyurethane, or a combination thereof, but is not limited thereto.

본원의 다른 측면은, 연질 기판상에 버퍼층을 적층시키고; 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드를 적층시키고; 상기 아일랜드에 반도체 디바이스를 설치하고; 및 상기 버퍼층을 메사 식각하여 상기 버퍼층 및 상기 아일랜드를 포함하는 메사 하이브리드 구조를 형성하는 것: 을 포함하는, 플렉서블 전자 회로의 제조 방법을 제공한다.Another aspect of the present disclosure is directed to stacking a buffer layer on a flexible substrate; Stacking an island including a hard thin film on the buffer layer; Installing a semiconductor device in the island; And mesa etching the buffer layer to form a mesa hybrid structure including the buffer layer and the island.

본원의 일 구현예에 있어서, 상기 메사 식각은 건식 식각, 습식 식각, 또는 이들의 조합을 포함하는 방법을 사용하는 것일 수 있으나, 이에 제한되는 것은 아니다.In one embodiment of the present application, the mesa etching may be to use a method including a dry etching, wet etching, or a combination thereof, but is not limited thereto.

본원의 다른 구현예에 있어서, 상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the flexible substrate may include, but is not limited to, polyimide, polyethylene, terephthalate, polydimethylsiloxane, polyethylene naphthalate, or a combination thereof.

본원의 또 다른 구현예에 있어서, 상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the hard thin film may include silicon, silicon nitride (SiN x ), silicon oxide (SiO x ), indium tin oxide (ITO), or a combination thereof, but is not limited thereto. It doesn't happen.

본원의 또 다른 구현예에 있어서, 상기 버퍼층은 폴리디메틸시록산(PDMS), 변성 폴리디메틸실록산, 폴리우레탄 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.In another embodiment of the present disclosure, the buffer layer may include polydimethylsiloxane (PDMS), modified polydimethylsiloxane, polyurethane, or a combination thereof, but is not limited thereto.

본원의 또 다른 측면은, 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, TFT 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법을 제공한다.
Another aspect of the present application uses flexible electronic circuits in flexible display panels, solar roll panels, biosensors, camera lenses, TFT transistors (TFTs), OLEDs, electronic paper, skin sensors or electrotextiles. Provide a way to.

이하, 본원의 일 구현예에 따른 플렉서블 전자 회로를 도 5 를 참조하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a flexible electronic circuit according to an exemplary embodiment of the present disclosure will be described with reference to FIG. 5, but is not limited thereto.

본원에 따른 플렉서블 전자 회로는 경질 박막(2)을 포함하는 아일랜드, 연질 기판(1) 및 버퍼층(3)을 포함한다.The flexible electronic circuit according to the present invention includes an island including a hard thin film 2, a flexible substrate 1 and a buffer layer 3.

본원에 있어 상기 아일랜드란, 전자 회로의 기판 상에 형성된, 기판과는 전기적으로 분리되어 있는 독립 단위를 의미한다. 상기 아일랜드는 경질 박막(2)을 포함할 수 있으며, 상기 경질 박막(2)은 포토리소그라피(photo lithography) 공정에 의해 패터닝(Patterning) 될 수 있다. 상기 경질 박막(2)은 전기 절연체이며, 상기 패터닝된 경질 박막(2) 상에 외력에 의해 파손되기 쉬운 반도체 디바이스 등이 설치되며, 상기 반도체 디바이스 등을 연성을 갖는 금속 박막(예컨대 구리)으로 연결해 준다. 상기 반도체 디바이스들은, 예컨대 실리콘 TFT(Thin-Film-Transister), 유연 촉각 센서 어레이(Tactile sensor array), 유기 발광 다이오드(Organic Light-Emitting Diode, OLED) 등일 수 있다. In the present application, the island refers to an independent unit formed on a substrate of an electronic circuit and electrically separated from the substrate. The island may include a hard thin film 2, and the hard thin film 2 may be patterned by a photolithography process. The hard thin film 2 is an electrical insulator, and a semiconductor device or the like that is easily damaged by an external force is installed on the patterned hard thin film 2. give. The semiconductor devices may be, for example, a silicon thin-film-transister (TFT), a flexible tactile sensor array, an organic light-emitting diode (OLED), or the like.

상기 연질 기판(1), 상기 경질 박막(2) 및 상기 버퍼층(3)은 영률(Young's modulus)을 고려하여 선택될 수 있으며, 상기 연질 기판(1)은 상기 버퍼층(3)보다 영률이 작고, 상기 연질기판은 상기 경질 박막(2)보다 영률이 작다. 즉 영률 Y 는 하기의 관계에 있다.The flexible substrate 1, the hard thin film 2, and the buffer layer 3 may be selected in consideration of Young's modulus, and the flexible substrate 1 has a Young's modulus smaller than that of the buffer layer 3, The soft substrate has a Young's modulus smaller than that of the hard thin film 2. That is, Young's modulus Y has the following relationship.

Y경질 박막 〉Y연질 기판 〉Y버퍼층 Y hard thin film 〉 Y flexible substrate 〉 Y buffer layer

본원에 있어 상기 영률이란 물체를 양쪽에서 잡아 늘일 때, 물체의 늘어나는 정도와 변형되는 정도를 나타내는 탄성률을 의미한다. 구체적으로, 물체를 양쪽에서 힘을 주면, 물체의 길이는 L0 에서 Ln 으로 늘어나고 단면적 A 는 줄어든다.  또한 잡아 늘였던 물체는 힘을 제거하면 다시 본래의 형태로 돌아온다.  이 때, 물체가 늘어나는 길이의 정도를 변형률(S) 이라 하며, S=(Ln-L0)/L0 로 나타내고, 또한 물체를 늘릴 경우 잡아늘인 힘을 단면적 A 로 나눈 것을 변형력(T) 이라 하며, T=F/A로 나타낸다. 영률은 변형률과 변형력 사이의 비례 관계를 의미하며, "영률 = T/S" 로 나타낼 수 있다. 예를 들어, 상기 연질 기판(1)의 영률은 0.1 GPa 내지 10 GPa 일 수 있으며, 상기 경질 박막(2)의 영률은 상기 연질 기판(1)의 영률의 1/10 내지 1/1000 일 수 있고, 상기 버퍼층(3)의 영률은 상기 연질 기판(1)의 영률의 10 배 내지 1000 배일 수 있으나, 이에 제한되는 것은 아니다. 상기 연질 기판(1)은 예를 들어 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산 또는 폴리에틸렌나프탈레이트일 수 있으며, 예를 들어, 영률 및 아일랜드와의 적합성 등을 고려할 때 폴리이미드일 수 있다.In the present application, the Young's modulus refers to an elastic modulus indicating the degree of stretching and the degree of deformation of the object when the object is stretched from both sides. Specifically, when an object is forced from both sides, the length of the object increases from L 0 to L n and the cross-sectional area A decreases. The stretched object also returns to its original form when the force is removed. In this case, the length of the length of the object is called the strain (S), S = (L n -L 0 ) / L 0 , and when the length of the object is divided by the cross-sectional area A to increase the strain (T) This is referred to as T = F / A. Young's modulus means a proportional relationship between strain and strain and can be expressed as "Young's modulus = T / S". For example, the Young's modulus of the flexible substrate 1 may be 0.1 GPa to 10 GPa, and the Young's modulus of the hard thin film 2 may be 1/10 to 1/1000 of the Young's modulus of the flexible substrate 1. The Young's modulus of the buffer layer 3 may be 10 to 1000 times the Young's modulus of the flexible substrate 1, but is not limited thereto. The flexible substrate 1 may be, for example, polyimide, polyethylene, terephthalate, polydimethylsiloxane, or polyethylene naphthalate, and may be, for example, polyimide in consideration of Young's modulus and compatibility with an island.

상기 경질 박막(2)은 예를 들어 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 인듐-틴-산화물(ITO)일 수 있으며, 예를 들어 영률 및 전기 전도성 등을 고려할 때 SiNx 일 수 있다.The hard thin film 2 may be, for example, silicon nitride (SiN x ), silicon oxide (SiO x ), or indium-tin-oxide (ITO), and for example SiN x work in consideration of Young's modulus and electrical conductivity. Can be.

상기 버퍼층(3)은 상기 연질 기판(1)으로부터 상기 경질 박막(3)에 가해지는 외력을 버퍼층(3) 내부로 분산시키는 역할을 한다. 상기 버퍼층(3)의 영률이 낮을수록 상기 연질 기판(1) 및 상기 경질 박막(3) 사이에 전달되는 외력이 버퍼층(3) 자체에 분산되어 흡수된다. 따라서, 상기 버퍼층(3)은 영률이 낮은 물질을 사용하는 것이 바람직하며, 예를 들어 폴리디메틸시록산(PDMS), 변성 폴리디메틸실록산 또는 폴리우레탄일 수 있다. 예를 들어, 영률 및 비용 등을 고려할 때 폴리디메틸실록산일 수 있다.The buffer layer 3 serves to disperse the external force applied to the hard thin film 3 from the flexible substrate 1 into the buffer layer 3. As the Young's modulus of the buffer layer 3 is lower, external force transmitted between the flexible substrate 1 and the hard thin film 3 is dispersed and absorbed in the buffer layer 3 itself. Therefore, the buffer layer 3 preferably uses a material having a low Young's modulus, and may be, for example, polydimethylsiloxane (PDMS), modified polydimethylsiloxane, or polyurethane. For example, it may be polydimethylsiloxane in consideration of Young's modulus, cost, and the like.

본원에 따른 플렉서블 전자 회로는 연질 기판(1), 버퍼층(3) 및 경질 박막(2)을 포함하는 아일랜드가 차례로 적층되어 있다. 상기 연질 기판(3)의 변형시 발생하는 외력이 상기 버퍼층(3)에 분산되기 때문에, 버퍼층을 포함하지 않는 전자 회로(도 8참조)에 비해 아일랜드에 가해지는 외력을 감소시킬 수 있다. In the flexible electronic circuit according to the present invention, islands including the flexible substrate 1, the buffer layer 3, and the hard thin film 2 are sequentially stacked. Since the external force generated when the flexible substrate 3 is deformed is dispersed in the buffer layer 3, the external force applied to the island can be reduced as compared with the electronic circuit (see FIG. 8) not including the buffer layer.

또한, 본원에 따른 플렉서블 전자 회로는 상기 버퍼층(3) 및 경질 박막(2)이 메사 하이브리드 구조를 형성하고 있다. 즉, 상기 버퍼층(3)이 아일랜드화 되어 있다. 상기 버퍼층(3)이 메사 구조에 포함됨으로써, 상기 연질 기판(3)의 변형시 버퍼층 자체에 가해지는 외력이 감소되며, 따라서 메사 구조를 형성하지 않는 버퍼층을 포함하는 전자 회로(도 9 참조)에 비해 아일랜드에 가해지는 외력을 감소시킬 수 있다.
In the flexible electronic circuit according to the present application, the buffer layer 3 and the hard thin film 2 form a mesa hybrid structure. In other words, the buffer layer 3 is islanded. Since the buffer layer 3 is included in the mesa structure, the external force applied to the buffer layer itself when the flexible substrate 3 is deformed is reduced, and thus the electronic circuit including the buffer layer that does not form the mesa structure (see FIG. 9). This can reduce the external force on the island.

본원의 일 구현예에 따른 플렉서블 전자 회로의 제조 방법을 도 7 및 도 8a 내지 도 8f 를 참조하여 설명한다.A method of manufacturing a flexible electronic circuit according to an embodiment of the present disclosure will be described with reference to FIGS. 7 and 8A to 8F.

먼저, 연질 기판(1)과 금속 플레이트(4)를 양면 테이프(5)를 이용하여 부착하고, 이를 가압하여 결합시킨다(S10). 이이서, 상기 연질 기판(1) 상에 버퍼층(3)을 코팅한다(S20). 상기 코팅 방법은 제한되지 않으며, 예컨대 스핀(spin)-코팅, 스프레이(spray)-코팅, 나이프-오버-엣지(knife-over-edge) 코팅, 그라비아(Gravure) 코팅 방법 등이 사용될 수 있다. 상기 버퍼층(3) 상에 포지티브형 포토레지스트(positive photoresist)(6)를 코팅한다. 상기 코팅 방법은 제한되지 않으며, 예컨대 스핀(spin)-코팅, 스프레이(spray)-코팅, 나이프-오버-엣지(knife-over-edge) 코팅, 그라비아(Gravure) 코팅 방법 등이 사용될 수 있다. 상기 코팅에 이어, 상기 포토레지스트(6)를 상기 버퍼층(3) 상에 원하는 형상으로 현상한다(S30). 이어서, 상기 포토레지스트(6)가 현상된 버퍼층(3) 상에 경질 박막(2)을 증착시킨다(S40). 상기 증착 방법은 제한되지 않으며, 예컨대 고밀도플라스마화학기상증착법(HDPCVD), 감압화학기상증착법(SACVD) 또는 플라즈마화학증착법(PECVD)과 같은 화학기상증착법(CVD)에 의해 증착시킬 수 있다. 이어서, 남아있는 포토레지스트(6)를 스트리핑하여 제거함으로써 상기 경질 박막(2)을 패터닝한다(S50). 이어서, 버퍼층(3)을 연길 기판(1)까지 메사 식각하고, 상기 알루미늄 플레이트(4)를 분리한다(S60). 상기 메사 식각은 예컨대 건식 식각, 습식 식각, 또는 이들의 조합을 포함하는 방법에 의할 수 있다.
First, the flexible substrate 1 and the metal plate 4 are attached by using the double-sided tape 5, and are bonded by pressing them (S10). Next, the buffer layer 3 is coated on the flexible substrate 1 (S20). The coating method is not limited, and for example, spin-coating, spray-coating, knife-over-edge coating, gravure coating method and the like can be used. A positive photoresist 6 is coated on the buffer layer 3. The coating method is not limited, and for example, spin-coating, spray-coating, knife-over-edge coating, gravure coating method and the like can be used. Following the coating, the photoresist 6 is developed on the buffer layer 3 in a desired shape (S30). Subsequently, the hard thin film 2 is deposited on the buffer layer 3 on which the photoresist 6 is developed (S40). The deposition method is not limited, and may be deposited by, for example, chemical vapor deposition (CVD) such as high density plasma chemical vapor deposition (HDPCVD), reduced pressure chemical vapor deposition (SACVD) or plasma chemical vapor deposition (PECVD). Subsequently, the hard thin film 2 is patterned by stripping and removing the remaining photoresist 6 (S50). Subsequently, the buffer layer 3 is mesa-etched to the stretched substrate 1, and the aluminum plate 4 is separated (S60). The mesa etching may be by a method including, for example, dry etching, wet etching, or a combination thereof.

이하, 본원에 대하여 실시예를 이용하여 좀더 구체적으로 설명하지만, 본원이 이에 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples, but the present application is not limited thereto.

[[ 실시예Example ]]

[[ 실시예Example 1] 메사  1] Mesa 하이브리드hybrid 구조를 포함하는  Containing structure 플렉서블Flexible 전자 회로의 제조 Manufacture of electronic circuits

Kapton-E (DuPont 사(社), Wilmington, DE)를 이용하여 70㎛ 두께의 폴리이미드(PI) 호일(foil) 기판을 제조하였다. 이를 메탄올 및 아세톤으로 세척하고, 양면테이프를 이용하여 3 ㎜ 두께의 알루미늄(Al) 플레이트에 부착함으로써 PI 기판 샘플을 제조하였다. 상기 샘플을 진공하에서 24 시간 동안 가압하여 상기 PI 호일 및 상기 Al 플레이트 사이의 거품을 제거하였다. A 70 μm thick polyimide (PI) foil substrate was prepared using Kapton-E (DuPont, Wilmington, DE). It was washed with methanol and acetone and attached to a 3 mm thick aluminum (Al) plate using double sided tape to prepare a PI substrate sample. The sample was pressurized under vacuum for 24 hours to remove bubbles between the PI foil and the Al plate.

이와 별도로, 실로콘 겔 및 가교제를 10 : 1 의 중량비로 혼합하여 폴리디메틸실록산(PDMS) (Sylgard 184, Dow Corning 사(社), Midland, MI) 을 제조하였다. 이어서, 상기 PDMS 를 10 ㎛ 두께로서 상기 PI 기판에 스핀-코팅하고, 진공 상태에서 20 분간 방치하여 가스를 제거하고, 80℃ 에서 1 시간 동안 경화하여 PDMS 가 적층된 PI 기판 샘플을 제조하였다. 상기 PDMS 를 20 W 전력의 마이크로 스트리퍼(Series 220, Technics (社), Danville, CA) 내에서 20 초 동안 O2 플라즈마 처리하여 상기 PDMS 표면을 친수성화시켰다. Separately, a polydimethylsiloxane (PDMS) (Sylgard 184, Dow Corning, Midland, MI) was prepared by mixing a silocon gel and a crosslinking agent in a weight ratio of 10: 1. Subsequently, the PDMS was spin-coated to the PI substrate with a thickness of 10 μm, left for 20 minutes in a vacuum to remove the gas, and cured at 80 ° C. for 1 hour to prepare a PI substrate sample on which PDMS was laminated. The PDMS surface was hydrophilized by O 2 plasma treatment in a 20 W power micro stripper (Series 220, Technics, Danville, Calif.) For 20 seconds.

이어서, 포지티브형 포토레지스트(S1818, Microposit Shipley 사(社), Marlborough, MA)를 상기 PDMS 상에 3.2 ㎛ 두께로 스핀-코팅하였다. 상기 코팅된 샘플을 115℃ 에서 2 분간 베이킹(baking)하고 이어서 MJB4 마스크 정렬제(aligner)(SUSS MicroTec 사(社), Garching, Germany)를 이용하여 크롬 마스크에 노출시켰다. 이어서, 상기 샘플을 MF-319 포토레지스트 현상기(Microposit 사(社))에서 현상하고, 1 분간 탈이온수 중에서 헹구고, N2 가스로 건조시켰다. A positive photoresist (S1818, Microl. Shipley, Marlborough, Mass.) Was then spin-coated on the PDMS to 3.2 μm thickness. The coated sample was baked at 115 ° C. for 2 minutes and then exposed to a chrome mask using an MJB4 mask aligner (SUSS MicroTec, Garching, Germany). The sample was then developed in a MF-319 photoresist developer (Microposit), rinsed in deionized water for 1 minute, and dried with N 2 gas.

이어서 샘플 상의 상기 PI기판을 7 ㎜ × 60 ㎜ 의 직사각형 모양으로 절삭하고, 상기 샘플 상에 500 ㎚ 두께의 SiNX 필름을 NEXX 시스템 내(기저 압력: 5×10-6 Torr, 작용 압력: 10 mTorr)에서 화학기상증착법(CVD)을 이용하여 증착시켰다. 이 때, 전자파 전력은 265 W 이었고, 기판 온도는 22℃ 로 유지하였으며, 가스 유속은 3% SiH4 (Ar 으로 조정), N2 및 Ar 을 각각 40, 5.8 및 20 sccm 으로 유지하였다. The PI substrate on the sample was then cut into a rectangular shape of 7 mm x 60 mm, and 500 nm thick SiN X on the sample. The film was deposited using chemical vapor deposition (CVD) in a NEXX system (base pressure: 5 × 10 −6 Torr, working pressure: 10 mTorr). At this time, the electromagnetic wave power was 265 W, the substrate temperature was maintained at 22 ℃, the gas flow rate is 3% SiH 4 (Adjusted with Ar), N 2 and Ar were maintained at 40, 5.8 and 20 sccm, respectively.

이어서, 남아있는 포토레지스트를 아세톤에서 포토레지스트 상에 적층된 SiNX 와 함께 스트리핑하여 SiNX 를 패터닝하였다. 이어서, 상기 PDMS 층을 RIE(Reactive Ion Eching)을 이용하여 메사 식각하고, 상기 Al 플레이트를 제거하여 연질 기판(PI 기판) 상에 버퍼층(PDMS 층) 및 아일랜드(패터닝된 SiNX)의 메사 하이브리드 구조가 형성된 메사 하이브리드 구조 포함 플렉서블 전자 회로를 제조하였다.
Then, the stripping of the photoresist together with the remaining SiN X stacked on the photoresist in acetone to pattern the SiN X. Then, the PDMS layer is mesa-etched using Reactive Ion Eching (RIE), and the Al plate is removed to form a mesa hybrid structure of a buffer layer (PDMS layer) and an island (patterned SiN X ) on a soft substrate (PI substrate). A flexible electronic circuit including a mesa hybrid structure in which the was formed was manufactured.

[[ 비교예Comparative example 1]  One] SiNSiN XX /Of PIPI 전자 회로의 제조 Manufacture of electronic circuits

Upilex-S(UBE Industries 사(社), 도쿄, 일본)를 이용하여 25㎛ 두께의 폴리이미드(PI) 호일(foil) 기판을 제조하였다. 이를 상기 PDMS 코팅 및 상기 메사 식각 과정을 제외한 상기 실시예 1 과 동일한 방법으로 처리하여 PI 기판 상에 SiNX 가 적층된 전자 회로를 제조하였다. 제조된 전자회로의 단면도를 도 9 에 도시하였다.
A 25 μm thick polyimide (PI) foil substrate was prepared using Upilex-S (UBE Industries, Inc., Tokyo, Japan). This was processed in the same manner as in Example 1 except for the PDMS coating and the mesa etching process, to prepare an electronic circuit in which SiN X was stacked on a PI substrate. 9 is a cross-sectional view of the manufactured electronic circuit.

[[ 비교예Comparative example 2]  2] SiNSiN XX /Of PDMSPDMS /Of PIPI 전자 회로의 제조 Manufacture of electronic circuits

PDMS 층의 메사 식각을 제외한 상기 실시예 1 과 동일한 방법을 이용하여 PI 기판 상에 PDMS 가 적층되고, SiNX 만이 메사 구조를 갖는 전자 회로를 제조하였다. 제조된 전자회로를 도 10 에 도시하였다.
Using the same method as in Example 1 except for mesa etching of the PDMS layer, PDMS was deposited on a PI substrate, and an electronic circuit in which only SiN X had a mesa structure was manufactured. The manufactured electronic circuit is shown in FIG.

[[ 실험예Experimental Example 1] 전자회로의 내부에 가해지는 응력(σ 1] the stress applied to the inside of the electronic circuit (σ xx ) 상태 측정 State measurement

해석프로그램인 ABAQUS6.9 standard를 사용하여 상기 실시예 1, 비교예 1 및 비교예 2 에서 제조된 전자회로에 변형률(εx) 1% 를 가하였을 시의 각 기판 및 아일랜드에 가해지는 응력(σx) 상태의 시뮬레이션 결과를 각각 도 11a, 도 11b, 및 도 11c 에 도시하였다. 상기 도 11a, 도 11b, 및 도 11c 에서 확인할 수 있는 바와 같이, 동일한 변형률(1%)이 가해졌을 경우, 메사 하이브리드 구조를 포함하는 실시예 1 의 아일랜드에 가해지는 응력 집중이 가장 작다. 이는, 본원의 메사 하이브리드 구조가 가장 안전함을 의미한다.
Stress applied to each substrate and island when strain (ε x ) 1% was applied to the electronic circuits prepared in Example 1, Comparative Example 1 and Comparative Example 2 using the analysis program ABAQUS6.9 standard. The simulation result of the x ) state was shown to FIG. 11A, FIG. 11B, and FIG. 11C, respectively. As can be seen in FIGS. 11A, 11B, and 11C, when the same strain (1%) is applied, the stress concentration applied to the island of Example 1 including the mesa hybrid structure is the smallest. This means that the mesa hybrid structure herein is the safest.

[[ 실험예Experimental Example 2] 정규화된  2] normalized 응력상태(Normalized Stress, σNormalized Stress (σ) xx )의)of 측정 Measure

해석프로그램인 ABAQUS6.9 standard 를 사용하여, 상기 제조된 실시예 1, 비교예 1 및 비교예 2 의 정규화된 아일랜드의 끝단에 가해지는 정규화된 응력상태(Normalized Stress, σx)의 시뮬레이션 결과를 도 12 에 나타내었다. 상기 그래프에서, X 축 상의 x 는 기판 및 아일랜드가 접촉된 모서리 부분으로부터의 거리를 의미하고, h 는 아일랜드의 두께를 의미한다. 즉, x/h 는 기판 및 아일랜드가 접촉된 모서리 부분으로부터의 거리와 아일랜드 두께의 비율을 의미한다. 상기 그래프 상에서 Y 축은 정규화된 응력상태를 나타내며, σ 는 기판에 가해지는 응력, Esun 은 기판의 영률, ν는 기판의 프아종비(Poison ratio), 및 εappl는 전자회로에 가해진 변형율(1%)을 의미한다. 도 12 에서 확인할 수 있는 바와 같이, 기판 및 아일랜드가 접촉된 모서리 근처에 가해지는 응력의 크기는, 본원 실시예 1 전자회로의 경우에 가장 작고, 본원 비교예 1 의 전자회로에 가해지는 응력의 크기가 가장 크다. 이는, 본원의 메사 하이브리드 구조가 가장 안전함을 의미한다.
Using the analysis program ABAQUS6.9 standard, the simulation results of the normalized stress ( σ x ) applied to the ends of the normalized islands of Example 1, Comparative Example 1 and Comparative Example 2 prepared above are shown. It is shown in 12. In the graph, x on the X axis means the distance from the edge portion where the substrate and the island are in contact, and h means the thickness of the island. In other words, x / h means the ratio of the island thickness and the distance from the edge portion where the substrate and the island are in contact. In the graph, the Y axis represents the normalized stress state, σ is the stress applied to the substrate, E sun is the Young's modulus of the substrate, ν is the Poison ratio of the substrate, and ε appl is the strain applied to the electronic circuit (1 %). As can be seen in FIG. 12, the magnitude of the stress applied near the edge where the substrate and the island are in contact is the smallest in the case of the electronic circuit of Example 1 of the present application, and the magnitude of the stress applied to the electronic circuit of Comparative Example 1 of the present application. Is the largest. This means that the mesa hybrid structure herein is the safest.

[[ 실험예Experimental Example 3] 정규화된 응력 확대 계수( 3] normalized stress intensity factor ( stressstress intensityintensity factorfactor , K)의 측정, K)

해석프로그램인 ABAQUS6.9 standard 를 사용하여, 상기 제조된 실시예 1 및 비교예 1 의 기판 및 아일랜드 사이의 정규화된 초기 균열 크기에 따른 정규화된 응력 확대 계수(stress intensity factor, K)의 시뮬레이션 결과를 도 13 에 나타내었다. 상기 그래프에서, X 축 상의 a 는 기판과 아일랜드 사이에 발생하는 균열의 크기를 의미하고, h 는 아일랜드의 두께를 의미한다. 즉, a/h 는 균열의 크기와 아일랜드 두께의 비율을 의미한다. 상기 그래프 상에서 Y 축은 정규화된 응력 확대 계수를 의미하며, K 는 아일랜드 및 기판 사이에 발생하는 균열 선단에서의 응력 확대 계수, E 는 기판의 영률, ν는 기판의 프아종비(Poison ratio), ε 는 전자회로에 가해진 변형율(1%), 및 a 는 기판과 아일랜드 사이에 발생하는 균열의 크기를 의미한다. 도 13 에서 확인할 수 있는 바와 같이, 기판 및 아일랜드 사이의 균열의 크기가 증가함에 따라, 각 전자회로의 정규화된 응력확대 계수 또한 증가하며, 상기 정규화된 응력 확대 계수의 크기는 본원 실시예 1 의 전자회로가 비교예 1 의 전자회로에 비해 상대적으로 작다. 이는, 본원의 메사 하이브리드 구조가 일반적인 아일랜드 구조에 비해 안전함을 의미한다.Using the ABAQUS6.9 standard, an analysis program, simulation results of the normalized stress intensity factor ( K) according to the normalized initial crack size between the substrate and the island of Example 1 and Comparative Example 1 prepared above were obtained. It is shown in FIG. In the graph, a on the X axis means the size of the crack occurring between the substrate and the island, and h means the thickness of the island. That is, a / h means the ratio of crack size and island thickness. In the graph, Y axis means normalized stress intensity factor, K is stress intensity factor at crack tip between island and substrate, E is Young's modulus of substrate, ν is Poison ratio of substrate, ε Is the strain (1%) applied to the electronic circuit, and a is the size of the crack occurring between the substrate and the island. As can be seen in FIG. 13, as the size of the crack between the substrate and the island increases, the normalized stress intensity factor of each electronic circuit also increases, and the size of the normalized stress intensity factor is the electron of Example 1 of the present application. The circuit is relatively small compared to the electronic circuit of Comparative Example 1. This means that the mesa hybrid structure of the present application is safer than the general island structure.

상기에서는 본원의 바람직한 구현예 및 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Although described above with reference to preferred embodiments and examples of the present application, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the invention as set forth in the claims below. It will be understood that various modifications and changes can be made.

1: 연질 기판
2: 경질 박막
3: 버퍼층
4: 알루미늄 플레이트
5: 양면 테이프
6: 포토레지스트
1: flexible substrate
2: rigid thin film
3: buffer layer
4: aluminum plate
5: double sided tape
6: photoresist

Claims (12)

연질 기판 상에 버퍼층이 적층되어 있고, 상기 버퍼층 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 버퍼층 및 상기 아일랜드는 메사(mesa) 구조를 형성하고 있는, 플렉서블(flexible) 전자 회로.
A buffer layer is stacked on the flexible substrate, an island including a hard thin film is stacked on the buffer layer, a semiconductor device is provided on the island, and the buffer layer and the island form a mesa structure. Flexible electronic circuitry.
제 1 항에 있어서,
상기 버퍼층은 상기 연질 박막보다 영률(Young's modulus)이 작은 것인, 플렉서블 전자 회로.
The method of claim 1,
Wherein the buffer layer has a Young's modulus smaller than the soft thin film.
제 1 항에 있어서,
상기 연질 기판은 상기 경질 박막보다 영률이 작은 것인, 플렉서블 전자 회로.
The method of claim 1,
The flexible substrate has a lower Young's modulus than the hard thin film.
제 1 항에 있어서,
상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로.
The method of claim 1,
Wherein the flexible substrate comprises polyimide, polyethylene, terephthalate, polydimethylsiloxane, polyethylenenaphthalate, or a combination thereof.
제 1 항에 있어서,
상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로.
The method of claim 1,
Wherein the hard thin film comprises silicon, silicon nitride (SiN x ), silicon oxide (SiO x ), indium-tin-oxide (ITO), or a combination thereof.
제 1 항에 있어서,
상기 버퍼층은 폴리디메틸시록산(PDMS), 변성 폴리디메틸실록산, 폴리우레탄 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로.
The method of claim 1,
Wherein said buffer layer comprises polydimethylsiloxane (PDMS), modified polydimethylsiloxane, polyurethane, or a combination thereof.
연질 기판상에 버퍼층을 적층시키고;
상기 버퍼층 상에 경질 박막을 포함하는 아일랜드를 적층시키고;
상기 아일랜드에 반도체 디바이스를 설치하고; 및
상기 버퍼층을 메사 식각하여 상기 버퍼층 및 상기 아일랜드를 포함하는 메사 구조를 형성하는 것:
을 포함하는, 플렉서블 전자 회로의 제조 방법.
Depositing a buffer layer on the flexible substrate;
Stacking an island including a hard thin film on the buffer layer;
Installing a semiconductor device in the island; And
Mesa etching the buffer layer to form a mesa structure including the buffer layer and the islands:
Including, a manufacturing method of a flexible electronic circuit.
제 7 항에 있어서,
상기 메사 식각은 건식 식각, 습식 식각, 또는 이들의 조합을 포함하는 방법을 사용하는 것인, 플렉서블 전자 회로의 제조 방법.
The method of claim 7, wherein
The mesa etching is a method of manufacturing a flexible electronic circuit using a method comprising a dry etching, wet etching, or a combination thereof.
제 7 항에 있어서,
상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로의 제조 방법.
The method of claim 7, wherein
Wherein the flexible substrate comprises polyimide, polyethylene, terephthalate, polydimethylsiloxane, polyethylenenaphthalate, or a combination thereof.
제 7 항에 있어서,
상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로의 제조 방법.
The method of claim 7, wherein
Wherein the hard thin film comprises silicon, silicon nitride (SiN x ), silicon oxide (SiO x ), indium-tin-oxide (ITO), or a combination thereof.
제 7 항에 있어서,
상기 버퍼층은 폴리디메틸시록산(PDMS), 변성 폴리디메틸실록산, 폴리우레탄 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로의 제조 방법.
The method of claim 7, wherein
The buffer layer is a polydimethylsiloxane (PDMS), modified polydimethylsiloxane, polyurethane or a combination thereof, the method of manufacturing a flexible electronic circuit.
제 1 항 내지 제 6 항 중 어느 한 항에 따른 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, TFT 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법.The flexible electronic circuit according to any one of claims 1 to 6, comprising a flexible display panel, a solar roll panel, a biosensor, a camera lens, TFT transistors, OLEDs, an electronic paper, a skin sensor or an electronic Method for use in electrotextiles.
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