KR101195921B1 - Edge detection apparatus for image signal - Google Patents

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KR101195921B1
KR101195921B1 KR1020120002480A KR20120002480A KR101195921B1 KR 101195921 B1 KR101195921 B1 KR 101195921B1 KR 1020120002480 A KR1020120002480 A KR 1020120002480A KR 20120002480 A KR20120002480 A KR 20120002480A KR 101195921 B1 KR101195921 B1 KR 101195921B1
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signal
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comparison signal
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김성민
김호철
홍상훈
한전필
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동국대학교 산학협력단
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Abstract

PURPOSE: An edge detection apparatus from an image signal is provided to detect an edge by successively processing a signal represented in a 2-bit unit. CONSTITUTION: A frequency comparison module(10) successively compares frequency sizes of a reference pixel signal of a pixel array which includes a plurality of unit pixels arranged in a matrix and a pixel signal which is bidirectionally adjacent around the reference pixel. The frequency comparison module outputs a first frequency comparison signal and a second frequency comparison signal of 2-bits represented in logical values of Low or High. A first storage(21) stores a first frequency comparison signal. A second storage(22) stores a second frequency comparison signal. An edge determining part(30) determines an edge of the reference pixel according to the logical value of the second frequency comparison signal and the first frequency comparison signal outputted from the first storage and the second storage. [Reference numerals] (10) Frequency comparison module; (21) First storage; (22) Second storage; (30) Edge determining part; (40) Clock generation part; (AA) First frequency comparison signal; (BB) Second frequency comparison signal

Description

영상 신호 엣지 판단 장치{EDGE DETECTION APPARATUS FOR IMAGE SIGNAL}Video signal edge determination device {EDGE DETECTION APPARATUS FOR IMAGE SIGNAL}

본 발명은 영상 신호 에지 판단 장치에 관한 것으로 더욱 상세하게는 복수개의 단위 픽셀을 포함하는 픽셀 어레이에 있어서 임의의 픽셀의 에지 여부를 실시간으로 검출할 수 있는 영상 신호 에지 판단 장치에 관한 것이다.
The present invention relates to an image signal edge determination device, and more particularly, to an image signal edge determination device capable of detecting in real time whether an arbitrary pixel is edged in a pixel array including a plurality of unit pixels.

디지털 펄스 주기로 빛의 세기를 표현하는 이미지 센서를 통해 엣지 영상을 추출하기 위하여 인접한 셀간의 주파수를 비교하는 방법이 있다. 그러나 종래의 에지 검출은 8-비트(bit) 이상의 디지털화 된 픽셀 값을 가지고 인접한 픽셀에 특정 무게치를 곱산 값과의 차이를 계산해야 하기 때문에 계산이 복잡할 뿐만 아니라, 덧셈기와 더 나아가서는 곱셈기가 필요하였다. 따라서, 복잡한 계산으로 인하여 실시간 에지 검출이 불가능할 뿐만 아니라, 복잡한 회로 구성으로 인하여 전력 소모가 증가하고, 회로 면적도 넓어진다는 문제가 있다.
There is a method of comparing frequencies between adjacent cells in order to extract an edge image through an image sensor expressing light intensity in a digital pulse period. However, conventional edge detection is not only complicated because of the difference between multiplying adjacent pixels with a digitized pixel value of 8-bits or more and a specific weight, but also an adder and a multiplier. It was. Therefore, not only real-time edge detection is impossible due to complicated calculations, but also there is a problem that power consumption is increased and circuit area is increased due to complicated circuit configuration.

본 발명은 디지털 펄스 주기로 표현되는 픽셀 신호의 주파수 크기를 비교하여 실시간으로 에지 여부를 판단할 수 있는 영상 신호 에지 판단 장치를 제공한다.The present invention provides an image signal edge determination apparatus capable of determining the edge in real time by comparing the frequency magnitude of a pixel signal represented by a digital pulse period.

또한, 2-비트 단위로 표현되는 신호를 순차적으로 처리하여 에지를 검출할 수 있으며, 따라서 에지 검출 장치의 면적을 최소화 하고, 전력 소모를 줄일 수 있는 영상 신호 에지 판단 장치를 제공한다.
In addition, the edge signal can be detected by sequentially processing a signal expressed in 2-bit units, thereby providing an image signal edge determination device capable of minimizing the area of the edge detection device and reducing power consumption.

본 발명인 영상 신호 에지 판단 장치는 매트릭스 배열된 복수개의 단위 픽셀을 포함하는 픽셀 어레이에 있어서, 기준 픽셀의 신호와 상기 기준 픽셀을 중심으로 양 방향에 인접한 픽셀 신호와의 주파수 크기를 순차적으로 비교하여 로우(Low) 또는 하이(High)의 로직값으로 표현되는 2-비트(bit)의 제1 주파수 비교신호 및 제2 주파수 비교신호를 출력하는 주파수 비교 모듈; 상기 제1 주파수 비교 신호를 저장하는 제1 저장부; 상기 제2 주파수 비교 신호를 저장하는 제2 저장부; 및 상기 제1 저장부 및 제2 저장부에서 출력되는 상기 제1 주파수 비교 신호 및 제2 주파수 비교 신호의 로직값에 따라 상기 기준 픽셀의 에지 여부를 판단하는 에지 판단부를 포함한다.The image signal edge determination apparatus according to the present invention is a pixel array including a plurality of unit pixels arranged in a matrix, and sequentially comparing a frequency magnitude between a signal of a reference pixel and a pixel signal adjacent to both directions about the reference pixel. A frequency comparison module for outputting a 2-bit first frequency comparison signal and a second frequency comparison signal represented by a low or high logic value; A first storage unit which stores the first frequency comparison signal; A second storage unit which stores the second frequency comparison signal; And an edge determination unit determining whether the reference pixel is edged according to logic values of the first frequency comparison signal and the second frequency comparison signal output from the first storage unit and the second storage unit.

상기 주파수 비교 모듈은 상기 기준 픽셀을 중심으로 양 방향에 인접한 픽셀 신호를 순차적으로 입력 받고 상기 기준 픽셀 또는 상기 양 방향에 인접한 픽셀 신호 중 주파수 크기가 큰 픽셀 신호는 하이의 로직 값으로 표현하고 주파수 크기가 작은 픽셀 신호는 로우의 로직값으로 표현하되, 주파수 크기가 동일한 경우 모두 로우의 로직값으로 표현하는 2-비트의 상기 제1 주파수 비교신호 및 제2 주파수 비교 신호를 출력 할 수 있다.The frequency comparison module sequentially receives pixel signals adjacent to both directions about the reference pixel, and expresses a pixel signal having a larger frequency among the reference pixels or pixel signals adjacent to both directions as a logic value of high and a frequency magnitude. A small pixel signal may be represented by a logic value of a row, and when the frequency magnitudes are the same, the first and second frequency comparison signals may be output in 2-bits that are represented by logic values of a row.

상기 에지 판단부는 상기 제1 저장부에서 출력되는 상기 제1 주파수 비교 신호가 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제1 처리부; 상기 제2 저장부에서 출력되는 상기 제2 주파수 비교 신호가 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제2 처리부; 상기 제1 주파수 비교 신호 및 상기 제2 주파수 비교 신호 중 상기 양 방향에 인접한 픽셀 신호에 대응되는 비트의 로직값이 동일한 경우 하이의 로직값을 출력하고, 동일하지 않는 경우 로우의 로직값을 출력하는 제3 처리부; 및 상기 제1 처리부, 제2 처리부 및 제3 처리부가 모두 하이의 로직값을 출력하는 경우 상기 기준 픽셀을 에지로 판단하는 신호를 출력하는 출력부를 포함한다.The edge determination unit may include: a first processor configured to output a high logic value when the first frequency comparison signal output from the first storage unit includes at least one high logic value; A second processor configured to output a high logic value when the second frequency comparison signal output from the second storage unit includes at least one high logic value; Outputting a logic value of high when the logic values of bits corresponding to the pixel signals adjacent to the two directions among the first frequency comparison signal and the second frequency comparison signal are the same; Third processing unit; And an output unit configured to output a signal for determining the reference pixel as an edge when all of the first processor, the second processor, and the third processor output high logic values.

상기 에지 판단부는 상기 제1 저장부에서 출력되는 상기 제1 주파수 비교 신호의 로직값이 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제1 처리부; 상기 제2 저장부에서 출력되는 상기 제2 주파수 비교 신호의 로직값이 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제2 처리부; 상기 제1 주파수 비교 신호 및 상기 제2 주파수 비교 신호 중 상기 기준 픽셀 신호에 대응되는 비트의 로직값이 동일한 경우 하이의 로직값을 출력하고, 동일하지 않는 경우 로우의 로직값을 출력하는 제3 처리부; 및 상기 제1 처리부, 제2 처리부 및 제3 처리부가 모두 하이의 로직값을 출력하는 경우 상기 기준 픽셀을 에지로 판단하는 신호를 출력하는 출력부를 포함한다.The edge determination unit may include a first processor configured to output a high logic value when a logic value of the first frequency comparison signal output from the first storage unit includes at least one high logic value; A second processor configured to output a high logic value when a logic value of the second frequency comparison signal output from the second storage unit includes at least one high logic value; A third processor configured to output a logic value of high when the logic values of the bits corresponding to the reference pixel signal among the first frequency comparison signal and the second frequency comparison signal are the same; ; And an output unit configured to output a signal for determining the reference pixel as an edge when all of the first processor, the second processor, and the third processor output high logic values.

클락 신호를 발생시키는 클락 발생부를 더 포함하며,상기 제1 저장부는 상기 클럭 신호 및 전치 신호가 앤드 조합된 신호에 동기 되어 상기 제1 주파수 비교 신호를 저장 하며, 상기 제2 저장부는 상기 클럭 신호 및 상기 전치 신호가 반전된 신호가 앤드 조합된 신호에 동기 되어 상기 제2 주파수 비교 신호를 저장 할 수 있다.
The clock generator may further include a clock generator configured to generate a clock signal, wherein the first storage unit stores the first frequency comparison signal in synchronization with a signal in which the clock signal and the pre-signal are combined with each other. The second frequency comparison signal may be stored in synchronization with a signal in which the pre-inverted signal is inverted and combined.

본 발명인 영상 신호 에지 판단 장치는 디지털 펄스 주기로 표현되는 픽셀 신호의 주파수 크기를 비교하여 실시간으로 에지 여부를 판단할 수 있다.The image signal edge determination apparatus according to the present invention can determine the edge in real time by comparing the frequency magnitude of the pixel signal represented by the digital pulse period.

또한, 2-비트 단위로 표현되는 신호를 순차적으로 처리하여 에지를 검출할 수 있으며, 따라서 에지 검출 장치의 면적을 최소화 하고, 전력 소모를 줄일 수 있다.
In addition, edges can be detected by sequentially processing signals expressed in 2-bit units, thereby minimizing the area of the edge detection device and reducing power consumption.

도 1은 본 발명의 일 실시예에 따른 픽셀 어레이의 구성도,
도 2는 본 발명의 일 실시예에 따른 에지 검출 개념도,
도 3은 본 발명의 일 실시예에 따른 영상 신호 에지 판단 장치의 블록도,
도 4는 본 발명의 일 실시예에 따른 에지 판단부의 블록도, 및
도 5는 본 발명의 일 실시예에 따른 저장부 및 에지 판단부의 회로도이다.1 is a configuration diagram of a pixel array according to an embodiment of the present invention;
2 is a conceptual diagram of edge detection according to an embodiment of the present invention;
3 is a block diagram of an image signal edge determination apparatus according to an embodiment of the present invention;
4 is a block diagram of an edge determination unit according to an embodiment of the present invention; and
5 is a circuit diagram of a storage unit and an edge determination unit according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하면 다음과 같다. 하기의 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하며, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings, the same reference numerals are used to designate the same or similar components, and the same reference numerals will be used to designate the same or similar components. Detailed descriptions of known functions and configurations are omitted.

도 3은 본 발명의 일 실시예에 따른 영상 신호 에지 판단 장치의 구성도이다. 본 발명의 일 실시예에 따른 영상 신호 에지 판단 장치는 매트릭스 배열된 복수개의 단위 픽셀을 포함하는 픽셀 어레이에 있어서, 기준 픽셀(R)의 신호와 상기 기준 픽셀(R)을 중심으로 양 방향에 인접한 픽셀 신호(I1, I2)와의 주파수 크기를 순차적으로 비교하여 로우 또는 하이의 로직값으로 표현되는 2-비트의 제1 주파수 비교신호 및 제2 주파수 비교신호를 출력하는 주파수 비교 모듈(10); 상기 제1 주파수 비교 신호를 저장하는 제1 저장부(21); 상기 제2 주파수 비교 신호를 저장하는 제2 저장부(22); 및 제1 저장부(21) 및 제2 저장부(22)에서 출력되는 상기 제1 주파수 비교 신호 및 제2 주파수 비교 신호의 로직값에 따라 상기 기준 픽셀(R)의 에지 여부를 판단하는 에지 판단부(30)를 포함한다.3 is a block diagram of an image signal edge determination apparatus according to an embodiment of the present invention. An image signal edge determining apparatus according to an embodiment of the present invention is a pixel array including a plurality of unit pixels arranged in a matrix, and adjacent to both directions about a signal of a reference pixel R and the reference pixel R. Referring to FIG. Frequency comparison module 10 for sequentially comparing frequency magnitudes with pixel signals I 1 and I 2 and outputting a 2-bit first frequency comparison signal and a second frequency comparison signal represented by a logic value of low or high ; A first storage unit 21 for storing the first frequency comparison signal; A second storage unit 22 storing the second frequency comparison signal; And determining an edge of the reference pixel R according to logic values of the first frequency comparison signal and the second frequency comparison signal output from the first storage unit 21 and the second storage unit 22. The unit 30 is included.

주파수 비교 모듈(10)은 기준 픽셀(R)의 신호와 기준 픽셀(R)을 중심으로 양 방향에 인접한 픽셀 신호(I1, I2)와의 주파수 크기를 순차적으로 비교하고, 로우 또는 하이의 로직값으로 표현되는 2-비트의 주파수 비교 신호를 출력할 수 있다. 주파수 비교 모듈(10)은 도 1에서 보는 바와 같이 기준 픽셀(R)을 중심으로 8방향에 배치되어 있는 픽셀 신호와의 주파수 크기를 비교할 수 있으며, a-a', b-b', c-c', d-d'(또는 a'-a, b'-b, c'-c, d'-d)방향으로 연장되는 일직선선상에 인접한 픽셀과의 신호를 순차적으로 비교하는 것을 목적으로 한다.The frequency comparison module 10 sequentially compares the frequency magnitudes of the signal of the reference pixel R and the pixel signals I 1 and I 2 adjacent to both directions about the reference pixel R, and performs logic of low or high. A 2-bit frequency comparison signal expressed as a value can be output. As shown in FIG. 1, the frequency comparison module 10 may compare frequency magnitudes with pixel signals arranged in eight directions around the reference pixel R. A-a ', b-b', and c- The purpose is to sequentially compare signals with adjacent pixels on a straight line extending in the c ', d-d' (or a'-a, b'-b, c'-c, d'-d) directions. .

기준 픽셀(R)이 에지로 판단되는 경우는 도 2(a) 또는 도 2(b)에서 보는 바와 같이 2가지 경우로 나눌 수 있다. 기준 픽셀(R)을 중심으로 b-b' 일직선상에 인접한 두 개의 픽셀(I1, I2)이 기준 픽셀(R)보다 밝거나, 또는 인접한 두 개의 픽셀(I1, I2)이 기준 픽셀(R)보다 어두운 경우 기준 픽셀(R)은 에지로 판별될 수 있다.When the reference pixel R is determined to be an edge, it may be divided into two cases as shown in FIG. 2 (a) or FIG. 2 (b). Two adjacent pixels I 1 and I 2 in a straight line bb ′ with respect to the reference pixel R are brighter than the reference pixel R, or two adjacent pixels I 1 and I 2 are referred to as the reference pixel ( When darker than R), the reference pixel R may be determined as an edge.

주파수 비교 모듈(10)은 기준 픽셀(R) 신호를 중심으로 인접한 두 개의 픽셀 신호(I1, I2)를 순차적으로 입력 받고 로우 또는 하이의 로직값으로 표현되는 제1 주파수 비교 신호와 제2 주파수 비교 신호를 순차적으로 출력할 수 있다. 본 발명의 일 실시예에 따른 영상 신호 에지 판단 장치에서는 본 발명의 발명자가 공동으로 발명한 국내 등록 특허 10-0917391호에 기재된 주파수 비교 모듈(10)을 일 예로 설명하며 본 발명의 본질에서 벗어나는 설명은 생략하기로 한다. 국내 등록 특허 10-0917391호에 기재된 주파수 비교 모듈(10)은 두 개의 입력 신호의 주파수를 비교하여 그 비교 결과를 로우 또는 하이의 로직값으로 출력할 수 있는 것으로 본 발명에서는 기준 픽셀(R) 신호와 제1 인접 픽셀 신호가 입력되고, 내부적으로 발생되는 클럭 신호에 동기 되어 순차적으로 기준 픽셀 신호(R)와 제2 인접 픽셀 신호가 입력되는 것으로 설명하기로 한다.The frequency comparison module 10 sequentially receives two adjacent pixel signals I 1 and I 2 based on the reference pixel R signal, and a first frequency comparison signal and a second frequency comparison signal represented by a logic value of low or high. Frequency comparison signals may be sequentially output. In the image signal edge determination apparatus according to an embodiment of the present invention, the frequency comparison module 10 described in Korean Patent No. 10-0917391 jointly invented by the inventor of the present invention will be described as an example, and the description deviates from the essence of the present invention. Will be omitted. The frequency comparison module 10 described in Korean Patent No. 10-0917391 can compare the frequencies of two input signals and output the comparison result as a logic value of low or high. And the first adjacent pixel signal are input, and the reference pixel signal R and the second adjacent pixel signal are sequentially input in synchronization with the internally generated clock signal.

주파수 비교 모듈(10)은 기준 픽셀(R)신호와 제1 인접 픽셀 신호(I1)의 주파수 크기를 비교하여 제1 주파수 비교 신호를 출력할 수 있다. 주파수 비교 모듈(10)은 주파수 크기가 큰 신호에 대응되는 출력 비트를 하이의 로직값으로, 주파수 크기가 작은 신호에 대응되는 출력 비트를 로우의 로직값으로, 양 신호의 주파수 크기가 동일한 경우 모두 로우의 로직값으로 표현되는 2-비트의 제1 주파수 신호를 출력할 수 있다. 예를 들어 주파수 비교 신호의 출력을 qxqy 라고 하고 제1 인접 픽셀 신호에 대응되는 출력 비트를 qx, 기준 픽셀(R) 신호에 대응되는 출력 비트를 qy라고 하면, 제1 인접 픽셀 신호(I1)의 주파수가 기준 픽셀(R) 신호의 주파수보다 큰 경우 주파수 비교 모듈(10)은 '10'의 로직값을 출력할 수 있다. 반면에, 주파수 비교 모듈(10)은 기준 픽셀(R) 신호의 주파수가 제1 인접 픽셀 신호(I1)의 주파수보다 큰 경우 '01'의 로직값을, 양 신호의 주파수 크기가 동일한 경우 '00'의 로직값을 출력할 수 있다.The frequency comparison module 10 may output the first frequency comparison signal by comparing the frequency magnitude of the reference pixel R signal and the first adjacent pixel signal I 1 . The frequency comparison module 10 uses output bits corresponding to signals having a large frequency magnitude as a logic value of high, output bits corresponding to signals having a small frequency magnitude as a logic value of a low, and both frequency signals are the same. A 2-bit first frequency signal represented by a logic value of a row may be output. For example, if the output of the frequency comparison signal is q x q y , the output bit corresponding to the first adjacent pixel signal is q x , and the output bit corresponding to the reference pixel R signal is q y . When the frequency of the signal I 1 is greater than the frequency of the reference pixel R signal, the frequency comparison module 10 may output a logic value of '10'. On the other hand, the frequency comparison module 10 uses a logic value of '01' when the frequency of the reference pixel R signal is greater than the frequency of the first adjacent pixel signal I 1 , and ' The logic value of 00 'can be output.

주파수 비교 모듈(10)은 제1 주파수 비교 신호를 출력하면, 순차적으로 기준 픽셀(R) 신호와 제2 인접 픽셀 신호(I2)와의 주파수 비교를 수행할 수 있다. 주파수 비교 모듈(10)은 국내 등록 특허 10-0917391호에 기술된 주파수 비교 모듈과 동일한 구성으로 내부적으로 발생되는 클락 신호에 동기 되어 주파수 비교를 수행할 수 있으며 제1 주파수 비교 신호를 출력하면 내부 클락 신호에 동기 되어 기준 픽셀(R) 신호와 제2 인접 픽셀 신호(I2)를 입력으로 받을 수 있다. 주파수 비교 모듈(10)의 주파수 비교 과정은 제1 주파수 비교 신호를 출력하는 과정과 동일하게 수행될 수 있다.When the frequency comparison module 10 outputs the first frequency comparison signal, the frequency comparison module 10 may sequentially perform frequency comparison between the reference pixel R signal and the second adjacent pixel signal I 2 . The frequency comparison module 10 may perform a frequency comparison in synchronization with a clock signal generated internally in the same configuration as the frequency comparison module described in Korean Patent No. 10-0917391. When the first frequency comparison signal is output, the internal clock is internally clocked. In synchronization with the signal, the reference pixel R signal and the second adjacent pixel signal I 2 may be received as inputs. The frequency comparison process of the frequency comparison module 10 may be performed in the same manner as the process of outputting the first frequency comparison signal.

주파수 비교 모듈(10)은 제1 주파수 비교 신호 및 제2 주파수 비교 신호를 출력할 수 있다. 제1 주파수 비교 신호의 첫 번째 비트(q1)는 제1 인접 픽셀 신호(I1)에 대응되는 비트이고, 두 번째 비트(q2)는 기준 픽셀(R) 신호에 대응되는 비트 일 수 있다. 제2 주파수 비교 신호의 첫 번째 비트는 (q3)는 기준 픽셀(R) 신호에 대응되는 비트이고, 두 번째 비트(q4)는 제2 인접 픽셀 신호(I2)에 대응되는 비트 일 수 있다.The frequency comparison module 10 may output a first frequency comparison signal and a second frequency comparison signal. The first bit q 1 of the first frequency comparison signal may be a bit corresponding to the first adjacent pixel signal I 1 , and the second bit q 2 may be a bit corresponding to the reference pixel R signal. . The first bit of the second frequency comparison signal (q 3 ) is a bit corresponding to the reference pixel R signal, and the second bit q 4 is the number of bits corresponding to the second adjacent pixel signal I 2 . have.

제1 저장부(21) 및 제2 저장부(22)는 각각 제1 주파수 비교 신호 및 제2 주파수 비교 신호를 입력으로 하며 하나 이상의 비트들을 저장하기 위한 디지털 논리회로로 구성될 수 있다. 도 5에서 보는 바와 같이 제1 저장부(21) 및 제2 저장부(22)는 각각 2개의 D-플리플랍으로 구성될 수 있으며 클락 신호(clk)와 전치 신호(pre)가 조합된 신호에 의하여 주파수 비교 신호를 저장할 수 있다.The first storage unit 21 and the second storage unit 22 may be configured as digital logic circuits for storing one or more bits as inputs of the first frequency comparison signal and the second frequency comparison signal, respectively. As shown in FIG. 5, each of the first storage unit 21 and the second storage unit 22 may be composed of two D-flip flops, and the first storage unit 21 and the second storage unit 22 may be configured by a signal in which a clock signal clk and a pre signal pre are combined. The frequency comparison signal can be stored.

제1 저장부(21)는 전치 신호(pre)가 하이의 로직값을 유지하는 경우 클락 신호(clk)의 상승 에지 구간에서 제1 주파수 비교 신호를 저장할 수 있다. 제1 저장부(21)는 두 개의 D-플리플랍으로 구성될 수 있으며, D-플리플랍은 제1 주파수 비교 신호를 각각 1-비트씩 저장할 수 있다.The first storage unit 21 may store the first frequency comparison signal in the rising edge section of the clock signal clk when the pre signal pre maintains a logic value of high. The first storage unit 21 may be composed of two D flip-flops, and the D- flip flops may store the first frequency comparison signal by 1 bit.

제2 저장부(22)는 전치 신호(pre)가 로우의 로직값을 유지하는 경우 클락 신호(clk)의 상승 에지 구간에서 제2 주파수 비교 신호를 저장할 수 있다. 제2 저장부(22)는 두 개의 D-플리플랍으로 구성될 수 있으며, D-플리플랍은 제2 주파수 비교 신호를 각각 1-비트씩 저장할 수 있다.The second storage unit 22 may store the second frequency comparison signal in the rising edge section of the clock signal clk when the pre signal pre maintains the logic value of the low. The second storage unit 22 may be configured of two D flip-flops, and the D- flip flops may store the second frequency comparison signal by 1 bit.

클락 발생부(40)는 일정한 주기를 갖는 펄스 신호를 발생시키며 제1 저장부(21) 및 제2 저장부(22)의 데이터 저장 시점을 조절할 수 있다. 다만, 제1 저장부(21) 및 제2 저장부(22)는 클락 신호(clk)와 전치 신호(pre)가 논리적으로 조합된 신호에 의하여 저장 시점을 달리할 수 있다. 여기서, 전치 신호(pre)는 임의의 펄스 신호일 수 있으며, 바람직하게는 클럭 신호(clk)의 2배 주기를 갖는 펄스 신호일 수 있다.The clock generator 40 may generate a pulse signal having a predetermined period and adjust a data storage time of the first storage unit 21 and the second storage unit 22. However, the first storage unit 21 and the second storage unit 22 may have different storage time points due to a logical combination of the clock signal clk and the pre-signal pre. Here, the pre signal pre may be an arbitrary pulse signal, and preferably a pulse signal having a period twice as long as the clock signal clk.

제1 처리부(31)는 OR논리회로로 구성될 수 있으며 제1 저장부(21)로부터 출력되는 2-비트의 로직값(q1 , q2)을 입력받아 어느 하나의 비트가 하이의 로직값을 갖는 경우 하이의 로직값을 출력할 수 있다.The first processor 31 may be configured as an OR logic circuit. The first processor 31 receives a 2-bit logic value q 1 and q 2 output from the first storage unit 21, and any one bit is a logic value of high. If has a logic value of high can be output.

제2 처리부(32) 또한, OR논리회로로 구성될 수 있으며 제2 저장부(22)로부터 출력되는 2-비트의 로직값(q3 , q4)을 입력받아 어느 하나의 비트가 하이의 로직값을 갖는 경우 하이의 로직값을 출력할 수 있다.The second processor 32 may also be configured as an OR logic circuit. The second processor 32 may receive a two-bit logic value q 3 and q 4 output from the second storage 22, and any one bit may be logic. If it has a value, a logic value of high can be output.

제3 처리부(33)는 XNOR(Exclusive-nor)회로로 구성될 수 있으며, 제1 주파수 비교 신호 중 제1 인접 픽셀 신호(I1)에 대응되는 비트(q1)와 제2 주파수 비교 신호 중 제2 인접 픽셀 신호(I2)에 대응되는 비트(q4)를 입력으로 할 수 있다. 또는, 제1 주파수 비교 신호 및 제2 주파수 비교 신호 중 기준 픽셀(R) 신호에 대응되는 비트(q2, q3)를 입력으로 할 수 있다. 제3 처리부(33)는 입력되는 로직값이 동일한 경우 하이의 로직값을 출력하며, 동일하지 않은 경우 로우의 로직값을 출력으로 할 수 있다.The third processor 33 may be configured as an exclusive-nor (XNOR) circuit, and includes a bit q 1 corresponding to the first adjacent pixel signal I 1 and a second frequency comparison signal among the first frequency comparison signals. A bit q 4 corresponding to the second adjacent pixel signal I 2 may be input. Alternatively, bits q 2 and q 3 corresponding to the reference pixel R signal among the first frequency comparison signal and the second frequency comparison signal may be input. The third processor 33 may output a logic value of high when the input logic values are the same, and output a logic value of low when the input logic values are not the same.

출력부(34)는 3개의 입력단자를 가지며, 입력되는 3개의 로직값이 모두 동일한 경우에만 로우 또는 하이의 로직값을 출력하는 디지털 논리회로로 구성될 수 있다. 출력부(34)는 NAND 회로로 구성될 수 있으며, 제1 처리부(31) 내지 제3 처리부(33)의 출력 로직값을 입력받고, 세 개의 출력 신호(o1, o2, o3)가 모두 하이의 로직값인 경우에만 로우의 로직값(O)을 출력할 수 있다.The output unit 34 has three input terminals and may be configured as a digital logic circuit that outputs a logic value of low or high only when all three input logic values are the same. The output unit 34 may be configured as a NAND circuit, and receives the output logic values of the first to third processing units 31 to 33, and three output signals o 1 , o 2 , and o 3 are input. The logic value (O) of the low can be output only when the logic values of all are high.

제1 처리부(31) 및 제2 처리부(32)에서 출력되는 하이의 로직값은 기준 픽셀(R)신호와 인접 픽셀(I1, I2) 신호 사이에 주파수 크기 차이가 있음을 의미하는 것이고, 제3 처리부(33)에서 출력되는 하이의 로직값은 기준 픽셀(R) 신호를 중심으로 양 방향으로 동일한 의미의 주파수 변화가 있음을 의미하는 것이다. 예를 들면, 제1 처리부(31) 및 제2 처리부(32)에서 하이의 로직값(o1, o2)을 출력하고, 제3 처리부(33)에서 로우의 로직값(o3)을 출력하는 경우에는 기준 픽셀(R) 신호와 인접 픽셀(I1, I2)신호 사이에 주파수 크기의 차이는 있지만, b-b'(또는 b'-b)방향으로 순차적으로 주파수 크기가 증가하는 것이므로 기준 픽셀(R)을 에지로 판단할 수 없다. 또한, 제3 처리부(33)에서 하이의 로직값(o3)을 출력하더라도 제1 처리부(31) 또는 제2 처리부(32)에서 로우의 로직값을 출력하는 경우 기준 픽셀(R)을 중심으로 주파수 크기의 변화가 없는 인접 픽셀이 존재하는 것을 의미하므로 기준 픽셀(R)을 에지로 판단할 수 없다.The logic value of the high output from the first processing unit 31 and the second processing unit 32 means that there is a difference in frequency between the reference pixel R signal and the adjacent pixel I 1 and I 2 signals. The logic value of the high output from the third processor 33 indicates that there is a frequency change having the same meaning in both directions about the reference pixel R signal. For example, the first processing unit 31 and the second processing unit 32 output high logic values o 1 and o 2 , and the third processing unit 33 outputs low logic values o 3 . In this case, although there is a difference in frequency between the reference pixel (R) signal and the adjacent pixel (I 1 , I 2 ) signals, the frequency increases sequentially in the b-b '(or b'-b) direction. The reference pixel R cannot be determined as an edge. In addition, even when the third processor 33 outputs the logic value o 3 of the high, when the first processor 31 or the second processor 32 outputs the logic value of the row, the reference pixel R is mainly focused on the reference pixel R. The reference pixel R cannot be determined as an edge because it means that there is an adjacent pixel having no change in frequency magnitude.

따라서, NAND회로로 구성되는 출력부(34)에서 로우의 로직값을 출력하는 것은 제1 처리부(31) 내지 제3 처리부(33)의 출력이 모두 하이의 로직값이라는 것을 의미하므로 기준 픽셀(R)은 에지라는 것을 의미한다. 또는, 출력부(34)가 3개의 입력단자를 갖는 AND회로로 구성되는 경우에는 출력부(34)에서 하이의 로직값을 출력하는 경우 기준 픽셀(R)을 에지로 판단할 수 있음을 의미한다.
Therefore, outputting the logic value of the row from the output unit 34 constituted by the NAND circuit means that the outputs of the first processing unit 31 to the third processing unit 33 are all high logic values, so that the reference pixel R ) Means edge. Alternatively, when the output unit 34 is composed of an AND circuit having three input terminals, it means that the reference pixel R may be determined as an edge when the output unit 34 outputs a logic value of high. .

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from these descriptions. Therefore, the spirit of the present invention should not be limited to the described embodiments, and all of the equivalents and equivalents of the claims as well as the claims to be described later belong to the scope of the present invention.

10: 주파수 비교 모듈 21: 제1 저장부
22: 제2 저장부 30: 에지 판단부
31: 제1 처리부 32: 제2 처리부
33: 제3 처리부 34: 출력부
40: 클락 발생부10: frequency comparison module 21: first storage unit
22: second storage unit 30: edge determination unit
31: first processing unit 32: second processing unit
33: third processing unit 34: output unit
40: clock generator

Claims (5)

매트릭스 배열된 복수개의 단위 픽셀을 포함하는 픽셀 어레이의 기준 픽셀의 신호와 상기 기준 픽셀을 중심으로 양 방향에 인접한 픽셀 신호와의 주파수 크기를 순차적으로 비교하여 로우(Low) 또는 하이(High)의 로직값으로 표현되는 2-비트(bit)의 제1 주파수 비교신호 및 제2 주파수 비교신호를 출력하는 주파수 비교 모듈;
상기 제1 주파수 비교 신호를 저장하는 제1 저장부;
상기 제2 주파수 비교 신호를 저장하는 제2 저장부; 및
상기 제1 저장부 및 제2 저장부에서 출력되는 상기 제1 주파수 비교 신호 및 제2 주파수 비교 신호의 로직값에 따라 상기 기준 픽셀의 에지 여부를 판단하는 에지 판단부
를 포함하는 영상 신호 에지 판단 장치.
Low or high logic by sequentially comparing the frequency of a signal of a reference pixel of a pixel array including a plurality of unit pixels arranged in a matrix and pixel signals adjacent to both directions about the reference pixel. A frequency comparison module for outputting a 2-bit first frequency comparison signal and a second frequency comparison signal represented by a value;
A first storage unit which stores the first frequency comparison signal;
A second storage unit which stores the second frequency comparison signal; And
An edge determination unit determining whether the reference pixel is edged according to logic values of the first frequency comparison signal and the second frequency comparison signal output from the first storage unit and the second storage unit;
Image signal edge determination device comprising a.
제 1 항에 있어서,
상기 주파수 비교 모듈은 상기 기준 픽셀을 중심으로 양 방향에 인접한 픽셀 신호를 순차적으로 입력 받고 상기 기준 픽셀 또는 상기 양 방향에 인접한 픽셀 신호 중 주파수 크기가 큰 픽셀 신호는 하이의 로직 값으로 표현하고 주파수 크기가 작은 픽셀 신호는 로우의 로직값으로 표현하되, 주파수 크기가 동일한 경우 모두 로우의 로직값으로 표현하는 2-비트의 상기 제1 주파수 비교신호 및 제2 주파수 비교 신호를 줄력하는 영상 신호 에지 판단 장치.
The method of claim 1,
The frequency comparison module sequentially receives pixel signals adjacent to both directions about the reference pixel, and expresses a pixel signal having a larger frequency among the reference pixels or pixel signals adjacent to both directions as a logic value of high and a frequency magnitude. The small pixel signal is represented by a logic value of a row, but the image signal edge determination apparatus for applying the 2-bit first frequency comparison signal and the second frequency comparison signal represented by the logic value of the row when the frequency magnitudes are the same. .
제 2 항에 있어서, 상기 에지 판단부는
상기 제1 저장부에서 출력되는 상기 제1 주파수 비교 신호가 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제1 처리부;
상기 제2 저장부에서 출력되는 상기 제2 주파수 비교 신호가 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제2 처리부;
상기 제1 주파수 비교 신호 및 상기 제2 주파수 비교 신호 중 상기 양 방향에 인접한 픽셀 신호에 대응되는 비트의 로직값이 동일한 경우 하이의 로직값을 출력하고, 동일하지 않는 경우 로우의 로직값을 출력하는 제3 처리부; 및
상기 제1 처리부, 제2 처리부 및 제3 처리부가 모두 하이의 로직값을 출력하는 경우 상기 기준 픽셀을 에지로 판단하는 신호를 출력하는 출력부
를 포함하는 영상 신호 에지 판단 장치.
The method of claim 2, wherein the edge determination unit
A first processing unit outputting a high logic value when the first frequency comparison signal output from the first storage unit includes at least one high logic value;
A second processor configured to output a high logic value when the second frequency comparison signal output from the second storage unit includes at least one high logic value;
Outputting a logic value of high when the logic values of bits corresponding to the pixel signals adjacent to the two directions among the first frequency comparison signal and the second frequency comparison signal are the same; Third processing unit; And
An output unit for outputting a signal for determining the reference pixel as an edge when the first processing unit, the second processing unit, and the third processing unit all output high logic values
Image signal edge determination device comprising a.
제 2 항에 있어서, 상기 에지 판단부는
상기 제1 저장부에서 출력되는 상기 제1 주파수 비교 신호의 로직값이 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제1 처리부;
상기 제2 저장부에서 출력되는 상기 제2 주파수 비교 신호의 로직값이 적어도 하나 이상의 하이 로직값을 포함하는 경우 하이 로직값을 출력하는 제2 처리부;
상기 제1 주파수 비교 신호 및 상기 제2 주파수 비교 신호 중 상기 기준 픽셀 신호에 대응되는 비트의 로직값이 동일한 경우 하이의 로직값을 출력하고, 동일하지 않는 경우 로우의 로직값을 출력하는 제3 처리부; 및
상기 제1 처리부, 제2 처리부 및 제3 처리부가 모두 하이의 로직값을 출력하는 경우 상기 기준 픽셀을 에지로 판단하는 신호를 출력하는 출력부
를 포함하는 영상 신호 에지 판단 장치.
The method of claim 2, wherein the edge determination unit
A first processor configured to output a high logic value when a logic value of the first frequency comparison signal output from the first storage unit includes at least one high logic value;
A second processor configured to output a high logic value when a logic value of the second frequency comparison signal output from the second storage unit includes at least one high logic value;
A third processor configured to output a logic value of high when the logic values of the bits corresponding to the reference pixel signal among the first frequency comparison signal and the second frequency comparison signal are the same; ; And
An output unit for outputting a signal for determining the reference pixel as an edge when the first processing unit, the second processing unit, and the third processing unit all output high logic values
Image signal edge determination device comprising a.
제 1 항에 있어서,
클락 신호를 발생시키는 클락 발생부를 더 포함하며,
상기 제1 저장부는 상기 클럭 신호 및 전치 신호가 앤드 조합된 신호에 동기 되어 상기 제1 주파수 비교 신호를 저장 하며,
상기 제2 저장부는 상기 클럭 신호 및 상기 전치 신호가 반전된 신호가 앤드 조합된 신호에 동기 되어 상기 제2 주파수 비교 신호를 저장 하는 영상 신호 에지 판단 장치.

The method of claim 1,
Further comprising a clock generator for generating a clock signal,
The first storage unit stores the first frequency comparison signal in synchronization with a signal in which the clock signal and the pre-signal are AND-combined.
And the second storage unit stores the second frequency comparison signal in synchronization with a signal in which the clock signal and the pre-inverted signal are inverted and combined.

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* Cited by examiner, † Cited by third party
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