KR101171157B1 - 데드존 증폭기 - Google Patents

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KR101171157B1
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이상성
김종문
이재헌
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주식회사 파이칩스
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Abstract

본 발명은 데드존 증폭기에 관한 것으로, 더욱 상세하게는 RFID 시스템에서 송신단 누설신호를 제거하기 위해 사용되는 데드존 증폭기에 관한 것이다.
본 발명의 실시 예에 따른 데드존 증폭기는, 입력 단자와 출력 단자를 가지며, 상기 입력 단자로 입력되는 입력 신호를 증폭하는 메인 증폭부; 상기 메인 증폭부가 데드존 영역에서 동작하여 증폭한 신호를 상쇄하는 보조 증폭부; 및 상기 입력 단자와 상기 출력 단자를 격리시키는 입출력 격리부;를 포함한다.

Description

데드존 증폭기{DEADZONE AMPLIFIER}
본 발명은 데드존 증폭기에 관한 것으로, 더욱 상세하게는 RFID 시스템에서 송신단 누설신호를 제거하기 위해 사용되는 데드존 증폭기에 관한 것이다.
RFID(Radio-Frequency Identification) 기술은 무선으로 RFID 태그(tag)의 정보를 RFID 인식기로 읽어오는 기술을 칭한다.
수동형 RFID 태그의 경우, RFID 태그 외부에 배터리와 같은 RFID 태그를 구동시키기를 위한 전원이 별도로 구비되어 있지 않다. 따라서 RFID 태그가 구동하기 위해서는 외부에서 RFID 태그 쪽으로 RF CW(Continous Wave) 신호를 지속적으로 공급해 주어야 RFID 태그가 구동할 수 있다.
수동형 RFID 인식기에서 RFID 태그에서 송신되는 신호를 읽으려고 할 경우, RFID 인식기는 지속적으로 RF CW 신호를 발생하여 RFID 태그 쪽으로 전달하기 때문에, RFID 인식기는 RFID 태그로부터 송신되는 RFID 태그 신호를 판별하기 어렵다.
종래에는 상술한 문제를 해결하기 위해, 송신부와 수신부 각각에 안테나를 사용하였다. 그러나, 이러한 방법은 두 개의 안테나를 사용해야 한다는 문제점이 있다.
하나의 안테나를 사용하여 상술한 문제를 해결한 종래의 방법들을 첨부된 도면을 참조하여 살펴보기로 한다.
도 1은 하나의 안테나와 순환기(Circulator)를 사용하여 송신부와 수신부 신호를 분리하는 방법을 보여주는 도면이다.
순환기(110)는 포트1로부터 포트2로 신호를 전달하고, 포트2로부터 포트3으로 신호를 전달하며, 포트3으로부터 포트1으로 신호를 전달한다. 그러나, 포트2로부터 포트1로, 포트3으로부터 포트2로, 포트1로부터 포트3으로는 신호를 전달하지 못한다. 즉, 순환기(110)는 시계방향으로 신호를 전달한다.
이러한 순환기(110)는 강한 자기장에 의해서 비상호적 특성을 가진다. 이 특성을 이용하면, 송신부에서 수신부로 누설되는 신호, 즉 포트3으로부터 포트2로 누설되는 신호를 차단할 수 있다. 이 경우 보통 25dB정도의 차단(isolation)성능을 가진다. 그리고 사용하는 주파수가 1GHz보다(예: 860MHz~960MHz에서 사용되는 RFID) 낮은 경우에 대해서는 순환기(110)가 아주 크고, 가격도 비싸다는 문제가 있다.
도 2는 방향성 결합기(directional coupler)를 사용하여 송신부와 수신부 신호를 분리하는 방법을 보여주는 도면이다.
도 2의 방향성 결합기(directional coupler, 210)는 포트1로부터 포트2로 신호를 전달하는 신호 전달 경로(through path), 포트1로부터 포트3으로 신호를 차단하는 신호 차단 경로(isolation path), 포트1로부터 포트4로 신호를 전달하는 신호 전달 경로 (coupling path)를 갖는다. 그리고 각 포트에 대해서 상호적인 특성을 가진다.
TX로부터 RX로의 경로는 신호 차단 경로이므로, TX 신호가 RX로 전달되는 것이 차단된다. 이 경우 보통 25dB정도의 차단(isolation) 성능을 가진다.
도 3은 수신부로 누설되는 송신부 누설 신호를 제거하기 위해, 송신부 출력 신호를 이용하여 크기와 위상이 같은 신호를 만들어 빼 줌으로써, 송신부 누설 신호를 제거하는 잼머 신호 제거 장치이다. 상기 잼머 신호 제거 장치에 대해서는 미국공개특허 US 2009/0015378 A1에 개시되어 있다. 이러한 잼머 신호 제거 장치는 완벽하게 크기와 위상이 같은 신호를 만들어내기 어렵고, 구조가 매우 복잡하다는 문제가 있다.
또 다른 종래의 기술로서, 입력 신호를 클램핑(clamping)하여 입력 신호로부터 누설 신호에 해당하는 신호의 성분을 추출한 후, 입력 신호에서 추출한 신호를 빼는 액티브 블록커 리젝션(Active blocker rejection) 방법이 있다. 액티브 블록커 리젝션 방법에 대해서는 미국공개특허 US 2008/0238624 A1에 개시되어 있다.
실시 예는 수신부로 입력되는 송신부 누설 신호를 제거할 수 있는 데드존 증폭기를 제공한다.
또한, 실시 예는 태그(Tag) 신호만 선택적으로 증폭할 수 있는 데드존 증폭기를 제공한다.
또한, 실시 예는 태그 신호 증폭 대비 누설 신호 제거 비를 향상시킬 수 있는 데드존 증폭기를 제공한다.
본 발명의 실시 예에 따른 데드존 증폭기는, 입력 단자와 출력 단자를 가지며, 상기 입력 단자로 입력되는 입력 신호를 증폭하는 메인 증폭부; 상기 메인 증폭부가 데드존 영역에서 동작하여 증폭한 신호를 상쇄하는 보조 증폭부; 및 상기 입력 단자와 상기 출력 단자를 격리시키는 입출력 격리부;를 포함한다.
여기서, 상기 메인 증폭부는 상기 데드존 영역을 조절하기 위한 제어 단자를 가질 수 있다.
여기서, 상기 입출력 격리부는 상기 보조 증폭부가 약 반전 영역에서 동작하도록 제한할 수 있다.
여기서, 상기 입출력 격리부는 상기 보조 증폭부가 트라이오드 영역에서 동작하도록 제한할 수 있다.
여기서, 상기 입출력 격리부와 상기 보조 증폭부에 흐르는 전류의 최대값을 제한할 수 있다.
여기서, 상기 메인 증폭부는 제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제1 및 제2 트랜지스터를 갖는 차동 증폭기이고, 상기 제1 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되고, 상기 입출력 격리부는 제3 트랜지스터와 제4 트랜지스터를 갖고, 상기 제3 트랜지스터의 소소는 상기 제1 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제4 트랜지스터의 소소는 상기 제2 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제3 및 제4 트랜지스터의 게이트로는 바이어스 전압이 인가되고, 상기 보조 증폭부는 제5 트랜지스터와 제6 트랜지스터를 갖고, 상기 제5 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되며 소스는 상기 제1 트랜지스터의 소스와 연결되고, 상기 제6 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되며 소스는 상기 제2 트랜지스터의 소스와 연결되고, 상기 입출력 격리부는 제7 트랜지스터와 제8 트랜지스터를 더 갖고, 상기 제7 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결되며 소스는 상기 제5 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제8 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결되며 소스는 상기 제6 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결된다.
여기서, 상기 제1 및 제2 트랜지스터의 게이트 단자에 소정의 전압을 제공하는 제어 단자를 더 포함할 수 있다.
여기서, 상기 제1 및 제2 트랜지스터와 제5 및 제6 트랜지스터의 소스에 연결된 전원을 더 포함할 수 있다.
여기서, 상기 제1 및 제2 트랜지스터와 제5 및 제6 트랜지스터의 소스에 연결된 전원을 더 포함할 수 있다.
여기서, 상기 메인 증폭부는 제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제1 및 제2 트랜지스터를 갖는 차동 증폭기이고, 상기 제1 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되고, 상기 입출력 격리부는 제3 트랜지스터와 제4 트랜지스터를 갖고, 상기 제3 트랜지스터의 소소는 상기 제1 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제4 트랜지스터의 소소는 상기 제2 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제3 및 제4 트랜지스터의 게이트로는 제1 바이어스 전압이 인가되고, 상기 보조 증폭부는 제5 트랜지스터와 제6 트랜지스터를 갖고, 상기 제5 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되며 소스는 상기 제1 트랜지스터의 소스와 연결되고, 상기 제6 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되며 소스는 상기 제2 트랜지스터의 소스와 연결되고, 상기 입출력 격리부는 제7 트랜지스터와 제8 트랜지스터를 더 갖고, 상기 제7 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제8 트랜지스터의 소스는 상기 제6 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제7 및 제8 트랜지스터의 게이트로는 제2 바이어스 전압이 인가된다.
여기서, 상기 제5 트랜지스터의 드레인과 상기 제7 트랜지스터의 소스 사이와, 상기 제6 트랜지스터의 드레인과 상기 제8 트랜지스터의 소스 사이에 접속된 저항을 포함할 수 있다.
여기서, 상기 제1 및 제2 트랜지스터의 게이트 단자에 소정의 전압을 제공하는 제어 단자를 더 포함할 수 있다.
여기서, 상기 제1 및 제2 트랜지스터와 제5 및 제6 트랜지스터의 소스에 연결된 전원을 더 포함할 수 있다.
실시 예에 따른 데드존 증폭기를 사용하면, 수신부로 수신되는 송신부 누설 신호를 제거할 수 있는 이점이 있다.
또한, 태그(Tag) 신호만 선택적으로 증폭할 수 있는 이점이 있다.
또한, 태그 신호 증폭 대비 누설 신호 제거 비 향상시킬 수 있는 이점이 있다.
도 1은 하나의 안테나와 순환기(Circulator)를 사용하여 송신부와 수신부 신호를 분리하는 방법을 보여주는 도면.
도 2는 방향성 결합기(directional coupler)를 사용하여 송신부와 수신부 신호를 분리하는 방법을 보여주는 도면.
도 3은 잼머 신호 제거 장치를 설명하기 위한 도면.
도 4는 RFID 리더에서, 태그(tag) 신호와 송신부에서 수신부로 누설되는 송신부 누설 신호를 설명하기 위한 도면.
도 5는 실시 예에 따른 데드존 증폭기의 입출력 관계를 보여주는 그래프.
도 6은 입력 신호가 데드존 증폭기를 통과하기 전과 통과한 후의 파형을 보여주는 도면.
도 7은 실시 예에 따른 데드존 증폭기의 회로도.
도 8은 다른 실시 예에 따른 데드존 증폭기의 회로도.
도 9 내지 도 10은 도 7에 도시된 데드존 증폭기의 태그 신호 증폭 대비 누설 신호 제거 비가 제한되는 원인을 설명하기 위한 도면.
도 11은 또 다른 실시 예에 따른 데드존 증폭기의 회로도.
도 12는 도 11에 도시된 데드존 증폭기의 전류 특성을 보여주는 그래프.
도 13은 도 11에 도시된 데드존 증폭기의 다른 실시 예를 보여주는 회로도.
도 14는 도 11에 도시된 데드존 증폭기의 또 다른 실시 예를 보여주는 회로도.
도 15는 도 14에 도시된 데드존 증폭기의 다른 실시 예를 보여주는 회로도.
도 16은 도 15에 도시된 데드존 증폭기의 전류 특성을 보여주는 그래프.
도 17은 도 7, 도 8, 도 11, 도 13, 도 14 및 도 15에 도시된 데드존 증폭기를 갖는 RFID 리더의 일 실시예를 보여주는 블록도.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시 예를 상세히 설명하기로 한다.
도 4는 RFID 리더에서, 태그(tag) 신호(400)와 송신부에서 수신부로 누설되는 송신부 누설 신호(410)를 설명하기 위한 도면이다.
도 4를 참조하면, 태그 신호(400)는 RFID 태그에서 RFID 리더로 수신된 신호로서, RFID 태그가 RFID 리더로부터 수신한 신호에 응답하여 RFID 리더로 송신하는 신호를 의미한다.
송신부 누설 신호(410)는 RFID 리더내의 송신부와 수신부가 하나의 안테나를 통하여 신호를 송수신하기 때문에 발생하는 누설 신호를 의미한다. 즉, 누설 신호(410)는 RFID 리더내의 송신부에서 수신부로 누설되는 신호이다. 누설 신호(410)의 주파수는 RFID 태그로 송신되는 송신 신호의 주파수와 동일하다.
RFID 리더의 하나의 안테나를 통해 수신부로 입력되는 수신 신호(420)는 RFID 태그 신호(400)와 누설 신호(410)을 합산한 것과 같다. 태그 신호(400)에 송신부 누설 신호(410)가 더해지면 태그 신호(400)가 누설 신호(410)에 묻히게 되고, 이 때 누설 신호(410)는 수신부의 성능을 저하시키기 때문에 제거해야 한다.
도 5는 실시 예에 따른 데드존 증폭기의 입출력 관계를 보여주는 그래프이다.
도 5를 참조하면, 데드존 증폭기로 입력되는 신호(전압)의 값이 데드존 전압 (VDZ)보다 작은 경우에 데드존 증폭기의 출력은 ‘0’이 된다. 그리고 데드존 증폭기로 입력되는 신호의 값이 데드존 전압보다 큰 경우에 데드존 증폭기의 출력은 입력 전압에서 데드존 전압을 뺀 값에 비례하여 증가하게 된다. 다시 말해서, 데드존 증폭기는 입력 전압이 데드존 전압보다 큰 경우에만 입력되는 신호를 증폭시키는 동작을 수행한다. 이러한 데드존 증폭기를 이용하여, RFID 리더의 수신부로 입력되는 송신부 누설 신호의 크기에 맞추어 데드존 전압을 조절할 경우, 송신부 누설 신호는 제거되고, RFID 태그로부터의 태그 신호만 증폭할 수 있다. 데드존 증폭기의 데드존 전압은 누설 신호의 크기에 따라 조절이 가능하다.
도 6은 입력 신호가 데드존 증폭기(600)를 통과하기 전과 통과한 후의 파형을 보여주는 도면이다.
도 6을 참조하면, 데드존 증폭기(600)를 통과하기 전의 입력 신호(610)는 송신부 누설 신호와 태그 신호를 모두 포함한다. 상기 입력 신호(610)가 데드존 증폭기(600)를 통과하면, 입력 신호(610)에서 데드존 전압(VDZ)보다 큰 신호들만 증폭되어 출력 신호(620)와 같은 형상의 파형이 출력된다.
도 7은 실시 예에 따른 데드존 증폭기의 회로도이다.
도 7을 참조하면, 데드존 증폭기는 트렌지스터(700) 및 트렌지스터(700)의 소스에 연결된 소정의 전압(Vs)을 유지하는 전원(710)을 포함한다. 트렌지스터(700)는 게이트를 통하여 수신 신호(송신부 누설 신호와 태그 신호의 합)를 입력받고, 상기 수신 신호에서 소정의 전압(Vs)과 트렌지스터(700)의 게이트-소스 간의 전압(VTH)을 차감한 전압 신호를 증폭하여 출력한다. 여기서, 데드존 전압(VDZ)은 소정의 전압(Vs)과 트렌지스터(700)의 게이트-소스 간의 전압(VTH)의 합이다. 여기에서, 소정의 전압(Vs)은 고정된 값이거나, 사용자가 설정할 수 있는 값이다. 또는, 소정의 전압(Vs)은 송신부 누설 신호의 크기에 따라서 변하도록 설정할 수도 있다.
도 8은 다른 실시 예에 따른 데드존 증폭기의 회로도이다. 도 8을 참조하면, 데드존 증폭기는 차동 증폭기의 형태일 수 있다.
데드존 증폭기는 제1 트랜지스터(855) 및 제1 트랜지스터(855)의 소스에 연결된 소정의 전압(Vs)을 유지하는 전원(870)을 포함한다. 또한, 데드존 증폭기는 제2 트랜지스터(865)를 포함하고, 제2 트랜지스터(865)의 소스에는 상기 전원(870)이 연결된다.
제1 트랜지스터(855)의 드레인에는 제1 저항(850)의 하나의 단이 연결되고, 제1 저항(850)의 다른 단에는 전원이 공급되며, 제2 트랜지스터(860)의 드레인에는 제2 저항(860)의 하나의 단이 연결되고, 제2 저항(860)의 다른 단에는 전원이 공급된다.
제1 트랜지스터(855) 및 제2 트랜지스터(865)의 게이트에는 각각 차동 입력 전압 in+ 및 in- 가 각각 입력되며, 차동 입력 전압(in+, in-)은 증폭되어 out+, out- 단자로 출력된다.
차동 출력 전압(out+, out-)은 차동 입력 전압(in+, in-)에서 소정의 전압(Vs)과 트랜지스터(855, 865)의 문턱 전압(VTH)을 차감한 신호가 증폭된 신호이다. 여기서, 데드존 전압은 소정의 전압(Vs)과 문턱 전압(VTH)의 합이다. 여기에서, 소정의 전압(Vs)은 고정된 값이거나, 사용자가 설정할 수 있는 값이다. 또는, 소정의 전압(Vs)은 송신부 누설 신호의 크기에 따라서 변하도록 설정할 수도 있다.
도 8에 도시된 다른 실시 예에 따른 데드존 증폭기는 RFID 리더의 수신부의 민감도(sensitivity) 성능에 영향을 주는 ‘태그 신호 증폭 대비 누설 신호 제거 비(태그 신호 증폭 이득 대비 누설신호 증폭 이득, leakage cancellation ratio)’가 최대 10dB정도로 제한된다. 태그 신호 증폭 대비 누설 신호 제거비가 10dB로 제한되는 원인으로 크게 두 가지가 있다. 첨부된 도면을 참조하여 설명하도록 한다.
도 9 내지 도 10은 도 7에 도시된 데드존 증폭기의 태그 신호 증폭 대비 누설 신호 제거 비가 제한되는 원인을 설명하기 위한 도면이다.
도 7 및 도 9를 참조하면, 도 7에 도시된 데드존 증폭기의 태그 신호 증폭 대비 누설 신호 제거 비가 제한되는 첫 번째 원인은, 입력 신호의 크기가 트랜지스터(700)의 문턱 전압(VTH)보다 작거나 같은 경우, 트랜지스터(700)가 완전히 오프(off)되지 않고 약-반전(weak-inversion) 영역에서도 동작한다는 점이다. 트랜지스터(700)가 약-반전 영역에서 동작하면, 데드존 영역의 신호가 완전히 제거하지 못하고 출력으로 나타난다. 그 결과, A와 같이 입력 신호 중 데드존 영역의 신호가 완전히 제거되어 출력 신호에 나타나지 않는 이상적인 경우와는 달리, B와 같이 데드존 구간의 신호 중 일부가 출력 신호에 포함된다. 따라서 이러한 트랜지스터(700)는 누설 신호 제거 성능이 저하된다.
도 10을 참조하면, 도 7에 도시된 데드존 증폭기의 태그 신호 증폭 대비 누설 신호 제거 비가 제한되는 두 번째 원인은, 송신부 누설 신호의 크기가 큰 경우에 기생 캐패시터(Cgd)를 통하여 출력 신호에 나타나는 누설 신호이다. 이로 인하여 도 7에 도시된 데드존 증폭기의 송신부 누설 신호 제거 성능이 저하된다.
상술한 두 가지 원인에 의해 제한되는 태그 신호 증폭 대비 누설 신호 제거 비를 높이기 위한 데드존 증폭기를 첨부된 도면을 참조하여 설명하도록 한다.
도 11은 또 다른 실시 예에 따른 데드존 증폭기의 회로도이다.
도 11에 도시된 데드존 증폭기는 메인 증폭부(1110), 보조 증폭부(1130), 입출력 격리부(1150)를 포함한다.
메인 증폭부(1110)는 입력 단자로 입력되는 입력 신호(Vinp, Vinn)를 증폭한 출력 신호(Voutp, Voutn)를 출력 단자로 출력한다. 입력 단자로 입력되는 입력 신호(Vinp, Vinn)는 태그 신호와 송신부 누설 신호가 합해진 신호이다. 출력 단자로 출력되는 출력 신호(Voutp, Voutn)는 입력 신호에서 송신부 누설 신호가 제거된 신호이다.
구체적으로, 메인 증폭부(1110)는, 도 11에 도시된 바와 같이, 차동 증폭기일 수 있다.
메인 증폭부(1110)는 제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함한다.
제1 입력 단자는 제1 트랜지스터(M1)의 게이트에, 제2 입력 단자는 제2 트랜지스터(M2)의 게이트에 연결되고, 입력 신호(Vinp, Vinn)를 입력받는다. 제1 출력 단자는 제3 트랜지스터(M3)의 드레인에, 제2 출력 단자는 제4 트랜지스터(M4)의 드레인에 연결되고, 출력 신호(Voutp, Voutn)를 출력한다.
제1 트랜지스터(M1)의 게이트는 제1 입력 단자와 연결되고, 제2 트랜지스터(M2)의 게이트는 제2 입력 단자와 연결된다. 제1 및 제2 트랜지스터(M1, M2)의 소스는 그라운드 전압과 연결된다.
이러한 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 입력 신호(Vinp, Vinn)를 출력 신호(Voutp, Voutn)로 증폭하는 역할을 한다.
또한, 메인 증폭부(1110)는 제어 단자를 더 포함할 수 있다. 제어 단자는 입력 단자와 제1 트랜지스터(M1)의 게이트 사이 및 입력 단자와 제2 트랜지스터(M2) 사이에 배치된다. 상기 제어 단자로 게이트 제어 전압(VG)이 인가되면, 데드존 영역을 조절할 수 있다.
또한, 메인 증폭부(1110)는 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)를 포함할 수 있다. 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)는 제1 및 제2 출력 단자에 커먼 모드 전압을 제공한다.
보조 증폭부(1130)는 메인 증폭부(1110)가 약-반전(weak-inversion) 영역에서 동작하여 증폭한 신호를 상쇄한다. 구체적으로, 보조 증폭부(1130)는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)를 포함할 수 있다.
제5 트랜지스터(M5)의 게이트는 제1 입력 단자와 연결되며 소스는 제1 트랜지스터(M1)의 소스와 연결되며 드레인은 입출력 격리부(1150)의 제7 트랜지스터(M7)의 소스와 연결된다. 이러한 제5 트랜지스터(M5)는 제1 트랜지스터(M1)의 동작 중, 제1 트랜지스터(M1)의 약-반전(weak-inversion) 영역에서 증폭되는 신호를 상쇄한다. 따라서, 제5 트랜지스터(M5)는 제1 트랜지스터(M1)에서 증폭되는 신호 중 데드존 영역의 신호의 증폭을 제거할 수 있다.
제6 트랜지스터(M6)의 게이트는 제2 입력 단자와 연결되며 소스는 제2 트랜지스터(M2)의 소스와 연결되며 드레인은 입출력 격리부(1150)의 제8 트랜지스터(M8)의 소스와 연결된다. 이러한 제6 트랜지스터(M6)는 제2 트랜지스터(M2)의 동작 중, 제2 트랜지스터(M2)의 약-반전(weak-inversion) 영역에서 증폭되는 신호를 상쇄한다. 따라서, 제6 트랜지스터(M6)는 제2 트랜지스터(M2)에서 증폭되는 신호 중 데드존 영역의 신호의 증폭을 제거할 수 있다.
구체적으로, 입력 신호(Vinp, Vino)의 크기가 문턱 전압보다 작은 경우, 제5 및 제6 트랜지스터(M5, M6)는 제1 및 제2 트랜지스터(M1, M2)와 같은 약-반전 영역에서 동작한다. 이 때, 제5 및 제6 트랜지스터(M5, M6)는 제1 및 제2 트랜지스터(M1, M2)에서 증폭되는 신호를 상쇄한다.
반면, 입력 신호(Vinp, Vino)의 크기가 문턱 전압보다 큰 경우, 제5 및 제6 트랜지스터(M5, M6)는 제7 및 제8 트랜지스터(M7, M8)에 의하여 VDS가 낮아지게 되어 트라이오드(triode) 영역에서 동작한다. 그리고 입력 신호(Vinp, Vino)의 크기가 더 커지면, 제5 및 제6 트랜지스터(M5, M6)는 VDS가 줄어들어 IDS 전류도 줄어든다. 이를 그래프로 설명하면 도 12와 같다.
도 12는 도 11에 도시된 데드존 증폭기의 전류 특성을 보여주는 그래프이다.
도 12를 참조하면, 데드존 증폭기의 약-반전 영역에서의 동작으로 인한 제1 및 제2 트랜지스터(M1, M2)의 출력 전류(IM1 , M2)를 제5 및 제6 트랜지스터(M5, M6)의 출력 전류(IM5 , M6)를 이용하여 제거함으로써 향상된 데드존 특성을 갖는 출력 전류(Ioutput)얻을 수 있다.
다시 도 11을 참조하면, 입출력 격리부(1150)는 메인 증폭부(1110)의 입력 단자와 출력 단자를 서로 격리시킨다. 이는 도 7에 도시된 데드존 증폭기의 태그 신호 증폭 대비 누설 신호 제거 비가 제한되는 두 번째 원인을 제거할 수 있다.
입출력 격리부(1150)는 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함한다.
제3 트랜지스터(M3)의 소소는 제1 트랜지스터(M1)의 드레인과 연결되며 드레인은 제1 출력 단자와 연결된다. 즉, 제3 트랜지스터(M3)는 메인 증폭부(1110)의 제1 트랜지스터(M1)와 제1 출력 단자 사이에 연결된다.
제4 트랜지스터(M4)의 소소는 제2 트랜지스터(M2)의 드레인과 연결되며 드레인은 제2 출력 단자와 연결된다. 즉, 제4 트랜지스터(M4)는 메인 증폭부(1110)의 제2 트랜지스터(M2)와 제2 출력 단자 사이에 연결된다.
제3 및 제4 트랜지스터(M3, M4)의 게이트로는 바이어스 전압(VBN)이 인가된다.
제7 트랜지스터(M7)의 게이트는 제1 트랜지스터(M1)의 드레인과 연결되며 소스는 제5 트랜지스터(M5)의 드레인과 연결되며 드레인은 제2 출력 단자와 연결된다. 즉, 제7 트랜지스터(M7)는 보조 증폭부(1130)의 제5 트랜지스터(M5)와 출력 단자 사이에 연결된다.
제8 트랜지스터(M8)의 게이트는 제2 트랜지스터(M2)의 드레인과 연결되며 소스는 제6 트랜지스터(M6)의 드레인과 연결되며 드레인은 제1 출력 단자와 연결된다. 즉, 제8 트랜지스터(M8)는 보조 증폭부(1130)의 제6 트랜지스터(M6)와 출력 단자 사이에 연결된다.
제3 트랜지스터(M3), 제4 트랜지스터(M4), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 입력 단자와 출력 단자 사이에 배치되므로, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)로 입력되는 입력 신호(Vinp, Vinn)의 크기가 큰 경우, 기생 캐패시터(Cgd)를 통해 송신부 누설 신호가 출력 단자로 바이패스(bypass)되는 것을 차단할 수 있다.
도 11에 도시된 데드존 증폭기를 도 7에 도시된 데드존 증폭기와 비교하면, 도 7에 도시된 데드존 증폭기는 트랜지스터(MOSFET)의 IDS-VGS 특성과 Cgd에 의한 커플링(coupling)에 의하여 태그 신호 증폭 대비 누설 신호 제거 비가 최대 10dB 정도로 제한되지만, 도 11에 도시된 또 다른 실시 예에 따른 데드존 증폭기는 태그 신호 증폭 대비 누설 신호 제거 비를 15~20dB까지로 향상시킬 수 있다.
도 13은 도 11에 도시된 데드존 증폭기의 다른 실시 예를 보여주는 회로도이다.
도 13에 도시된 데드존 증폭기는, 도 11에 도시된 증폭기에 바이어스 전원부(1170)가 더 부가된 것이다.
바이어스 전원부(1170)는 제1 및 제2 트랜지스터(M1, M2)와 제5 및 제6 트랜지스터(M5, M6)의 소스에 미리 결정된 소정의 전압을 제공한다. 이러한 바이어스 전원부(1170)는 바이어스 전원 제어 단자(Vs)로 구성될 수 있고, 바이어스 전원 제어 단자(Vs)는 제1 및 제2 트랜지스터(M1, M2)와 제5 및 제6 트랜지스터(M5, M6)의 소스에 연결될 수 있다. 바이어스 전원 제어 단자(Vs)로는 미리 결정된 소정의 전원이 제공된다.
상기 바이어스 전원부(1170)로 미리 결정된 소정의 전원이 제공되면, 메인 증폭부(1110)으로 입력되는 입력 신호가 큰 경우에도 송신부 누설 신호의 제거가 가능하다.
도 14는 도 11에 도시된 데드존 증폭기의 또 다른 실시 예를 보여주는 회로도이다.
도 14에 도시된 데드존 증폭기의 입출력 격리부(1150a)는 도 11에 도시된 데드존 증폭기의 입출력 격리부(1150)의 변형 예이다.
도 14에 도시된 입출력 격리부(1150a)는 도 11에 도시된 입출력 격리부(1150)와 같이 4개의 트랜지스터들로 구성된다. 하지만, 도 14에 도시된 제7 및 제8 트랜지스터(M’7, M’8)들의 연결구조가 도 11에 도시된 제7 및 제8 트랜지스터(M7, M8)들의 연결구조와 상이하다. 제3 및 제4 트랜지스터(M3, M4)의 게이트는 제1 바이어스 전압(VBN1)이 인가되는 제1 바이어스 단자와 연결되고, 제7 및 제8 트랜지스터(M’7, M’8)의 게이트는 제2 바이어스 전압(VBN2)이 인가되는 제2 바이어스 단자와 연결된다.
여기서, 도 14에 도시된 입출력 격리부(1150a)의 제3 및 제4 트랜지스터(M3, M4)의 크기는 제7 및 제8 트랜지스터(M’7, M’8)의 크기와 다를 수 있다. 제3 및 제4 트랜지스터(M3, M4)의 크기와 제7 및 제8 트랜지스터(M’7, M’8)의 크기가 다를 경우에는 제1 바이어스 전압(VBN1)과 제2 바이어스 전압(VBN2)에 따라 양 자의 크기가 같아질 수 있다.
이러한 입출력 격리부(1150a)는 보조 증폭부(1130)가 약 반전 영역에서 동작하도록 제한할 수 있다. 또한, 입출력 격리부(1150a)는 보조 증폭부(1130)가 트라이오드 영역에서 동작하도록 제한할 수 있다.
도 15는 도 14에 도시된 데드존 증폭기의 다른 실시 예를 보여주는 회로도이다.
도 15에 도시된 데드존 증폭기는 도 14에 도시된 증폭기에 저항(Rr)이 부가된다.
저항(Rr)은 보조 증폭부(1130)와 입출력 격리부(1150a) 사이에 배치된다. 구체적으로, 저항(Rr)은 일단이 제5 트랜지스터(M5)의 드레인에, 타단이 제7 트랜지스터(M’7)의 소스에 연결된다. 또한, 저항(Rr)은 일단이 제6 트랜지스터(M6)의 드레인에, 타단이 제8 트랜지스터(M’8)의 소스에 연결된다.
이러한 저항(Rr)은 보조 증폭부(1130)와 입출력 격리부(1150a) 사이에 흐르는 최대 전류값을 결정한다. 도 14와 비교하여 설명하도록 한다.
도 14에 도시된 데드존 증폭기에서, 보조 증폭부(1130)는 약 반전 영역에서 동작한 후, 트라이오드(triode)로 동작한다. 이 때 제5 트랜지스터(M5)의 드레인과 제7 트랜지스터(M’7)의 소스에 흐르는 전류는 제5 트랜지스터(M5)와 제7 트랜지스터(M’7)의 온(on) 저항으로 결정된다. 그리고, 제5 트랜지스터(M5)는 약 반전 영역에서 메인 증폭부(1110)와 동일한 동작을 하기 위해, 크기가 제1 트랜지스터(M1)와 같다. 따라서, 보조 증폭부(1130)로 입력되는 입력 신호의 크기가 증가하면, 제5 트랜지스터(M5)의 드레인과 제7 트랜지스터(M’7)의 소스에 흐르는 최대 전류값을 조절하기 어렵다.
하지만, 도 15에 도시된 데드존 증폭기는 보조 증폭부(1130)와 입출력 격리부(1150a) 사이에 저항(Rr)이 배치되어 있기 때문에, 제5 트랜지스터(M5)의 드레인과 제7 트랜지스터(M’7)의 소스에 흐르는 최대 전류값을 특정한 값 또는 사용자가 설정한 값으로 조절할 수 있다.
도 16은 도 15에 도시된 데드존 증폭기의 전류 특성을 보여주는 그래프이다.
도 16을 참조하면, IM1 , M2는 메인 증폭부(1110)의 제1 및 제2 트랜지스터(M1, M2)에 흐르는 전류이고, IM5 , M6은 보조 증폭부(1130)의 제5 및 제6 트랜지스터(M5, M6)에 흐르는 전류이다.
도 16을 통해, 보조 증폭부(1130)에 흐르는 전류(IM5 , M6)가 약 반전 영역 이후에 트라이오드 동작에서부터 일정해짐을 알 수 있다.
한편, 별도로 도면을 첨부하지는 않았으나, 도 14와 도 15에 도시된 데드존 증폭기는 도 13에 도시된 바이어스 전원부(1170)를 더 포함할 수 있다.
도 14와 도 15에 도시된 데드존 증폭기가 바이어스 전원부를 더 포함하면, 메인 증폭부(1110)으로 입력되는 입력 신호가 큰 경우에도 송신부 누설 신호의 제거가 가능하다.
또한, 도 14와 도 15에 도시된 데드존 증폭기는 도 11에 도시된 제어 단자를 더 포함할 수 있다. 도 14와 도 15에 도시된 데드존 증폭기가 제어 단자를 가지면, 제어 단자로 인가되는 게이트 제어 전압(VG)에 따라 데드존 영역을 조절할 수 있다.
도 17은 도 7, 도 8, 도 11, 도 13, 도 14 및 도 15에 도시된 데드존 증폭기를 갖는 RFID 리더의 일 실시예를 보여주는 블록도이다.
도 17을 참조하면, 안테나를 통하여 수신된 태그 신호와 송신부 누설 신호가 합산된 신호는 데드존 증폭기(1700)에 의하여 송신부 누설 신호가 제거될 수 있다. 특히, 도 11에 도시된 데드존 증폭기를 갖는 RFID 리더는 태그 신호 증폭 대비 누설 신호 제거 비를 더욱 향상시킬 수 있고, 도 13에 도시된 데드존 증폭기를 갖는 RFID 리더는 입력 신호의 크기가 크더라도 처리가 가능하며, 도 14에 도시된 데드존 증폭기를 갖는 RFID 리더는 보조 증폭부를 약 반전 영역에서 동작하도록 제한할 수 있고, 도 15에 도시된 RFID 리더는 보조 증폭부의 전류를 최적의 값으로 유지할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니다.
1110: 메인 증폭부
1130: 보조 증폭부
1150: 입출력 격리부

Claims (12)

  1. 입력 단자와 출력 단자를 가지며, 상기 입력 단자로 입력되는 입력 신호를 증폭하는 메인 증폭부;
    상기 메인 증폭부가 데드존 영역에서 동작하여 증폭한 신호를 상쇄하는 보조 증폭부; 및
    상기 입력 단자와 상기 출력 단자를 격리시키는 입출력 격리부;
    를 포함하는 데드존 증폭기.
  2. 제 1 항에 있어서
    상기 메인 증폭부는 상기 데드존 영역을 조절하기 위한 제어 단자를 갖는 데드존 증폭기.
  3. 제 1 항에 있어서,
    상기 입출력 격리부는 상기 보조 증폭부가 약 반전 영역에서 동작하도록 제한하는 데드존 증폭기.
  4. 제 3 항에 있어서,
    상기 입출력 격리부는 상기 보조 증폭부가 트라이오드 영역에서 동작하도록 제한하는 데드존 증폭기.
  5. 제 3 항에 있어서,
    상기 입출력 격리부와 상기 보조 증폭부에 흐르는 전류의 최대값을 제한하는 데드존 증폭기.
  6. 제 1 항에 있어서,
    상기 메인 증폭부는
    제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제1 및 제2 트랜지스터를 갖는 차동 증폭기이고, 상기 제1 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되고,
    상기 입출력 격리부는 제3 트랜지스터와 제4 트랜지스터를 갖고, 상기 제3 트랜지스터의 소소는 상기 제1 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제4 트랜지스터의 소소는 상기 제2 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제3 및 제4 트랜지스터의 게이트로는 바이어스 전압이 인가되고,
    상기 보조 증폭부는 제5 트랜지스터와 제6 트랜지스터를 갖고, 상기 제5 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되며 소스는 상기 제1 트랜지스터의 소스와 연결되고, 상기 제6 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되며 소스는 상기 제2 트랜지스터의 소스와 연결되고,
    상기 입출력 격리부는 제7 트랜지스터와 제8 트랜지스터를 더 갖고, 상기 제7 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결되며 소스는 상기 제5 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제8 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결되며 소스는 상기 제6 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결된, 데드존 증폭기.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 트랜지스터의 게이트 단자에 소정의 전압을 제공하는 제어 단자를 더 포함하는 데드존 증폭기.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 트랜지스터와 제5 및 제6 트랜지스터의 소스에 연결된 전원을 더 포함하는 데드존 증폭기.
  9. 제 1 항에 있어서,
    상기 메인 증폭부는
    제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제1 및 제2 트랜지스터를 갖는 차동 증폭기이고, 상기 제1 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되고,
    상기 입출력 격리부는 제3 트랜지스터와 제4 트랜지스터를 갖고, 상기 제3 트랜지스터의 소소는 상기 제1 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제4 트랜지스터의 소소는 상기 제2 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제3 및 제4 트랜지스터의 게이트로는 제1 바이어스 전압이 인가되고,
    상기 보조 증폭부는 제5 트랜지스터와 제6 트랜지스터를 갖고, 상기 제5 트랜지스터의 게이트는 상기 제1 입력 단자와 연결되며 소스는 상기 제1 트랜지스터의 소스와 연결되고, 상기 제6 트랜지스터의 게이트는 상기 제2 입력 단자와 연결되며 소스는 상기 제2 트랜지스터의 소스와 연결되고,
    상기 입출력 격리부는 제7 트랜지스터와 제8 트랜지스터를 더 갖고, 상기 제7 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인과 연결되며 드레인은 상기 제2 출력 단자와 연결되고, 상기 제8 트랜지스터의 소스는 상기 제6 트랜지스터의 드레인과 연결되며 드레인은 상기 제1 출력 단자와 연결되고, 상기 제7 및 제8 트랜지스터의 게이트로는 제2 바이어스 전압이 인가되는 데드존 증폭기.
  10. 제 9 항에 있어서,
    상기 제5 트랜지스터의 드레인과 상기 제7 트랜지스터의 소스 사이와, 상기 제6 트랜지스터의 드레인과 상기 제8 트랜지스터의 소스 사이에 접속된 저항을 포함하는 데드존 증폭기.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 트랜지스터의 게이트 단자에 소정의 전압을 제공하는 제어 단자를 더 포함하는 데드존 증폭기.
  12. 제 9 항에 있어서,
    상기 제1 및 제2 트랜지스터와 제5 및 제6 트랜지스터의 소스에 연결된 전원을 더 포함하는 데드존 증폭기.
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