KR101161403B1 - Internal address divider for a semiconductor memory device with common address bus - Google Patents

Internal address divider for a semiconductor memory device with common address bus Download PDF

Info

Publication number
KR101161403B1
KR101161403B1 KR1020050072340A KR20050072340A KR101161403B1 KR 101161403 B1 KR101161403 B1 KR 101161403B1 KR 1020050072340 A KR1020050072340 A KR 1020050072340A KR 20050072340 A KR20050072340 A KR 20050072340A KR 101161403 B1 KR101161403 B1 KR 101161403B1
Authority
KR
South Korea
Prior art keywords
signal
internal
address
control signal
response
Prior art date
Application number
KR1020050072340A
Other languages
Korean (ko)
Other versions
KR20070017763A (en
Inventor
정진일
이창혁
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020050072340A priority Critical patent/KR101161403B1/en
Publication of KR20070017763A publication Critical patent/KR20070017763A/en
Application granted granted Critical
Publication of KR101161403B1 publication Critical patent/KR101161403B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부 어드레스 분배기에 관한 것으로, 본 발명에 따른 내부 어드레스 분배기는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시킬 수 있다.

Figure R1020050072340

공통 어드레스 버스, 패스 게이트, 로우 어드레스 신호, 모드 설정 어드레스 신호

The present invention relates to an internal address divider of a semiconductor memory device having a common address bus, wherein the internal address divider according to the present invention transmits different address signals to different internal devices through a single common address bus, respectively. It is possible to prevent malfunction of internal devices due to interference and to reduce layout area.

Figure R1020050072340

Common Address Bus, Pass Gate, Row Address Signal, Mode Setting Address Signal

Description

공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부 어드레스 분배기{Internal address divider for a semiconductor memory device with common address bus}Internal address divider for a semiconductor memory device with common address bus

도 1은 종래의 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다.1 is a block diagram schematically illustrating an internal address divider and peripheral devices of a conventional semiconductor memory device.

도 2는 도 1에 도시된 내부 어드레스 분배기의 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the internal address divider shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다.3 is a block diagram schematically illustrating an internal address divider and peripheral devices of a semiconductor memory device according to an embodiment of the present invention.

도 4는 도 3에 도시된 패스 게이트의 상세한 회로도이다.FIG. 4 is a detailed circuit diagram of the pass gate shown in FIG. 3.

도 5는 도 3에 도시된 내부 어드레스 분배기의 동작과 관련된 신호들의 타이밍도이다.FIG. 5 is a timing diagram of signals related to the operation of the internal address divider illustrated in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

100 : 내부 어드레스 분배기 110 : 칼럼 어드레스 분배기100: internal address divider 110: column address divider

120 : 제어 신호 발생기 130 : 제1 패스 게이트120: control signal generator 130: first pass gate

140 : 제2 패스 게이트 150 : 제3 패스 게이트140: second pass gate 150: third pass gate

160 : 칼럼 어드레스 버스 170 : 공통 어드레스 버스160: column address bus 170: common address bus

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 내부 어드레스 분배기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an internal address distributor of a semiconductor memory device.

일반적으로, 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부의 제어 장치로부터 수신되는 제어 신호들과 어드레스 신호들에 응답하여, 리드(read) 또는 라이트(write) 동작을 실행한다. 여기에서, 상기 어드레스 신호들은 칼럼 어드레스 신호, 로우 어드레스 신호, 및 모드 설정을 위한 어드레스 신호를 포함한다. 상기 외부 제어 장치는 상기 어드레스 신호들을 하나의 신호 라인을 통하여 상기 반도체 메모리 장치에 전송하고, 상기 반도체 메모리 장치의 내부 어드레스 분배기가 상기 어드레스 신호들로부터 칼럼 어드레스 신호, 로우 어드레스 신호, 및 모드 설정을 위한 어드레스 신호를 분배하여 각각 출력한다. 도 1은 종래의 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다. 도 1을 참고하면, 내부 어드레스 분배기(10)는 입력 버퍼(20), 로우 프리 디코더(30), 및 모드 레지스터 셋(mode register set) 디코더(40)에 각각 연결된다. 상기 내부 어드레스 분배기(10)는 칼럼 어드레스 분배기(11), 제1 패스(pass) 게이트(12), 및 제2 패스 게이트(13)를 포함한다. 도 2를 참고하여, 상기 내부 어드레스 분배기(10)의 동작을 간략히 설명하면 다음과 같다. 먼저, 상기 입력 버퍼(20)가 클럭 신호(CLOCK)에 응답하여, 외부 어드레스 신호(ADD)를 수신하고, 입력 어드레스 신호 (ADDOUT)를 출력한다. 상기 칼럼 어드레스 분배기(11)는 상기 입력 어드레스 신호(ADDOUT)로부터 칼럼 어드레스 신호(ADD_COL)와 내부 어드레스 신호(ADD_IN)를 분배한다. 상기 내부 어드레스 신호(ADD_IN)는 로우 어드레스 신호(ADD_ROW)와 모드 설정 어드레스 신호(ADD_MR)를 포함한다. 여기에서, 상기 칼럼 어드레스 분배기(11)가 상기 로우 어드레스 신호(ADD_ROW)를 출력하는 시점과 상기 모드 설정 어드레스 신호(ADD_MR)를 출력하는 시점은 서로 다르다. 다시 말하면, 도 2에서 참조되는 것과 같이, 상기 칼럼 어드레스 분배기(11)가 상기 로우 어드레스 신호(ADD_ROW)를 출력한 후, 상기 모드 설정 어드레스 신호(ADD_MR)를 출력한다. 또, 상기 칼럼 어드레스 분배기(11)는 분배된 상기 칼럼 어드레스 신호(ADD_COL)를 제1 어드레스 버스(50)에 출력한다. 상기 제1 패스 게이트(12)는 제어 신호(ROWP)에 응답하여, 상기 칼럼 어드레스 분배기(11)로부터 수신되는 상기 로우 어드레스 신호(ADD_ROW)를 제2 어드레스 버스(60)를 통하여 상기 로우 프리 디코더(30)에 출력한다. 상기 로우 프리 디코더(30)는 상기 로우 어드레스 신호(ADD_ROW)를 디코딩하고, 디코딩된 로우 어드레스 신호(PRE_ROW)를 출력한다. 상기 제2 패스 게이트(13)는 제어 신호(MRSTP)에 응답하여, 상기 칼럼 어드레스 분배기(11)로부터 수신되는 상기 모드 설정 어드레스 신호(ADD_MR)를 제3 어드레스 버스(70)를 통하여 상기 MRS 디코더(40)에 출력한다. 상기 MRS 디코더(40)는 상기 모드 설정 어드레스 신호(ADD_MR)에 응답하여 설정되는 모드에 대응하는 모드 제어 신호(MRS)를 출력한다.In general, the semiconductor memory device executes a read or write operation in response to control signals and address signals received from an external control device such as a memory controller. Here, the address signals include a column address signal, a row address signal, and an address signal for mode setting. The external control device transmits the address signals to the semiconductor memory device through one signal line, and the internal address divider of the semiconductor memory device is configured to set a column address signal, a row address signal, and a mode from the address signals. The address signals are distributed and output respectively. 1 is a block diagram schematically illustrating an internal address divider and peripheral devices of a conventional semiconductor memory device. Referring to FIG. 1, the internal address divider 10 is connected to an input buffer 20, a row free decoder 30, and a mode register set decoder 40, respectively. The internal address divider 10 includes a column address divider 11, a first pass gate 12, and a second pass gate 13. Referring to FIG. 2, the operation of the internal address divider 10 will be briefly described as follows. First, the input buffer 20 receives an external address signal ADD in response to a clock signal CLOCK, and outputs an input address signal ADDOUT. The column address divider 11 distributes the column address signal ADD_COL and the internal address signal ADD_IN from the input address signal ADDOUT. The internal address signal ADD_IN includes a row address signal ADD_ROW and a mode setting address signal ADD_MR. Here, the time point at which the column address divider 11 outputs the row address signal ADD_ROW and the time point at which the mode setting address signal ADD_MR is output are different from each other. In other words, as shown in FIG. 2, the column address divider 11 outputs the row address signal ADD_ROW and then outputs the mode setting address signal ADD_MR. The column address divider 11 outputs the distributed column address signal ADD_COL to the first address bus 50. The first pass gate 12 receives the row address signal ADD_ROW received from the column address divider 11 through the second address bus 60 in response to a control signal ROPP. Output to 30). The row free decoder 30 decodes the row address signal ADD_ROW and outputs the decoded row address signal PRE_ROW. The second pass gate 13 transmits the mode setting address signal ADD_MR received from the column address divider 11 through the third address bus 70 in response to a control signal MRSTP. Output to 40). The MRS decoder 40 outputs a mode control signal MRS corresponding to a mode set in response to the mode setting address signal ADD_MR.

상술한 것과 같이, 상기 내부 어드레스 분배기(10)는 상기 로우 어드레스 신호(ADD_ROW)와 상기 모드 설정 어드레스 신호(ADD_MR)를 서로 다른 시점에 서로 다른 어드레스 버스들(60 및 70)을 통하여 각각 출력한다. 다시 말하면, 상기 제1 패스 게이트(12)가 상기 제2 어드레스 버스(60)를 상기 칼럼 어드레스 분배기(11)에 연결할 때, 상기 패스 게이트(13)는 상기 제3 어드레스 버스(70)를 상기 칼럼 어드레스 분배기(11)로부터 분리한다. 그 결과, 상기 제3 어드레스 버스(70)가 플로우팅(floating) 상태로 되고, 상기 칼럼 어드레스 분배기(11)로부터 출력되는 상기 로우 어드레스 신호(ADD_ROW)가 상기 제2 어드레스 버스(60)에 로딩(loading) 된다. 하지만, 이때, 상기 제3 어드레스 버스들(60, 70) 간의 기생 캐패시턴스 성분에 의해, 플로우팅 상태의 상기 제3 어드레스 버스(70)에는 상기 제1 어드레스 버스에 로딩된 상기 로우 어드레스 신호(ADD_ROW)가 반영될 수 있다. 그 결과, 상기 MRS 디코더(40)가 잘못된 신호를 수신하고, 오동작하게 될 수 있다. 따라서, 상기 내부 어드레스 분배기(10)는 상기 제2 및 제3 어드레스 버스들(60, 70) 간의 신호 간섭에 의해 상기 로우 프리 디코더(30) 또는 상기 MRS 디코더(40)의 오동작을 발생시키는 문제점이 있다. 또한, 상기 내부 어드레스 분배기(10)는 상기 로우 어드레스 신호(ADD_ROW)를 전달하기 위한 상기 제2 어드레스 버스(60)와 상기 모드 설정 어드레스 신호(ADD_MR)를 전달하기 위한 상기 제3 어드레스 버스(70)를 각각 구비해야 하므로, 그 레이아웃(layout) 면적이 증가하는 문제점이 있다.As described above, the internal address divider 10 outputs the row address signal ADD_ROW and the mode setting address signal ADD_MR through different address buses 60 and 70 at different times, respectively. In other words, when the first pass gate 12 connects the second address bus 60 to the column address divider 11, the pass gate 13 connects the third address bus 70 to the column. Separate from the address divider 11. As a result, the third address bus 70 is in a floating state, and the row address signal ADD_ROW output from the column address divider 11 is loaded on the second address bus 60 ( loading). However, at this time, due to the parasitic capacitance component between the third address buses 60 and 70, the row address signal ADD_ROW loaded on the first address bus is loaded on the third address bus 70 in a floating state. Can be reflected. As a result, the MRS decoder 40 may receive a wrong signal and malfunction. Therefore, the internal address divider 10 may cause a malfunction of the low free decoder 30 or the MRS decoder 40 due to signal interference between the second and third address buses 60 and 70. have. In addition, the internal address divider 10 may transmit the second address bus 60 for transmitting the row address signal ADD_ROW and the third address bus 70 for transmitting the mode setting address signal ADD_MR. Since each must be provided, there is a problem that the layout area is increased.

따라서, 본 발명이 이루고자 하는 기술적 과제는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시 킬 수 있는 반도체 메모리 장치의 내부 어드레스 분배기를 제공하는 데 있다.Accordingly, a technical problem of the present invention is to transmit different address signals to different internal devices through a single common address bus, thereby preventing malfunction of internal devices due to signal interference and reducing layout area. An internal address divider of a semiconductor memory device can be provided.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 내부 어드레스 분배기는, 제어 신호 발생기, 칼럼 어드레스 분배기, 및 제1 패스 게이트를 포함한다. 제어 신호 발생기는 제1 및 제2 제어 신호들에 응답하여, 제1 내지 제3 내부 제어 신호들을 발생한다. 칼럼 어드레스 분배기는 입력 버퍼로부터 수신되는 입력 어드레스 신호로부터 로우 어드레스 신호 및 모드 설정 어드레스 신호를 포함하는 내부 어드레스 신호와, 칼럼 어드레스 신호를 분배하여 출력한다. 제1 패스 게이트는 제1 내부 제어 신호에 응답하여, 내부 어드레스 신호를 수신하고 공통 어드레스 버스를 통하여 제2 및 제3 패스 게이트들에 각각 출력한다. 제2 패스 게이트는 제2 내부 제어 신호에 응답하여, 공통 어드레스 버스를 통하여 수신되는 로우 어드레스 신호를 로우 프리 디코더에 출력한다. 제3 패스 게이트는 제3 내부 제어 신호에 응답하여, 공통 어드레스 버스를 통하여 수신되는 모드 설정 어드레스 신호를 MRS(mode register set) 디코더에 출력한다. 바람직하게, 제2 패스 게이트가 동작할 때, 제3 패스 게이트는 동작하지 않는다.An internal address divider according to the present invention for achieving the above technical problem includes a control signal generator, a column address divider, and a first pass gate. The control signal generator generates first to third internal control signals in response to the first and second control signals. The column address divider divides and outputs an internal address signal including a row address signal and a mode setting address signal and a column address signal from an input address signal received from an input buffer. The first pass gate receives the internal address signal in response to the first internal control signal and outputs the internal address signal to the second and third pass gates, respectively, through the common address bus. The second pass gate outputs a row address signal received through the common address bus to the row free decoder in response to the second internal control signal. The third pass gate outputs a mode setting address signal received through a common address bus to a mode register set (MRS) decoder in response to the third internal control signal. Preferably, when the second pass gate operates, the third pass gate does not operate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다. 도 3을 참고하면, 내부 어드레스 분배기(100)는 칼럼 어드레스 분배기(110), 제어 신호 발생기(120), 및 제1 패스 게이트(130)를 포함한다. 상기 칼럼 어드레스 분배기(110)는 입력 버퍼(101)로부터 수신되는 입력 어드레스 신호(ADDO)로부터 로우 어드레스 신호(RADD) 및 모드 설정 어드레스 신호(MADD)를 포함하는 내부 어드레스 신호(IADD1)와, 칼럼 어드레스 신호(CADD)를 분배하여 출력한다. 상기 칼럼 어드레스 분배기(110)는 상기 칼럼 어드레스 신호(CADD)를 칼럼 어드레스 버스(160)에 출력한다. 상기 입력 버퍼(101)는 클럭 신호(CLK)에 동기하여, 외부 장치(미도시)로부터 수신되는 외부 어드레스 신호(ADDR)를 상기 입력 어드레스 신호(ADDO)로서 출력한다. 상기 제어 신호 발생기(120)는 제1 내지 제3 제어 로직 회로들(121～123)을 포함한다. 상기 제1 제어 로직 회로(121)는 NOR 게이트(81)와 인버터(82)를 포함한다. 상기 NOR 게이트(81)는 제1 및 제2 제어 신호들(ROWP, MRSTP)에 응답하여, 내부 로직 신호(NRL)를 출력한다. 바람직하게, 상기 NOR 게이트(81)는 제1 및 제2 제어 신호들(ROWP, MRSTP) 중 어느 하나가 로직 '하이'일 때, 상기 내부 로직 신호(NRL)를 로직 '로우'로 출력한다. 상기 인버터(82)는 상기 내부 로직 신호(NRL)를 반전시키고, 그 반전된 신호를 상기 제1 내부 제어 신호(FPASS)로서 출력한다. 상기 제2 제어 로직 회로(122)는 인버터들(83～86)을 포함하는 지연 회로로서, 상기 제1 제어 신호(ROWP)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 내부 제어 신호(SPASS)로서 출력한다. 상기 제3 제어 로직 회로(123)는 인버터들(87～90)을 포 함하는 지연 회로로서, 상기 제21 제어 신호(MRSTP)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제3 내부 제어 신호(TPASS)로서 출력한다.3 is a block diagram schematically illustrating an internal address divider and peripheral devices of a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 3, the internal address divider 100 includes a column address divider 110, a control signal generator 120, and a first pass gate 130. The column address divider 110 includes an internal address signal IADD1 including a row address signal RADD and a mode setting address signal MADD from an input address signal ADDO received from the input buffer 101, and a column address. The signal CADD is distributed and output. The column address divider 110 outputs the column address signal CADD to the column address bus 160. The input buffer 101 outputs an external address signal ADDR received from an external device (not shown) in synchronization with the clock signal CLK as the input address signal ADDO. The control signal generator 120 includes first to third control logic circuits 121 to 123. The first control logic circuit 121 includes a NOR gate 81 and an inverter 82. The NOR gate 81 outputs an internal logic signal NRL in response to the first and second control signals ROPP and MRSTP. Preferably, the NOR gate 81 outputs the internal logic signal NRL as logic 'low' when any one of the first and second control signals ROPP and MRSTP is logic 'high'. The inverter 82 inverts the internal logic signal NRL and outputs the inverted signal as the first internal control signal FPASS. The second control logic circuit 122 is a delay circuit including inverters 83 to 86. The second control logic circuit 122 delays the first control signal ROPP for a predetermined time and transmits the delayed signal to the second internal control signal ( SPASS). The third control logic circuit 123 is a delay circuit including inverters 87 to 90. The third control logic circuit 123 delays the twenty-first control signal MRSTP for the set time and transmits the delayed signal to the third internal control. Output as signal TPASS.

상기 제1 패스 게이트(130)는 상기 내부 어드레스 신호(IADD1)를 수신하고, 상기 제1 내부 제어 신호(FPASS)에 응답하여, 내부 어드레스 신호(IADD2)를 공통(common) 어드레스 버스(170)를 통하여 제2 및 제3 패스 게이트들(140, 150)에 각각 출력한다. 여기에서, 상기 내부 어드레스 신호(IADD1)와 상기 내부 어드레스 신호(IADD2)는 실질적으로 동일하다. 좀 더 상세하게는, 상기 내부 어드레스 신호(IADD1)가 상기 제1 패스 게이트(130)를 통과하면서 지연되는데, 그 지연된 신호가 상기 내부 어드레스 신호(IADD2)이다.The first pass gate 130 receives the internal address signal IADD1 and, in response to the first internal control signal FPASS, uses the common address bus 170 as an internal address signal IADD2. And output to the second and third pass gates 140 and 150, respectively. Here, the internal address signal IADD1 and the internal address signal IADD2 are substantially the same. More specifically, the internal address signal IADD1 is delayed while passing through the first pass gate 130, and the delayed signal is the internal address signal IADD2.

상기 제2 패스 게이트(140)는 상기 제2 내부 제어 신호(SPASS)에 응답하여, 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 상기 로우 어드레스 신호(RADD)를 로우 프리 디코더(102)에 출력한다. 그 결과, 상기 로우 프리 디코더(102)가 상기 로우 어드레스 신호(RADD)를 디코딩하고, 그 디코딩된 로우 어드레스 신호(PROW)를 출력한다.The second pass gate 140 includes the row address signal RADD included in the internal address signal IADD2 received through the common address bus 170 in response to the second internal control signal SPASS. Is output to the low free decoder 102. As a result, the row free decoder 102 decodes the row address signal RADD and outputs the decoded row address signal PROW.

상기 제3 패스 게이트(150)는 상기 제3 내부 제어 신호(TPASS)에 응답하여, 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 상기 모드 설정 어드레스 신호(MADD)를 MRS 디코더(103)에 출력한다. 그 결과, 상기 MRS 디코더(103)가 상기 모드 설정 어드레스 신호(MADD)에 의해 설정되는 모드에 대응하는 모드 제어 신호(MRS)를 출력한다.The third pass gate 150 includes the mode setting address signal MADD included in the internal address signal IADD2 received through the common address bus 170 in response to the third internal control signal TPASS. ) Is output to the MRS decoder 103. As a result, the MRS decoder 103 outputs a mode control signal MRS corresponding to the mode set by the mode setting address signal MADD.

도 4는 도 3에 도시된 패스 게이트의 상세한 회로도이다. 상기 제1 내지 제3 패스 게이트들(130～150)의 구성 및 구체적인 동작은 서로 유사하므로, 도 4에서는 상기 제1 패스 게이트(130)를 중심으로 설명하기로 한다. 상기 제1 패스 게이트(130)는 인버터(131)와 전송 게이트(132)를 포함한다. 상기 인버터(131)는 상기 제1 내부 제어 신호(FPASS)를 반전시키고, 그 반전된 신호(FPASSB)를 출력한다. 상기 전송 게이트(132)는 상기 제1 내부 제어 신호(FPASS)와 상기 반전된 신호(FPASSB)에 응답하여 온 또는 오프된다. 바람직하게, 상기 제1 내부 제어 신호(FPASS)가 인에이블될 때(즉, 로직 하이일 때), 상기 전송 게이트(132)가 온되어, 상기 내부 어드레스 신호(IADD1)를 수신하고, 상기 내부 어드레스 신호(IADD2)를 출력한다.FIG. 4 is a detailed circuit diagram of the pass gate shown in FIG. 3. Since the configuration and specific operations of the first to third pass gates 130 to 150 are similar to each other, the first pass gate 130 will be described with reference to FIG. 4. The first pass gate 130 includes an inverter 131 and a transmission gate 132. The inverter 131 inverts the first internal control signal FPASS and outputs the inverted signal FPASSB. The transmission gate 132 is turned on or off in response to the first internal control signal FPASS and the inverted signal FPASSB. Preferably, when the first internal control signal FPASS is enabled (ie, logic high), the transmission gate 132 is turned on to receive the internal address signal IADD1 and the internal address. Output the signal IADD2.

다음으로, 도 5를 참고하여, 상기 내부 어드레스 분배기(100)의 동작 과정을 상세하 설명한다. 먼저, 상기 입력 버퍼(101)가 클럭 신호(CLK)에 동기하여, 입력 어드레스 신호(ADDO)를 출력하면, 상기 칼럼 어드레스 분배기(110)가 상기 입력 어드레스 신호(ADDO)로부터 칼럼 어드레스 신호(CADD)와 내부 어드레스 신호(IADD1)를 분배하여 출력한다. 이때, 제2 제어 신호(MRSTP)가 인에이블되면, 상기 제어 신호 발생기(120)의 제1 제어 로직 회로(121)는 상기 제1 내부 제어 신호(FPASS)를 인에이블시킨다. 상기 제1 내부 제어 신호(FPASS)에 응답하여, 상기 제1 패스 게이트(130)가 상기 내부 어드레스 신호(IADD1)를 수신하고, (모드 설정 어드레스 신호(MADD)를 포함하는) 내부 어드레스 신호(IADD2)를 공통 어드레스 버스(170)에 출력한다. 상기 제어 신호 발생기(120)의 제3 제어 로직 회로(123)는 상기 제2 제어 신호(MRSTP)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 제3 내부 제어 신호(TPASS)로서 출력한다. 결과적으로, 상기 제2 제어 신호(MRSTP)가 인에이블되면, 상기 제1 내부 제어 신호(FPASS)와 상기 제3 내부 제어 신호(TPASS)가 인에이블된다. 상기 제3 내부 제어 신호(TPASS)에 응답하여, 제3 패스 게이트(150)가 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 모드 설정 어드레스 신호(MADD)를 MRS 디코더(103)에 출력한다. Next, an operation process of the internal address divider 100 will be described in detail with reference to FIG. 5. First, when the input buffer 101 outputs an input address signal ADDO in synchronization with a clock signal CLK, the column address divider 110 outputs a column address signal CADD from the input address signal ADDO. And internal address signal IADD1 are distributed and output. In this case, when the second control signal MRSTP is enabled, the first control logic circuit 121 of the control signal generator 120 enables the first internal control signal FPASS. In response to the first internal control signal FPASS, the first pass gate 130 receives the internal address signal IADD1 and includes an internal address signal IADD2 (including a mode setting address signal MADD). ) Is output to the common address bus 170. The third control logic circuit 123 of the control signal generator 120 delays the second control signal MRSTP for a predetermined time and outputs the delayed signal as a third internal control signal TPASS. As a result, when the second control signal MRSTP is enabled, the first internal control signal FPASS and the third internal control signal TPASS are enabled. In response to the third internal control signal TPASS, the third pass gate 150 receives a mode setting address signal MADD included in the internal address signal IADD2 received through the common address bus 170. Output to MRS decoder 103.

이 후, 상기 제1 제어 신호(ROWP)가 인에이블될 때, 상기 제1 제어 로직 회로(121)가 상기 제1 내부 제어 신호(FPASS)를 인에이블시키고, 상기 제어 신호 발생기(120)의 제2 제어 로직 회로(122)가 제2 내부 제어 신호(SPASS)를 인에이블시킨다. 그 결과, 상기 제1 내부 제어 신호(FPASS)에 응답하여, 상기 제1 패스 게이트(130)가 상기 내부 어드레스 신호(IADD1)를 수신하고, (모드 설정 어드레스 신호(MADD)를 포함하는) 내부 어드레스 신호(IADD2)를 상기 공통 어드레스 버스(170)에 출력한다. 또, 상기 제2 내부 제어 신호(SPASS)에 응답하여, 상기 제2 패스 게이트(140)가 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 로우 어드레스 신호(RADD)를 로우 프리 디코더(102)에 출력한다. 상술한 것과 같이, 상기 내부 어드레스 신호(IADD2)는 상기 모드 설정 어드레스 신호(MADD)(즉, A1)와 상기 모드 설정 어드레스 신호(MADD)의 뒤를 잇는 상기 로우 어드레스 신호(RADD)(즉, A2)를 포함한다. 도 5에서 참조되는 것과 같이, 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)가 상기 공통 어드레스 버스(170)에 각각 로딩되는 시점이 서로 다르기 때문에, 상기 제2 및 제3 패스 게이트들(140, 150)의 온 또는 오프 시점을 조절함으로써, 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)가 서로 다른 장치들에 각각 출력될 수 있다. 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)를 전송하기 위해, 상기 내부 어드레스 분배기(100)가 상기 공통 어드레스 버스(170)만을 구비하면 되므로, 기생 캐패시턴스 성분에 따른 신호 간섭 문제를 방지하여, 내부 장치들의 오동작을 방지할 수 있고, 레이아웃 면적을 줄일 수 있다.Thereafter, when the first control signal ROPP is enabled, the first control logic circuit 121 enables the first internal control signal FPASS, and the first control signal generator 120 of FIG. The second control logic circuit 122 enables the second internal control signal SPASS. As a result, in response to the first internal control signal FPASS, the first pass gate 130 receives the internal address signal IADD1 and includes an internal address (including a mode setting address signal MADD). The signal IADD2 is output to the common address bus 170. In addition, in response to the second internal control signal SPASS, the row address signal RADD included in the internal address signal IADD2 received by the second pass gate 140 through the common address bus 170. ) Is output to the low free decoder 102. As described above, the internal address signal IADD2 is the row address signal RADD (i.e., A2) following the mode setting address signal MADD (i.e., A1) and the mode setting address signal MADD. It includes. As shown in FIG. 5, since the time points at which the mode setting address signal MADD and the row address signal RADD are respectively loaded on the common address bus 170 are different from each other, the second and third pass gates are different from each other. The mode setting address signal MADD and the row address signal RADD may be output to different devices, respectively, by adjusting the on or off timings of the devices 140 and 150. In order to transmit the mode setting address signal MADD and the row address signal RADD, the internal address divider 100 needs only the common address bus 170, thereby eliminating the problem of signal interference due to parasitic capacitance components. By preventing the malfunction of the internal devices, it is possible to reduce the layout area.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 내부 어드레스 분배기는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시킬 수 있다.As described above, the internal address divider according to the present invention transmits different address signals to different internal devices through a single common address bus, respectively, thereby preventing malfunction of internal devices due to signal interference and providing layout area. Can be reduced.

Claims (7)

제1 및 제2 제어 신호들에 응답하여, 제1 내지 제3 내부 제어 신호들을 발생하는 제어 신호 발생기;A control signal generator for generating first to third internal control signals in response to the first and second control signals; 입력 버퍼로부터 수신되는 입력 어드레스 신호로부터 로우 어드레스 신호 및 모드 설정 어드레스 신호를 포함하는 내부 어드레스 신호와, 칼럼 어드레스 신호를 분배하여 출력하는 칼럼 어드레스 분배기; 및A column address divider for dividing and outputting an internal address signal including a row address signal and a mode setting address signal and a column address signal from an input address signal received from an input buffer; And 상기 제1 내부 제어 신호에 응답하여, 상기 내부 어드레스 신호를 수신하고 공통 어드레스 버스를 통하여 제2 및 제3 패스 게이트들에 각각 출력하는 제1 패스 게이트를 포함하고,A first pass gate that receives the internal address signal and outputs to the second and third pass gates through a common address bus in response to the first internal control signal, 상기 제2 패스 게이트는 상기 제2 내부 제어 신호에 응답하여, 상기 공통 어드레스 버스를 통하여 수신되는 상기 로우 어드레스 신호를 로우 프리 디코더에 출력하고, 상기 제3 패스 게이트는 상기 제3 내부 제어 신호에 응답하여, 상기 공통 어드레스 버스를 통하여 수신되는 상기 모드 설정 어드레스 신호를 MRS(mode register set) 디코더에 출력하고,The second pass gate outputs the row address signal received through the common address bus to a low free decoder in response to the second internal control signal, and the third pass gate responds to the third internal control signal. Outputting the mode setting address signal received through the common address bus to a mode register set (MRS) decoder, 상기 제2 패스 게이트가 동작할 때, 상기 제3 패스 게이트는 동작하지 않는 반도체 메모리 장치의 내부 어드레스 분배기.And the third pass gate does not operate when the second pass gate operates. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, 상기 제어 신호 발생기는,The method of claim 1, wherein the control signal generator, 상기 제1 및 제2 제어 신호들에 응답하여, 상기 제1 내부 제어 신호를 출력 하는 제1 제어 로직 회로;A first control logic circuit outputting the first internal control signal in response to the first and second control signals; 상기 제1 제어 신호에 응답하여, 상기 제2 내부 제어 신호를 출력하는 제2 제어 로직 회로; 및A second control logic circuit outputting the second internal control signal in response to the first control signal; And 상기 제2 제어 신호에 응답하여, 상기 제3 내부 제어 신호를 출력하는 제3 제어 로직 회로를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.And a third control logic circuit outputting the third internal control signal in response to the second control signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제2항에 있어서, 상기 제1 제어 로직 회로는,The method of claim 2, wherein the first control logic circuit, 상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및A NOR gate outputting an internal logic signal in response to the first control signal and the second control signal; And 상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 제어 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.And an inverter for inverting the internal logic signal and outputting the inverted signal as the first internal control signal. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제2항에 있어서,3. The method of claim 2, 상기 제2 제어 로직 회로는 상기 제1 제어 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 내부 제어 신호로서 출력하는 지연 회로인 반도체 메모리 장치의 내부 어드레스 분배기.And the second control logic circuit is a delay circuit for delaying the first control signal for a set time and outputting the delayed signal as the second internal control signal. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제2항에 있어서,3. The method of claim 2, 상기 제3 제어 로직 회로는 상기 제2 제어 신호를 설정된 시간 동안 지연시 키고, 그 지연된 신호를 상기 제3 내부 제어 신호로서 출력하는 지연 회로인 반도체 메모리 장치의 내부 어드레스 분배기.And the third control logic circuit is a delay circuit that delays the second control signal for a set time and outputs the delayed signal as the third internal control signal. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서, 상기 제1 내지 제3 패스 게이트들 각각은,The method of claim 1, wherein each of the first to third pass gates, 상기 제1 내지 제3 내부 제어 신호들 중 하나를 반전시키는 인버터; 및An inverter for inverting one of the first to third internal control signals; And 상기 제1 내지 제3 내부 제어 신호들 중 하나와, 상기 인버터의 출력 신호에 응답하여, 온 또는 오프되는 전송 게이트를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.And a transfer gate turned on or off in response to one of the first to third internal control signals and an output signal of the inverter. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 칼럼 어드레스 분배기는 상기 칼럼 어드레스 신호를 칼럼 어드레스 버스에 출력하는 반도체 메모리 장치의 내부 어드레스 분배기.And the column address divider outputs the column address signal to a column address bus.
KR1020050072340A 2005-08-08 2005-08-08 Internal address divider for a semiconductor memory device with common address bus KR101161403B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050072340A KR101161403B1 (en) 2005-08-08 2005-08-08 Internal address divider for a semiconductor memory device with common address bus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050072340A KR101161403B1 (en) 2005-08-08 2005-08-08 Internal address divider for a semiconductor memory device with common address bus

Publications (2)

Publication Number Publication Date
KR20070017763A KR20070017763A (en) 2007-02-13
KR101161403B1 true KR101161403B1 (en) 2012-07-02

Family

ID=43651424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050072340A KR101161403B1 (en) 2005-08-08 2005-08-08 Internal address divider for a semiconductor memory device with common address bus

Country Status (1)

Country Link
KR (1) KR101161403B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101141312B1 (en) 2011-05-16 2012-05-04 동국대학교 산학협력단 Medical image processing method for blood vessel based on image fusion method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322181B1 (en) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 Semiconductor memory device having column path access control circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322181B1 (en) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 Semiconductor memory device having column path access control circuit

Also Published As

Publication number Publication date
KR20070017763A (en) 2007-02-13

Similar Documents

Publication Publication Date Title
KR100673904B1 (en) Semiconductor memory device
US7061823B2 (en) Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices
US7420391B2 (en) Circuit arrangement and method for operating a circuit arrangement
KR100567065B1 (en) Input circuir for a memory device
US7898877B2 (en) Synchronous semiconductor device and data processing system including the same
US9111607B2 (en) Multiple data rate memory with read timing information
KR100638748B1 (en) Semiconductor memory device
US20190102109A1 (en) Apparatuses and methods including memory commands for semiconductor memories
KR100883140B1 (en) Data output control circuit, semiconductor memory device and operation method thereof
US20080205186A1 (en) Semiconductor memory device and method for driving the same
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US7274237B2 (en) Measure control delay and method having latching circuit integral with delay circuit
US8015459B2 (en) Semiconductor memory device and method of performing a memory operation
US5969999A (en) Merged memory logic integrated circuits including buffers driven by adjustably delayed clock signals
KR101161403B1 (en) Internal address divider for a semiconductor memory device with common address bus
US20110085401A1 (en) Semiconductor memory device
US6876564B2 (en) Integrated circuit device and method for applying different types of signals to internal circuit via one pin
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
US7142467B2 (en) Synchronous semiconductor memory device
US20080250262A1 (en) Semiconductor memory device and method for generating internal control signal
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR20040090842A (en) Semiconductor memory device with selecting clock enable time
US7035164B2 (en) Semiconductor memory device with a bypass circuit for verifying the characteristics of an internal clock signal
US20070019496A1 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee