KR101155120B1 - Binary content addressable memory cell minimizing loss of data - Google Patents

Binary content addressable memory cell minimizing loss of data Download PDF

Info

Publication number
KR101155120B1
KR101155120B1 KR1020100096536A KR20100096536A KR101155120B1 KR 101155120 B1 KR101155120 B1 KR 101155120B1 KR 1020100096536 A KR1020100096536 A KR 1020100096536A KR 20100096536 A KR20100096536 A KR 20100096536A KR 101155120 B1 KR101155120 B1 KR 101155120B1
Authority
KR
South Korea
Prior art keywords
transistor
data
signal
input
memory
Prior art date
Application number
KR1020100096536A
Other languages
Korean (ko)
Other versions
KR20120035052A (en
Inventor
홍상훈
채민아
Original Assignee
경희대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경희대학교 산학협력단 filed Critical 경희대학교 산학협력단
Priority to KR1020100096536A priority Critical patent/KR101155120B1/en
Publication of KR20120035052A publication Critical patent/KR20120035052A/en
Application granted granted Critical
Publication of KR101155120B1 publication Critical patent/KR101155120B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

본 발명은 바이너리 내용 주소화 메모리(content addressable memory, CAM)에 관한 것으로, 보다 구체적으로 내용 주소화 메모리를 구성하는 전체 소자의 수를 줄여 내용 주소화 메모리의 사이즈를 작게함으로써 집적도를 높이고 소비 전력을 향상시킬 수 있으며, 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있는 내용 주소화 메모리에 관한 것이다.
본 발명에 따른 바이너리 내용 주소화 메모리는 종래 바이너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있으며 소형화되고 경량화된 제품을 설계하는데 도움을 준다. 또한 본 발명에 따른 바이너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 저장셀부로 인가되는 하이값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to binary content addressable memory (CAM), and more specifically, to reduce the number of total elements constituting the content addressable memory and to reduce the size of the content addressable memory, thereby increasing integration and reducing power consumption. The present invention relates to a content addressable memory capable of minimizing a loss of data stored in a memory during a refresh operation required for storing data or comparing and retrieving stored data stored in a memory.
The binary content addressing memory according to the present invention has a smaller number of constituent transistors compared to the conventional binary content addressing memory, so that the memory can be manufactured with a small size, thereby improving the integration, which is one of the most important factors in the memory design, and miniaturization. Helps to design a lightweight product. In addition, the binary content addressing memory according to the present invention controls a signal period of a high value applied to a storage cell unit during a refresh operation required for storing data in a memory or a comparison search for stored data stored in the memory. Minimize the loss of data stored in the system.

Description

데이터 손실을 최소화하는 바이너리 내용 주소화 메모리{Binary content addressable memory cell minimizing loss of data}Binary content addressable memory cell minimizing loss of data}

본 발명은 바이너리 내용 주소화 메모리(content addressable memory, CAM)에 관한 것으로, 보다 구체적으로 내용 주소화 메모리를 구성하는 전체 소자의 수를 줄여 내용 주소화 메모리의 사이즈를 작게함으로써 집적도를 높이고 소비 전력을 향상시킬 수 있으며, 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있는 내용 주소화 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to binary content addressable memory (CAM), and more specifically, to reduce the number of total elements constituting the content addressable memory and to reduce the size of the content addressable memory, thereby increasing integration and reducing power consumption. The present invention relates to a content addressable memory capable of minimizing a loss of data stored in a memory during a refresh operation required for storing data or comparing and retrieving stored data stored in a memory.

통상적인 메모리는 데이터가 저장되어 있는 주소를 정확히 알아야만 저장되어 있는 데이터에 접근할 수 있다. 그러나 내용 주소화 메모리 장치(Content Addressable Memory, CAM)는 데이터가 저장되어 있는 정확한 주소를 모르더라도 데이터의 내용을 입력하면 해당 내용의 데이터들이 저장되어 있는 위치의 주소를 찾아주는 기능을 갖는 메모리이다. 따라서 많은 데이터에서 특정 내용을 탐색할 경우 주어진 내용과 일치하는 데이터와 관련된 데이터를 찾을 수 있는 특유의 빠른 검색 특성 때문에 내용 주소화 메모리를 이용한 IP 주소 룩업 방법들이 널리 사용되고 있으며 데이터 검색 엔진에도 많이 이용되고 있다.Conventional memory needs to know exactly the address where the data is stored in order to access the stored data. However, a content addressable memory device (CAM) is a memory having a function of finding the address of a location where data of a corresponding content is stored even when the data is inputted even if the exact address where the data is stored is not known. Therefore, when searching for a specific content in a large amount of data, IP address lookup methods using the content addressing memory are widely used and widely used in the data search engine because of the unique fast search feature that can find the data related to the data matching the given content. have.

이러한 내용 주소화 메모리는 크게 바이너리 내용 주소화 메모리(binary CAM)와 터너리 내용 주소화 메모리(ternary CAM)로 구분할 수 있다. 바이너리 내용 주소화 메모리는 메모리에 0 또는 1 데이터가 저장되며, 입력되는 데이터와 저장되어 있는 데이터를 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다. 이에 반해 터너리 내용 주소화 메모리는 메모리에 0 또는 1 이외에 무정값(don't care)을 저장할 수 있으며, 저장되어 있는 데이터를 검색하는 경우에도 0, 1, 무정값의 조합을 입력하고 입력한 데이터와 저장되어 있는 값을 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다. Such content addressable memories can be broadly classified into binary content addressable memories (binary CAM) and ternary content addressable memories (ternary CAM). The binary content addressing memory stores 0 or 1 data in the memory and compares the input data with the stored data to search the address of the location where the data of the corresponding content is stored. In contrast, the ternary content addressable memory can store don't care in addition to 0 or 1 in memory, and input and enter a combination of 0, 1, and indefinite values even when searching stored data. Compare the data with the stored value and search the address of the location where the data of the contents is saved.

도 1은 바이너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 도면이다. 도 1(a)는 검색하고자 하는 데이터를 도시하고 있으며, 도 1(b)는 바이너리 내용 주소화 메모리에 저장되어 있는 데이터를 도시하고 있다. 도 1(a)에 도시되어 있는 것과 같이 검색하고자 하는 데이터는 1, 1, 0, 1, 0, 0, 1이다. 내용 주소화 메모리는 입력된 데이터와 저장되어 있는 데이터를 비교하며, 저장되어 있는 데이터 중 입력된 데이터와 일치하는, 3번째 행에 저장되어 있는 데이터를 일치 데이터로 검색한다. 이와 같이, 바이너리 내용 주소화 메모리는 입력된 데이터와 전체적으로 일치하는 내용의 데이터를 저장된 데이터에서 검색하기 때문에, 데이터가 저장되어 있는 주소를 모르더라도 데이터의 내용으로만 저장되어 있는 데이터를 용이하게 검색할 수 있다.1 is a view for explaining an example of retrieving data stored in the binary content addressing memory. FIG. 1A shows data to be searched, and FIG. 1B shows data stored in a binary content addressing memory. As shown in FIG. 1A, the data to be searched is 1, 1, 0, 1, 0, 0, 1. The content addressing memory compares the input data with the stored data, and searches the matching data for the data stored in the third row that matches the input data among the stored data. In this way, since the binary content addressing memory searches the stored data for the data that matches the input data as a whole, it is easy to search the data stored only with the content of the data without knowing the address where the data is stored. Can be.

도 2는 종래 바이너리 내용 주소화 메모리의 저장셀부를 설명하기 위한 개략적인 회로도이다.2 is a schematic circuit diagram illustrating a storage cell unit of a conventional binary content addressing memory.

도 2를 참고로 살펴보면, 종래 바이너리 내용 주소화 메모리의 저장셀부는 0, 1의 데이터를 저장하기 위한 저장부(10)와, 저장부(10)에 저장할 데이터를 입력하거나 저장된 데이터를 판단하기 위한 비교 데이터를 입력하기 위한 제1 비트라인(BL)과 제2 비트라인(BL/)으로 구성된 비트라인부, 저장부(10)의 활성화를 제어하는 워드라인(WL) 및 비트라인부(BL, BL/)을 통해 입력되는 비교데이터와 저장부(10)에 저장된 저장데이터를 비교하여 내용 주소화 메모리에 저장된 저장데이터와 입력된 비교데이터가 일치하는지 판단하는 비교 회로부(20)를 구비하고 있다.Referring to FIG. 2, the storage cell unit of the conventional binary content addressing memory includes a storage unit 10 for storing data of 0 and 1, and input data to be stored in the storage unit 10 or determine stored data. A bit line unit including a first bit line BL and a second bit line BL / for inputting comparison data, a word line WL and a bit line unit BL for controlling activation of the storage unit 10; And a comparison circuit 20 which compares the comparison data inputted through BL / with the stored data stored in the storage unit 10 and determines whether the stored data stored in the content addressing memory matches the input comparison data.

저장부(10)는 비트 라인부(BL, BL/)에 소스 연결된 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2), 순환 고리 형태로 연결되어 비트 라인부(BL, BL/)를 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I1, I2)를 구비하고 있다. 여기서 제1 인버터(I1)와 제2 인버터(I2)는 각각 1개의 PMOS 트랜지스터와 1개의 NMOS 트랜지스터로 구성되어 있다. The storage unit 10 is connected to the first NMOS transistor M1 and the second NMOS transistor M2, which are source-connected to the bit line units BL and BL /, in a cyclic ring shape to connect the bit line units BL and BL /. It is provided with a pair of inverters I1 and I2 which store the data input via. Here, the first inverter I1 and the second inverter I2 are each composed of one PMOS transistor and one NMOS transistor.

한편, 비교 회로부(20)는 프리차지 신호에 의해 하이 레벨로 프리차징되는 매칭 라인(ML), 한 쌍의 인버터(I1, I2)에 각각 게이트가 접속되어 있어 한 쌍의 인버터(I1, I2)에 저장된 데이터에 의해 활성화/비활성화되는 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4) 및 매칭 라인(ML)에 드레인이 연결된 제5 NMOS 트랜지스터(M5)를 구비하고 있다. 제3 NMOS 트랜지스터(M3)의 드레인과 제4 NMOS 트랜지스터(M4)의 소스는 서로 연결되어 있으며, 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4)가 연결되어 있는 노드(A)에 제5 NMOS 트랜지스터(M5)의 게이트가 연결되어 있다. 여기서 제5 NMOS 트랜지스터(M5)의 소스는 접지되어 있다. 저장부(10)에 저장되어 있는 데이터를 판단하는 경우, 워드 라인(WL)은 비활성화되며, 비트 라인부(BL, BL/)을 통해 입력된 비교 데이터와 저장부(10)에 저장된 저장데이터가 일치하는 경우 매칭 라인(ML)은 프리차징된 상태를 유지하여 하이 레벨의 비교값을 출력한다. 반면, 비트 라인부(BL, BL/)을 통해 입력된 비교 데이터와 저장부(10)에 저장된 저장 데이터가 상이한 경우 매칭 라인(ML)은 디스차징되어 로우 레벨의 비교값을 출력한다.On the other hand, the comparison circuit unit 20 has a gate connected to each of the matching line ML precharged to a high level by the precharge signal and the pair of inverters I1 and I2, and thus the pair of inverters I1 and I2. A third NMOS transistor M3, a fourth NMOS transistor M4, and a fifth NMOS transistor M5 having drains connected to the matching line ML are provided. The drain of the third NMOS transistor M3 and the source of the fourth NMOS transistor M4 are connected to each other, and are connected to a node A to which the third NMOS transistor M3 and the fourth NMOS transistor M4 are connected. 5 The gate of the NMOS transistor M5 is connected. Here, the source of the fifth NMOS transistor M5 is grounded. When determining the data stored in the storage unit 10, the word line WL is inactivated, and the comparison data inputted through the bit line units BL and BL / and the stored data stored in the storage unit 10 are stored. In case of a match, the matching line ML maintains a precharged state and outputs a high level comparison value. On the other hand, when the comparison data input through the bit line units BL and BL / and the stored data stored in the storage unit 10 are different, the matching line ML is discharged to output a low level comparison value.

위에서 살펴본 종래 바이너리 내용 주소화 메모리는 저장부(10)에 데이터를 입력하기 위하여 제1 입력 라인(BL)과 제2 입력 라인(BL/)에 개별적으로 각각 데이터를 입력하여야 한다. 더욱이 저장부(10)에는 다수의 트랜지스터들, 즉 저장부(10)에는 입력 라인부(BL, BL/)에 연결된 2개의 NMOS 트랜지스터들(M1, M2) 및 한 쌍의 인터버(I1, I2)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있다. 따라서 종래 바이너리 내용 주소화 메모리에는 저장부(10)에서 사용되는 6개의 트랜지스터와 비교 회로부(20)에서 사용되는 3개의 트랜지스터, 총 9개의 트랜지스터를 구비하고 있다.In the conventional binary content addressing memory described above, data must be input to the first input line BL and the second input line BL / separately to input data to the storage unit 10. Furthermore, a plurality of transistors in the storage unit 10, that is, two NMOS transistors M1 and M2 connected to the input line units BL and BL / in the storage unit 10, and a pair of interferors I1 and I2. Four transistors (not shown) constituting the (6), a total of six transistors are provided. Therefore, the conventional binary content addressing memory includes six transistors used in the storage unit 10 and three transistors used in the comparison circuit unit 20, a total of nine transistors.

메모리 설계에 있어 가장 중요하게 고려하여할 요인으로 메모리의 크기를 작게 하여 집적도를 늘리는 것이며, 또한 고성능 설계로 소비 전력을 줄이는 것이다. 그러나 종래 바이너리 내용 주소화 메모리는 비교 회로부(20)를 포함하여 총 9개의 트랜지스터를 기본적으로 사용하고 있으며, 저장부(10)에 데이터를 저장하기 위하여 제1 입력 라인(BL)과 제2 입력 라인(BL/)에 각각 데이터를 개별적으로 입력하여야 한다. 따라서 종래 바이너리 내용 주소화 메모리는 집적화에 한계를 가지며, 많은 트랜지스터와 제1 입력 라인과 제2 입력 라인을 이용함으로써 소비 전력이 많고 프로세스가 복잡하여 높은 성능을 발휘하지 못한다는 문제점을 가진다.The most important factor to consider in the memory design is to increase the density by making the memory smaller, and also to reduce the power consumption by the high performance design. However, the conventional binary content addressing memory basically uses a total of nine transistors including the comparison circuit unit 20, and the first input line BL and the second input line to store data in the storage unit 10. You must enter each data separately in (BL /). Therefore, the conventional binary content addressable memory has a limitation in integration, and has a problem in that high performance is consumed due to high power consumption and complicated processes by using many transistors, first input lines, and second input lines.

따라서 본 발명은 종래 바이너리 내용 주소화 메모리가 가지는 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 목적은 바이너리 내용 주소화 메모리에 사용되는 소자의 수를 줄여 작은 면적을 차지하는 바이너리 내용 주소화 메모리를 제공하는 것이다.Accordingly, the present invention is to solve the problems of the conventional binary content addressing memory, and an object of the present invention is to provide a binary content addressing memory that occupies a small area by reducing the number of devices used in the binary content addressing memory. It is.

본 발명이 이루고자 하는 다른 목적은 바이너리 내용 주소화 메모리의 크기를 줄여 집적도를 향상시킬 수 있는 바이너리 내용 주소화 메모리를 제공하는 것이다.Another object of the present invention is to provide a binary content addressable memory that can improve the degree of integration by reducing the size of the binary content addressable memory.

본 발명이 이루고자 하는 또 다른 목적은 바이너리 내용 주소화 메모리 셀을 구성하는 트랜지스터의 수를 줄여 소비 전력을 줄일 수 있는 바이너리 내용 주소화 메모리를 제공하는 것이다.Another object of the present invention is to provide a binary content addressable memory that can reduce power consumption by reducing the number of transistors constituting the binary content addressable memory cell.

본 발명이 이루고자 하는 또 다른 목적은 구성 트랜지스터의 수를 줄이고 단일 데이터 입력으로 데이터를 저장하여 적은 프로세스로 데이터 저장 또는 비교를 가능하게 하여 높은 성능을 발휘할 수 있는 바이너리 내용 주소화 메모리를 제공하는 것이다.It is another object of the present invention to provide a binary content addressable memory that can exhibit high performance by reducing the number of constituent transistors and storing data with a single data input to enable data storage or comparison in a small process.

본 발명이 이루고자 하는 또 다른 목적은 바이너리 내용 주소화 메모리의 저장셀부에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 저장셀부에 저장되어 있는 저장 데이터를 비교 검색시 저장셀부에 저장되어 있는 데이터의 손실을 최소화할 수 있는 내용 주소화 메모리를 제공하는 것이다.Another object of the present invention is to lose data stored in a storage cell unit during a refresh operation required to store data in a storage cell unit of a binary content addressing memory or when comparing and searching stored data stored in the storage cell unit. It is to provide a content addressable memory that can be minimized.

위에서 언급한 목적을 달성하기 위하여 본 발명에 따른 바이너리 내용 주소화 메모리는 데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터를 구비하는 저장셀부와, 제1 트랜지스터의 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제3 트랜지스터와, 활성화 여부에 따라 제1 트랜지스터의 소스로 입력되는 유지 신호 또는 비교 데이터 신호를 차단 제어하는 제4 트랜지스터와, 유지 신호 또는 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 유지 신호 또는 비교 데이터 신호를 생성하는 주기 제어부를 포함한다.In order to achieve the above-mentioned object, a binary content addressing memory according to the present invention includes a storage cell unit including a first transistor and a second transistor for storing data, and a blocking control for a refresh signal input to a source of the first transistor. A third transistor, a fourth transistor for blocking and controlling a sustain signal or a comparison data signal input to a source of the first transistor according to whether the first transistor is activated, and a period of a low value or a high value of the sustain signal or the comparison data signal is controlled and maintained And a period controller for generating a signal or a comparison data signal.

여기서 저장셀부의 리프레쉬 동작시, 주기 제어부는 로우값의 유지 신호를 생성하며, 제4 트랜지스터는 활성화되어 생성한 로우값의 유지 신호를 제1 트랜지스터의 소스로 입력시키는 것을 특징으로 한다.Here, during the refresh operation of the storage cell unit, the period controller generates a low value sustain signal, and the fourth transistor inputs the low value sustain signal generated by activation to the source of the first transistor.

여기서 저장셀부에 저장된 데이터의 검색 동작시, 주기 제어부는 비교 데이터 신호의 하이값 주기를 제어하여 비교 데이터 신호를 생성하며, 제4 트랜지스터는 활성화되어 생성한 비교 데이터 신호를 제1 트랜지스터의 소스로 입력시키는 것을 특징으로 한다.In this case, during a data retrieval operation stored in the storage cell unit, the period controller generates a comparison data signal by controlling a high value period of the comparison data signal, and the fourth transistor is activated and inputs the generated comparison data signal as a source of the first transistor. It is characterized by.

여기서 제4 트랜지스터의 게이트로 비교 데이터 신호 또는 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되며, 제4 트랜지스터의 소스로 비교 데이터 신호 또는 유지 신호가 입력된다.The blocking control signal for blocking the comparison data signal or the sustain signal is input to the gate of the fourth transistor, and the comparison data signal or the sustain signal is input to the source of the fourth transistor.

바람직하게, 주기 제어부는 입력되는 하이값과 로우값 중 하나의 신호를 출력하는 멀티플렉서와, 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 주기 결정부를 포함하는 것을 특징으로 한다.Preferably, the period controller includes a multiplexer for outputting a signal of one of a high value and a low value to be input, and a period determiner for determining a period of a high or low value signal output through the multiplexer.

바람직하게, 제1 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 NMOS 트랜지스터이며, 제2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.Preferably, the first transistor, the third transistor, and the fourth transistor are NMOS transistors, and the second transistor is a PMOS transistor.

여기서 저장셀부는 워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제0 트랜지스터와, 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터와 제1 비트라인(BL) 및 제2 비트라인(BL/)을 통해 입력된 비교 데이터를 비교하여 비교값을 출력하는 비교 회로부를 더 포함하며, 제1 트랜지스터와 제2 트랜지스터는 제0 트랜지스터의 활성화시 제1 비트라인(BL)을 통해 입력된 저장 데이터를 저장하는 것을 특징으로 한다.In this case, the storage cell unit includes a first transistor whose gate is connected to a word line WL to be activated and controlled, the storage data stored in the first transistor and the second transistor, the first bit line BL, and the second bit line BL /. And a comparison circuit unit configured to compare the comparison data inputted through the first output circuit, and output a comparison value, wherein the first transistor and the second transistor store the stored data input through the first bit line BL when the zero transistor is activated. Characterized in that.

비교 회로부는 비교 신호에 따라 프리차지되는 매치라인과, 매치라인이 프리자치된 후 제1 및 제2 비트라인(BL, BL/)을 통해 입력된 비교 데이터와 저장 데이터에 따라 활성화 제어되어 매치라인으로 비교값을 출력하는 제5 트랜지스터를 포함한다.The comparison circuit unit is activated and controlled according to the match line precharged according to the comparison signal, and the comparison data and stored data input through the first and second bit lines BL and BL / after the match line is pre- autonomous. And a fifth transistor for outputting a comparison value.

본 발명에 따른 바이너리 내용 주소화 메모리는 종래 바이너리 내용 주소화 메모리와 비교하여 다음과 같은 다양한 효과들을 가진다.The binary content addressing memory according to the present invention has various effects as follows as compared to the conventional binary content addressing memory.

첫째, 본 발명에 따른 바이너리 내용 주소화 메모리는 종래 바이너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있다.First, the binary content addressing memory according to the present invention has a smaller number of transistors compared to the conventional binary content addressing memory, so that the memory can be manufactured with a small size, thereby improving the integration, which is one of the most important factors in the memory design. have.

둘째, 본 발명에 따른 바이너리 내용 주소화 메모리는 집적도를 향상시킴으로써 소형화되고 경량화된 제품을 설계하는데 도움을 준다.Second, the binary content addressable memory according to the present invention helps to design a compact and lightweight product by increasing the density.

셋째, 본 발명에 따른 바이너리 내용 주소화 메모리는 적은 수의 트랜지스터를 이용하여 바이너리 내용 주소화 메모리의 기능을 수행함으로써, 소비 전력을 줄일 수 있다.Third, the binary content addressing memory according to the present invention can reduce power consumption by performing a function of the binary content addressing memory using a small number of transistors.

넷째, 본 발명에 따른 바이너리 내용 주소화 메모리는 트랜지스터의 수를 줄이고 단일 데이터로 데이터를 저장하여 적은 프로세스로 데이터 저장 또는 비교가 가능함으로써, 높은 성능을 발휘할 수 있다.Fourth, the binary content addressable memory according to the present invention can exhibit high performance by reducing the number of transistors, storing data as single data, and storing or comparing data in a small process.

다섯째, 본 발명에 따른 바이너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 저장부로 인가되는 하이값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.Fifth, the binary content addressing memory according to the present invention controls a signal period of a high value applied to a storage unit during a refresh operation required for storing data in a memory or a comparison search for stored data stored in the memory. Minimize the loss of data stored in the system.

도 1은 바이너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 도면이다.
도 2는 종래 바이너리 내용 주소화 메모리을 설명하기 위한 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리(100)의 회로도를 도시하고 있다.
도 4는 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리(200)의 회도를 도시하고 있다.
도 5는 본 발명의 일 실시예 또는 다른 실시예에 따른 바이너리 내용 주소화 메모리의 저장셀부(110, 210)의 일 예를 설명하기 위한 회로도이다.
도 6은 본 발명에 따른 바이너리 내용 주소화 메모리에서 0, 1을 저장하기 위해 제1 입력 라인(BL)에 입력되는 데이터와 바이너리 메모리에 저장된 데이터를 비교 검색하기 위하여 제1 입력 라인(BL)과 제2 입력 라인(BL/)으로 입력되는 데이터를 도시하고 있다.
도 7은 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리의 제2 데이터 입력부를 보다 구체적으로 설명하기 위한 기능 블록도의 일 예를 도시하고 있다.1 is a view for explaining an example of retrieving data stored in the binary content addressing memory.
2 is a schematic circuit diagram illustrating a conventional binary content addressing memory.
3 shows a circuit diagram of a binary content addressable memory 100 in accordance with one embodiment of the present invention.
4 illustrates a circuit diagram of a binary content addressable memory 200 in accordance with another embodiment of the present invention.
FIG. 5 is a circuit diagram illustrating an example of storage cell units 110 and 210 of a binary content addressing memory according to an exemplary embodiment or another embodiment of the present invention.
FIG. 6 illustrates a first input line BL for comparing and searching data input to the first input line BL to store data 0 and 1 in a binary content addressing memory according to the present invention. The data input to the second input line BL / is shown.
FIG. 7 illustrates an example of a functional block diagram for more specifically describing a second data input unit of a binary content addressing memory according to another embodiment of the present invention.

이하 첨부한 도면을 참고로 본 발명에 따른 바이너리 내용 주소화 메모리에 대해 보다 구체적으로 살펴본다.Hereinafter, a binary content addressing memory according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리의 회로도를 도시하고 있으며, 도 4는 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리의 회로도를 도시하고 있다.3 is a circuit diagram of a binary content addressing memory according to an embodiment of the present invention, and FIG. 4 is a circuit diagram of a binary content addressing memory according to another embodiment of the present invention.

먼저 도 3을 참고로 본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리(100)에 대해 보다 구체적으로 살펴보면, 본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장셀부(110), 저장셀부(110)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트라인(BL, BL/)을 프리챠지(precharge)시키는 프리챠지부(120) 및 저장셀부(110)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장셀부(110)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(130)를 구비하고 있다.First, referring to FIG. 3, the binary content addressing memory 100 according to an embodiment of the present invention will be described in detail. The binary content addressing memory according to an embodiment of the present invention stores or stores data. Is compared with the comparison data and outputs a comparison value, the precharge unit for precharging the bit line (BL, BL /) during the storage operation or refresh operation in the storage cell unit 110, the storage cell unit 110 outputs the comparison value And a sensing unit 130 for sensing data stored in the storage cell unit 110 and amplifying the sensed data to refresh the data stored in the storage cell unit 110.

저장셀부(110)에 저장하고자 하는 데이터 또는 저장셀부(110)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터는 데이터 입력부(140)를 통해 입력된다.The comparison data for searching data stored in the storage cell unit 110 or data stored in the storage cell unit 110 is input through the data input unit 140.

본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리(100)에서 리프레시 동작시 또는 데이터 검색시 제2 비트라인(BL/)을 통해 저장셀부(110)의 트랜지스터(M1)로 인가되는 리프레쉬 신호 또는 비교 데이터 신호가 하이값을 가지거나 하이값을 가지는 리프레쉬 신호 또는 비교 데이터 신호가 오래시간 동안 제2 비트라인(BL/)을 통해 저장셀부(110)의 트랜지스터(M1)로 인가되는 경우 저장셀부(110)의 저장부(M1, M2)에 저장된 데이터가 빨리 손실되는 경우가 발생하게 된다.The refresh signal applied to the transistor M1 of the storage cell unit 110 through the second bit line BL / during a refresh operation or data retrieval in the binary content addressing memory 100 according to an exemplary embodiment of the present invention. When the comparison data signal has a high value or when a refresh signal or a comparison data signal having a high value is applied to the transistor M1 of the storage cell unit 110 through the second bit line BL / for a long time, the storage cell unit ( The data stored in the storage units M1 and M2 of the 110 may be quickly lost.

도 4에 도시되어 있는 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리는 도 3을 참고로 설명한 본 발명의 일 실시예에 따른 바이너리 내용 주소화 메모리가 가지는 문제점을 극복하기 위한 것으로, 도 4를 참고로 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리(200)에 대해 보다 구체적으로 살펴본다. 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장셀부(210), 저장셀부(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트라인(BL, BL/)을 프리챠지(precharge)시키는 프리챠지부(220) 및 저장셀부(210)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장셀부(210)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(230)를 구비하고 있다. The binary content addressing memory according to another embodiment of the present invention illustrated in FIG. 4 is to overcome the problems of the binary content addressing memory according to the embodiment of the present invention described with reference to FIG. 3. The binary content addressing memory 200 according to another embodiment of the present invention will be described in more detail with reference to FIG. According to another embodiment of the present invention, a binary content addressing memory may store data in a storage cell unit 210 or a storage cell unit 210 that outputs a comparison value by comparing the stored data or the stored data with comparison data, or During the refresh operation, the data stored in the precharge unit 220 and the storage cell unit 210 which precharges the bit lines BL and BL / are sensed and amplified by the sensed data to the storage cell unit 210. A sensing unit 230 for refreshing the stored data is provided.

저장셀부(210)와 프리챠지부(220)을 연결하는 제2 비트라인(BL/)에는 리프레쉬부(230)에서 저장셀부(210)로 입력되는 리프레쉬 신호를 차단 제어하는 트랜지스터(M13)가 접속되어 있으며, 제1 비트라인(BL)과 제2 비트라인(BL/)에는 각각 저장셀부(210)에 저장하고자 하는 데이터 또는 저장셀부(210)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터를 입력하기 위한 제1 데이터 입력부(241)와 제2 데이터 입력부(243)가 접속되어 있다. 제2 데이터 입력부(243)는 저장셀부(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 트랜지스터(M13)와 함께 저장셀부(210)로 입력되는 신호를 로우값으로 유지시켜 주거나, 저장셀부(210)에 저장되어 있는 데이터를 검색시 제2 비트라인(BL/)을 통해 저장셀부(210)로 입력되는 비교 데이터의 하이값 주기를 최소로 제어하여 저장셀부(210)에 저장되어 있는 데이터의 손실을 줄인다 .A transistor M13 is connected to the second bit line BL / connecting the storage cell unit 210 and the precharge unit 220 to block the refresh signal input from the refresh unit 230 to the storage cell unit 210. Comparing data for searching data stored in the storage cell unit 210 or data stored in the storage cell unit 210 is input to the first bit line BL and the second bit line BL /, respectively. The first data input unit 241 and the second data input unit 243 are connected to each other. The second data input unit 243 maintains a signal input to the storage cell unit 210 together with the transistor M13 to the low value during the storage operation or the refresh operation to the storage cell unit 210, or the storage cell unit 210. In the case of retrieving the data stored in the C), loss of data stored in the storage cell unit 210 is controlled by controlling the high value period of the comparison data inputted to the storage cell unit 210 through the second bit line BL / to a minimum. To reduce.

도 5는 본 발명의 일 실시예 또는 다른 실시예에 따른 바이너리 내용 주소화 메모리의 저장셀부(110, 210)의 일 예를 설명하기 위한 회로도이다.FIG. 5 is a circuit diagram illustrating an example of storage cell units 110 and 210 of a binary content addressing memory according to an exemplary embodiment or another embodiment of the present invention.

도 5를 참고로 보다 구체적으로 살펴보면, 본 발명에 따른 바이너리 내용 주소화의 저장셀부는 0 또는 1의 데이터를 저장하기 위한 저장부(310)와 저장부(310)에 저장할 데이터를 입력하거나 제1 비교 데이터를 입력하기 위한 제1 비트 라인(BL)과 제2 비교 데이터를 입력하기 위한 제2 비트 라인(BL/)로 구성된 비트 라인부, 저장부(310)에 저장된 데이터와 비교 데이터를 비교하여 바이너리 내용 주소화 메모리에 저장된 데이터를 판단하는 비교 회로부(320)을 구비하고 있다.Referring to FIG. 5 in more detail, the storage cell unit of the binary content addressing according to the present invention inputs data to be stored in the storage unit 310 and the storage unit 310 for storing data of 0 or 1 or the first one. A bit line unit including a first bit line BL for inputting comparison data and a second bit line BL / for inputting second comparison data, and comparing the data stored in the storage unit 310 with the comparison data Comparing circuitry 320 for determining data stored in binary content addressing memory.

저장부(310)는 제1 트랜지스터(M0), 제2 트랜지스터(M1), 제3 트랜지스터(M2)를 구비하고 있다. 제1 NMOS 트랜지스터(M0)의 소스, 드레인 및 게이트는 각각 제1 비트라인(BL), 제2 트랜지스터(M1)와 제3 트랜지스터(M2)의 게이트, 워드 라인(WL))에 연결되어 있다. 한편, 제2 트랜지스터(M1)의 소스와 드레인은 각각 제2 비트 라인(BL/)과 제3 트랜지스터(M2)의 드레인에 연결되어 있으며, 제3 트랜지스터(M2)의 소스는 제1 비트 라인(BL)에 연결되어 있다.The storage unit 310 includes a first transistor M0, a second transistor M1, and a third transistor M2. The source, drain and gate of the first NMOS transistor M0 are connected to the first bit line BL, the gate of the second transistor M1 and the third transistor M2, and the word line WL, respectively. On the other hand, the source and the drain of the second transistor M1 are connected to the drain of the second bit line BL / and the third transistor M2, respectively, and the source of the third transistor M2 is the first bit line ( BL).

한편, 비교 회로부(320)는 매칭 라인(ML)과 제4 트랜지스터(M3)를 구비하여 구성되어 있다. 제2 트랜지스터(M1)의 드레인과 제3 트랜지스터(M2)의 드레인은 서로 연결되어 있으며, 제4 트랜지스터(M3)의 게이트는 제2 트랜지스터(M1)의 드레인과 제3 트랜지스터(M2)의 드레인의 연결 노드(A)에 연결되어 있다. 제4 트랜지스터(M3)의 드레인은 매칭 라인(ML)과 연결되어 있으며, 제4 NMOS 트랜지스터(M3)의 소스는 접지되어 있다. 비교 회로부(320)는 저장부(310)에 저장된 저장 데이터와 비트 라인부(BL, BL/)을 통해 입력된 비교 데이터를 비교하여 비교 결과값을 매칭 라인(ML)으로 출력한다.The comparison circuit 320 includes a matching line ML and a fourth transistor M3. The drain of the second transistor M1 and the drain of the third transistor M2 are connected to each other, and the gate of the fourth transistor M3 is connected to the drain of the second transistor M1 and the drain of the third transistor M2. It is connected to the connection node (A). The drain of the fourth transistor M3 is connected to the matching line ML, and the source of the fourth NMOS transistor M3 is grounded. The comparison circuit 320 compares the stored data stored in the storage 310 with the comparison data input through the bit line units BL and BL /, and outputs a comparison result as a matching line ML.

바람직하게, 제1 트랜지스터(M0), 제3 트랜지스터(M2), 제4 트랜지스터(M3)는 NMOS 트랜지스터이며, 제2 트랜지스터(M1)는 PMOS 트랜지스터이다.Preferably, the first transistor M0, the third transistor M2, and the fourth transistor M3 are NMOS transistors, and the second transistor M1 is a PMOS transistor.

도 6은 본 발명에 따른 저장셀부에 0 또는 1을 저장하기 위해 제1 비트 라인(BL)에 입력되는 데이터와 바이너리 메모리 셀에 저장된 데이터를 비교 검색하기 위하여 제1 비트 라인(BL)과 제2 비트 라인(BL/)으로 입력되는 비교 데이터를 도시하고 있다.FIG. 6 is a diagram illustrating a comparison between a first bit line BL and a second bit for comparing and searching data stored in a binary memory cell with data input to a first bit line BL to store 0 or 1 in a storage cell unit according to an exemplary embodiment of the present invention. The comparison data input to the bit line BL / is shown.

도 6(a)에 도시되어 있는 것과 같이, 0을 바이너리 내용 주소화 메모리의 저장셀부에 저장하기 위하여 제1 비트 라인(BL)에 0을 입력하고, 1을 바이너리 내용 주소화 메모리의 저장셀부에 저장하기 위하여 제1 비트 라인(BL)에 1을 입력한다. 한편, 도 6(b)에 도시되어 있는 것과 같이, 바이너리 내용 주소화 메모리의 저장셀부에 저장된 데이터가 0인지를 판단하기 위하여 제1 비트 라인(BL)에 0을 입력하고 제2 비트 라인(BL/)에 1을 입력하며, 바이너리 내용 주소화 메모리의 저장셀부에 저장된 데이터가 1인지를 판단하기 위하여 제1 비트 라인(BL)에 1을 입력하고 제2 비트 라인(BL/)에 0을 입력한다.As shown in Fig. 6A, in order to store 0 in the storage cell portion of the binary content addressing memory, 0 is input to the first bit line BL, and 1 is stored in the storage cell portion of the binary content addressing memory. 1 is input to the first bit line BL for storage. Meanwhile, as illustrated in FIG. 6B, in order to determine whether data stored in the storage cell unit of the binary content addressing memory is 0, 0 is input to the first bit line BL and the second bit line BL is used. / 1, input 1 to the first bit line BL and 0 to the second bit line BL / to determine whether the data stored in the storage cell portion of the binary content addressing memory is 1 do.

도 7은 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리의 제2 데이터 입력부(243)를 보다 구체적으로 설명하기 위한 기능 블록도의 일 예를 도시하고 있다.FIG. 7 illustrates an example of a functional block diagram for describing the second data input unit 243 of the binary content addressing memory according to another embodiment of the present invention in more detail.

도 7을 참고로 살펴보면, 제2 데이터 입력부(243)는 활성화 여부에 따라 트랜지스터(M1)의 소스로 입력되는 유지 신호 또는 비교 데이터 신호를 차단 제어하는 트랜지스터(M15)와, 유지 신호 또는 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 유지 신호 또는 비교 데이터 신호를 생성하는 주기 제어부(410)를 포함한다. 주기 제어부(410)는 트랜지스터(M15)를 활성화/비활성화시키기 위한 차단 제어 신호를 생성하는 차단 제어부(411), 입력되는 하이값과 로우값 중 하나의 신호를 출력하는 멀티플렉서(413) 및 멀티플렉서(413)를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 주기 결정부(415)를 구비하고 있다. 트랜지스터(M15)의 게이트로 비교 데이터 신호 또는 유지 신호를 차단 제어하기 위한 차단제어 신호가 입력되며, 트랜지스터(M15)의 소스로 비교 데이터 신호 또는 유지 신호가 입력된다.Referring to FIG. 7, the second data input unit 243 may include a transistor M15 for blocking and controlling a sustain signal or a comparison data signal input to a source of the transistor M1, and a sustain signal or a comparison data signal depending on whether the second data input unit 243 is activated. And a period control unit 410 for generating a sustain signal or a comparison data signal by controlling a period of a low value or a high value of. The period controller 410 may include a blocking controller 411 for generating a blocking control signal for activating / deactivating the transistor M15, a multiplexer 413 and a multiplexer 413 for outputting one of a high value and a low value input thereto. And a period determination unit 415 for determining a period of a high value signal or a low value signal that is output through the reference signal. A blocking control signal for blocking control of the comparison data signal or the sustain signal is input to the gate of the transistor M15, and the comparison data signal or the sustain signal is input to the source of the transistor M15.

저장셀부(110, 210)의 리프레쉬 동작시, 주기 결정부(415)는 멀티플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 로우값을 선택하여 로우값을 가지는 유지 신호를 생성한다. 차단 제어부(411)는 트랜지스터(M15)를 활성화시켜 로우값의 유지 신호가 트랜지스터(M1)의 소스로 입력되도록 제어한다.In the refresh operation of the storage cell units 110 and 210, the period determiner 415 selects a low value among high or low value signals input through the multiplexer 413 to generate a sustain signal having a low value. The blocking control unit 411 activates the transistor M15 to control the low value sustain signal to be input to the source of the transistor M1.

한편 저장셀부(110, 210)에 저장된 데이터의 검색 동작시 제2 비트라인(BL/)을 통해 트랜지스터(M1)로 입력되는 비교 데이터가 하이값을 가지는 경우, 주기 결정부(415)는 멀티플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 하이값 신호를 선택하며 동시에 하이값 주기가 최소로 되도록 리턴투제로펄스(rerurn to zero pulse)형태로 비교 데이터 신호를 생성한다. 차단 제어부(411)는 트랜지스터(M15)를 활성화시켜 생성한 비교 데이터 신호가 트랜지스터(M1)의 소스로 입력되도록 제어한다.On the other hand, when the comparison data input to the transistor M1 through the second bit line BL / has a high value during a data retrieval operation stored in the storage cell units 110 and 210, the period determiner 415 may use the multiplexer ( The high value signal is selected from among the high value signal or the low value signal input through the 413 and at the same time, the comparison data signal is generated in the form of a return to zero pulse to minimize the high value period. The blocking control unit 411 controls the comparison data signal generated by activating the transistor M15 to be input to the source of the transistor M1.

도 4, 도 5 및 도 7를 참고로 본 발명에 따른 바이너리 내용 주소화 메모리의 리프레쉬 동작, 데이터 저장 동작 및 저장된 데이터의 검색 동작을 보다 구체적으로 살펴본다.4, 5 and 7 will be described in more detail the refresh operation, the data storage operation and the search operation of the stored data of the binary content addressing memory according to the present invention.

<리프레쉬 동작><Refresh operation>

바이너리 내용 주소화 메모리(200)의 저장셀부(210)을 리프레쉬하기 위하여, 트랜지스터(M13)를 활성화시키고 트랜지스터(M14, M15)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 즉, EQ라인을 통해 트랜지스터(M5, M6)를 순간적으로 활성화시켜 제1 비트라인(BL)과 제2 비트라인(BL/)를 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 트랜지스터(M0)을 활성화시킴으로써, 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터는 제1 비트라인(BL)과 제2 비트라인(BL/)을 통해 센싱부(230)에 입력되어 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터를 증폭한다. 센싱부(230)에서 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터를 증폭하는 순간, 트랜지스터(M13)를 비활성화시켜 센싱부(230)의 리프레쉬 신호가 트랜지스터(M1)의 소스로 입력되는 것을 차단하며, 제2 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 제2 비트라인(BL/)를 통해 트랜지스터(M1)의 소스로 유지 신호를 입력함으로써, 저장부에 복원하고자 하는 데이터의 손실을 최소화한다. 제1 비트라인(BL)을 통해 저장부의 트랜지스터(M1, M2)에 복원하고자 하는 데이터가 충분히 복원된 경우 워드라인(WL)을 통해 트랜지스터(M0)을 비활성화시키고 센싱부(230)도 종료시킨다. In order to refresh the storage cell unit 210 of the binary content addressing memory 200, the precharge unit 220 is operated while the transistor M13 is activated and the transistors M14 and M15 are inactivated. The transistors M5 and M6 are momentarily activated to precharge the first bit line BL and the second bit line BL / to V DD / 2. By activating the transistor M0 through the word line WL, the data stored in the transistors M1 and M2 of the storage unit may be sensed through the first bit line BL and the second bit line BL /. The data input to 230 amplifies data stored in the transistors M1 and M2 of the storage unit. When the sensing unit 230 amplifies the data stored in the transistors M1 and M2 of the storage unit, the transistor M13 is deactivated so that the refresh signal of the sensing unit 230 is input to the source of the transistor M1. The second data input unit 243 generates a low value sustain signal and inputs a sustain signal to the source of the transistor M1 through the second bit line BL /, thereby restoring the data to be restored. Minimize losses. When the data to be restored to the transistors M1 and M2 of the storage unit is sufficiently restored through the first bit line BL, the transistor M0 is inactivated and the sensing unit 230 is terminated through the word line WL.

리프레쉬 동작시 리프레쉬 신호가 저장부의 트랜지스터(M1)로 입력되는 것을 차단하고, 트랜지스터(M1)의 소스로 입력되는 신호를 로우값으로 유지하여 트랜지스터(M1)에 하이값 신호가 인가되는 것을 방지함으로써, 저장부의 트랜지스터(M1,M2)에 저장되어 있는 데이터의 손실을 최소화한다.
By preventing the refresh signal from being input to the transistor M1 of the storage unit during the refresh operation, and keeping the signal input to the source of the transistor M1 at a low value to prevent the high value signal from being applied to the transistor M1, The loss of data stored in the transistors M1 and M2 of the storage unit is minimized.

<저장 동작><Save operation>

바이너리 내용 주소화 메모리(200)의 저장셀부(210)에 데이터를 저장(write)하기 위하여, 트랜지스터(M13)를 활성화시키고 트랜지스터(M14, M15)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 즉, EQ라인을 통해 트랜지스터(M5, M6)를 순간적으로 활성화시켜 제1 비트라인(BL)과 제2 비트라인(BL/)를 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 트랜지스터(M0)을 활성화시킴으로써, 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터는 제1 비트라인(BL)과 제2 비트라인(BL/)을 통해 센싱부(230)에 입력되어 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터를 증폭한다. 센싱부(230)에서 저장부의 트랜지스터(M1, M2)에 저장되어 있는 데이터를 증폭하는 순간, 트랜지스터(M13)를 비활성화시켜 센싱부(230)의 리프레쉬 신호가 트랜지스터(M1)의 소스로 입력되는 것을 차단하며, 제2 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 제2 비트라인(BL/)를 통해 트랜지스터(M1)의 소스로 유지 신호를 입력한다. 제1 데이터 입력부(241)의 트랜지스터(M14)를 활성화시켜 저장부의 트랜지스터(M1, M2)에 저장시키고자 하는 저장 데이터를 제1 비트 라인(BL)을 통해 저장부의 트랜지스터(M1, M2)에 입력하여 리프레쉬 신호에 의해 저장부의 트랜지스터(M1, M2)에 저장된 데이터를 유지하거나 리프레쉬 신호에 의해 저장부의 트랜지스터(M1, M2)에 저장된 데이터를 입력된 저장 데이터로 변경한다.
In order to store data in the storage cell unit 210 of the binary content addressing memory 200, the precharge unit 220 is operated while the transistor M13 is activated and the transistors M14 and M15 are inactivated. In other words, the transistors M5 and M6 are momentarily activated through the EQ line to precharge the first bit line BL and the second bit line BL / to V DD / 2. By activating the transistor M0 through the word line WL, the data stored in the transistors M1 and M2 of the storage unit may be sensed through the first bit line BL and the second bit line BL /. The data input to 230 amplifies data stored in the transistors M1 and M2 of the storage unit. When the sensing unit 230 amplifies the data stored in the transistors M1 and M2 of the storage unit, the transistor M13 is deactivated so that the refresh signal of the sensing unit 230 is input to the source of the transistor M1. The second data input unit 243 generates a sustain signal having a low value and inputs the sustain signal to the source of the transistor M1 through the second bit line BL /. The storage data to be activated in the transistor M14 of the first data input unit 241 and stored in the transistors M1 and M2 of the storage unit is input to the transistors M1 and M2 of the storage unit through the first bit line BL. The data stored in the transistors M1 and M2 of the storage unit by the refresh signal is retained or the data stored in the transistors M1 and M2 of the storage unit by the refresh signal is changed into the input stored data.

<검색 동작><Search behavior>

바이너리 내용 주소화 메모리(200)의 저장셀부(210)에 저장된 데이터를 검색하기 위하여, 먼저 저장부를 구성하는 트랜지스터(M1, M2)의 드레인측을 초기화한다. 트랜지스터(M1, M2)를 로우값으로 초기화하기 위하여 워드 라인(WL)을 통해 트랜지스터(M0)을 비활성화시키고 트랜지스터(M13, M14, M15)를 활성화시킨다. 이 때 제1 데이터 입력부(241)과 제2 데이터 입력부(243)를 통해 저장부의 트랜지스터(M1, M2) 소스로 각각 입력되는 데이터는 로우값을 가지는 신호이다. 그 다음 매칭 라인(ML)을 프리챠지하며, 제1 데이터 입력부(241)과 제2 데이터 입력부(243)로부터 각각 제1 비트라인(BL)과 제2 비트라인(BL/)를 통해 저장부의 트랜지스터(M1, M2)로 비교 데이터를 입력한다. 이 때 제2 데이터 입력부(243)를 통해 트랜지스터(M1) 소스로 입력되는 비교 데이터가 하이값을 가지는 경우, 주기 제어부(410)는 리턴투 제로펄스(return to zero pulse) 타입으로 비교 데이터를 생성하여 제2 비트라인(BL/)를 통해 트랜지스터(M1)에 인가되는 비교 데이터가 최소한의 하이값 주기를 가지도록 제어한다.In order to retrieve data stored in the storage cell unit 210 of the binary content addressing memory 200, first, the drain side of the transistors M1 and M2 constituting the storage unit is initialized. In order to initialize the transistors M1 and M2 to a low value, the transistor M0 is deactivated and the transistors M13, M14, and M15 are activated through the word line WL. In this case, the data input to the sources of the transistors M1 and M2 of the storage unit through the first data input unit 241 and the second data input unit 243 is a signal having a low value. Next, the matching line ML is precharged, and the transistors of the storage unit are connected to each other through the first bit line BL and the second bit line BL / from the first data input unit 241 and the second data input unit 243, respectively. Input comparison data as (M1, M2). At this time, when the comparison data input to the transistor M1 source through the second data input unit 243 has a high value, the period controller 410 generates the comparison data in a return to zero pulse type. As a result, the comparison data applied to the transistor M1 through the second bit line BL / is controlled to have a minimum high value period.

저장부(M1, M2)에 저장된 저장 데이터와 비교 데이터에 따라 매칭 라인(ML)은 프리챠지된 상태의 비교 결과값을 출력하거나 로우값의 비교 결과값을 출력하며, 비교 결과값에 기초하여 저장부(M1, M2)에 저장된 데이터를 검색한다. According to the stored data and the comparison data stored in the storage units M1 and M2, the matching line ML outputs a comparison result value in a precharged state or a comparison result value of a low value, and stores the result based on the comparison result value. The data stored in the sections M1 and M2 is searched.

검색 동작시 비교 데이터가 하이값을 가지는 경우, 제2 비트라인(BL/)을 통해 저장부의 트랜지스터(M1)로 입력되는 비교 데이터를 리턴투제로펄스 형태로 최소화함으로써, 저장부의 트랜지스터(M1,M2)에 저장되어 있는 데이터의 손실을 최소화한다.
When the comparison data has a high value during the search operation, the comparison data inputted to the transistor M1 of the storage unit through the second bit line BL / is minimized in a return-to-zero pulse form, thereby reducing the transistors M1 and M2 of the storage unit. Minimize the loss of data stored in

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 위에서 설명한 본 발명의 다양한 실시예는 본 발명의 권리범위를 정함에 있어 하나의 참고가 될 뿐이며, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Accordingly, the various embodiments of the present invention described above are only one reference in determining the scope of the present invention, and the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

<도면의 주요 부분에 대한 설명>
100, 200: 바이너리 내용 주소화 메모리
110, 210 : 저장셀부
120, 220 : 프리챠지부
130, 230 : 센싱부
241 : 제1 데이터 입력부
243 : 제2 데이터 입력부
410 : 주기 제어부
411 : 차단 제어부
413 : 멀티플렉서부
415 : 주기 결정부Description of the main parts of the drawing
100, 200: Binary Content Addressing Memory
110, 210: storage cell unit
120, 220: precharge part
130, 230: sensing unit
241: first data input unit
243: second data input unit
410: cycle control unit
411: blocking control unit
413: Multiplexer Section
415: period determination unit

Claims (10)

바이너리 내용 주소화 메모리(Content Addressable Memory, CAM) 장치에 있어서,
데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터를 구비하는 저장셀부; 및
상기 제1 트랜지스터의 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제3 트랜지스터를 포함하는 바이너리 내용 주소화 메모리 장치.In a binary content addressable memory (CAM) device,
A storage cell unit including a first transistor and a second transistor to store data; And
And a third transistor for blocking and controlling a refresh signal input to the source of the first transistor. 제 1 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치는
활성화 여부에 따라 상기 제1 트랜지스터의 소스로 입력되는 유지 신호 또는 비교 데이터 신호를 차단 제어하는 제4 트랜지스터; 및
상기 유지 신호 또는 상기 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 상기 유지 신호 또는 비교 데이터 신호를 생성하는 주기 제어부를 더 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.The memory device of claim 1, wherein the binary content addressable memory device comprises:
A fourth transistor for blocking and controlling a sustain signal or a comparison data signal input to a source of the first transistor according to whether to activate it; And
And a period controller configured to control a period of a low value or a high value of the sustain signal or the comparison data signal to generate the sustain signal or the comparison data signal. 제 2 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치에서
상기 저장셀부의 리프레쉬 동작시,
상기 주기 제어부는 로우값의 유지 신호를 생성하며,
상기 제4 트랜지스터는 활성화되어 상기 생성한 로우값의 유지 신호를 상기 제1 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.3. The apparatus of claim 2, wherein the binary content addressable memory device
During the refresh operation of the storage cell unit,
The period controller generates a low value holding signal,
And the fourth transistor is activated to input the generated low value sustain signal to a source of the first transistor. 제 2 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치에서
상기 저장셀부에 저장된 데이터의 검색 동작시,
상기 주기 제어부는 비교 데이터 신호의 하이값 주기를 제어하여 비교 데이터 신호를 생성하며,
상기 제4 트랜지스터는 활성화되어 상기 생성한 비교 데이터 신호를 상기 제1 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치. 3. The apparatus of claim 2, wherein the binary content addressable memory device
In a search operation of data stored in the storage cell unit,
The period controller generates a comparison data signal by controlling a high value period of the comparison data signal.
And the fourth transistor is activated to input the generated comparison data signal to a source of the first transistor. 제 4 항에 있어서, 상기 생성한 비교 데이터 신호는 리턴투제로 펄스 형태인 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.The binary content addressable memory device of claim 4, wherein the generated comparison data signal has a return form in a pulse form. 제 3 항 또는 제 4 항에 있어서,
상기 제4 트랜지스터의 게이트로 비교 데이터 신호 또는 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되며, 상기 제4 트랜지스터의 소스로 비교 데이터 신호 또는 유지 신호가 입력되는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.The method according to claim 3 or 4,
A block control signal for blocking and controlling a comparison data signal or a sustain signal is input to the gate of the fourth transistor, and a comparison data signal or a sustain signal is input to a source of the fourth transistor. Device. 제 2 항에 있어서, 상기 주기 제어부는
입력되는 하이값과 로우값 중 하나의 신호를 출력하는 멀티플렉서; 및
상기 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 주기 결정부를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치. The method of claim 2, wherein the period control unit
A multiplexer for outputting a signal of one of an input high value and a low value; And
And a period determiner configured to determine a period of a high value or low value signal output through the multiplexer. 제 2 항에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터이며, 상기 제2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.3. The binary content addressable memory device of claim 2, wherein the first transistor is an NMOS transistor and the second transistor is a PMOS transistor. 제 2 항에 있어서, 상기 저장셀부는
워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제0 트랜지스터; 및
상기 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터와 제1 비트라인(BL) 및 제2 비트라인(BL/)을 통해 입력된 비교 데이터를 비교하여 비교값을 출력하는 비교 회로부를 더 포함하며,
상기 제1 트랜지스터와 제2 트랜지스터는 상기 제0 트랜지스터의 활성화시 제1 비트라인(BL)을 통해 입력된 저장 데이터를 저장하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.The method of claim 2, wherein the storage cell unit
A zeroth transistor having a gate connected to the word line WL and controlled to be activated; And
And a comparison circuit unit configured to compare the stored data stored in the first transistor and the second transistor with the comparison data input through the first bit line BL and the second bit line BL /, and output a comparison value.
And the first and second transistors store stored data input through a first bit line (BL) when the first transistor is activated. 제 9 항에 있어서, 상기 비교 회로부는
비교 신호에 따라 프리차지되는 매치라인; 및
상기 매치라인이 프리자치된 후, 상기 제1 및 제2 비트라인(BL, BL/)을 통해 입력된 비교 데이터와 상기 저장 데이터에 따라 활성화 제어되어 상기 매치라인으로 비교값을 출력하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.The method of claim 9, wherein the comparison circuit unit
A matchline precharged according to the comparison signal; And
A fifth transistor which is activated and controlled according to the comparison data input through the first and second bit lines BL and BL / and the stored data after the match line is pre- autonomous, and outputs a comparison value to the match line. Binary content addressable memory device comprising a.
KR1020100096536A 2010-10-04 2010-10-04 Binary content addressable memory cell minimizing loss of data KR101155120B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100096536A KR101155120B1 (en) 2010-10-04 2010-10-04 Binary content addressable memory cell minimizing loss of data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100096536A KR101155120B1 (en) 2010-10-04 2010-10-04 Binary content addressable memory cell minimizing loss of data

Publications (2)

Publication Number Publication Date
KR20120035052A KR20120035052A (en) 2012-04-13
KR101155120B1 true KR101155120B1 (en) 2012-06-12

Family

ID=46137105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100096536A KR101155120B1 (en) 2010-10-04 2010-10-04 Binary content addressable memory cell minimizing loss of data

Country Status (1)

Country Link
KR (1) KR101155120B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102050473B1 (en) 2012-09-24 2019-11-29 삼성전자주식회사 Semiconductor memory device controlling refresh period and memory system
KR101747253B1 (en) * 2016-07-15 2017-06-14 경희대학교 산학협력단 Memory cell and ternary contents addressable memory having the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003337A (en) * 1998-06-27 2000-01-15 김영환 Semiconductor memory device having segmented bit line structure
JP2004295967A (en) 2003-03-26 2004-10-21 Kawasaki Microelectronics Kk Association memory
JP3808753B2 (en) 2001-10-31 2006-08-16 川崎マイクロエレクトロニクス株式会社 Associative memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003337A (en) * 1998-06-27 2000-01-15 김영환 Semiconductor memory device having segmented bit line structure
JP3808753B2 (en) 2001-10-31 2006-08-16 川崎マイクロエレクトロニクス株式会社 Associative memory device
JP2004295967A (en) 2003-03-26 2004-10-21 Kawasaki Microelectronics Kk Association memory

Also Published As

Publication number Publication date
KR20120035052A (en) 2012-04-13

Similar Documents

Publication Publication Date Title
TWI618063B (en) Ternary content addressable memory
US6505270B1 (en) Content addressable memory having longest prefix matching function
CA2384039C (en) Low power content addressable memory architecture
KR101052812B1 (en) Tunary Content Addressable Memory Cells for Reduced Matchline Capacity
KR20160082234A (en) Storage device, method and storage medium
KR20130105393A (en) Content addressable memory system
US20040042241A1 (en) Content addressable memory architecture
US8724359B2 (en) Methods and circuits for limiting bit line leakage current in a content addressable memory (CAM) device
US9679649B2 (en) Reconfigurable cam
US10297291B2 (en) Semiconductor device
US7401180B1 (en) Content addressable memory (CAM) device having selectable access and method therefor
US6839258B2 (en) Folded DRAM CAM cell
US8400802B2 (en) Binary content addressable memory
US9312006B2 (en) Non-volatile ternary content-addressable memory with resistive memory device
KR101155120B1 (en) Binary content addressable memory cell minimizing loss of data
US20050243587A1 (en) Reading or writing while searching in a CAM
KR101147839B1 (en) Ternary content addressable memory cell minimizing loss of data
US9431070B1 (en) Memory apparatus
KR101167272B1 (en) Binary content addressable memory
JP2001167585A (en) Associative storage
KR101093426B1 (en) Binary content addressable memory cell searching don&#39;t care logic
KR20040048651A (en) Ternary content addressable memory cell
KR101136578B1 (en) Ternary content addressable memory
JP2008192218A (en) Content reference memory
US6671218B2 (en) System and method for hiding refresh cycles in a dynamic type content addressable memory

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150508

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 5