KR101143626B1 - Semiconductor device and method for fabricating the same - Google Patents

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KR101143626B1 KR1020090133243A KR20090133243A KR101143626B1 KR 101143626 B1 KR101143626 B1 KR 101143626B1 KR 1020090133243 A KR1020090133243 A KR 1020090133243A KR 20090133243 A KR20090133243 A KR 20090133243A KR 101143626 B1 KR101143626 B1 KR 101143626B1
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Abstract

반도체 소자는 제1 단위저항패턴과 상기 제1 단위저항패턴과 인접하게 배치된 제2 단위저항패턴과 제3 단위저항패턴과 상기 제3 단위저항패턴과 인접하게 배치된 제4 단위저항패턴과 상기 제1 단위저항패턴과 상기 제3 단위저항패턴을 연결하는 제1 배선패턴 및 상기 제2 단위저항패턴과 상기 제4 단위저항패턴을 연결하는 제2 배선패턴을 포함한다.The semiconductor device includes a first unit resistance pattern, a second unit resistance pattern disposed adjacent to the first unit resistance pattern, a third unit resistance pattern, and a fourth unit resistance pattern disposed adjacent to the third unit resistance pattern, and the And a first wiring pattern connecting the first unit resistance pattern and the third unit resistance pattern, and a second wiring pattern connecting the second unit resistance pattern and the fourth unit resistance pattern.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same.

반도체 소자는 외부로부터 외부전압(VDD)과 접지전압(VSS)을 인가받아 내부동작에 필요한 내부전압으로 변환하여 사용한다. 반도체 소자의 내부동작에 필요한 전압으로는 코어영역에 공급되는 코어전압(VCORE), 워드라인을 구동하기 위한 고전압(VPP), 커패시터의 플레이트전극에 공급되는 셀플레이트전압(VCP), 프리차지 동작시 비트라인쌍(BL, BLB)에 공급되는 비트라인 프리차지전압(VBLP) 등이 있다. 이와 같은 내부전압은 전압 발생기를 통해 생성된다. The semiconductor device receives an external voltage VDD and a ground voltage VSS from the outside, and converts the semiconductor device into an internal voltage for internal operation. The voltage required for the internal operation of the semiconductor device may include a core voltage V CORE supplied to the core region, a high voltage V PP for driving a word line, a cell plate voltage V CP supplied to a plate electrode of a capacitor, and a precharge operation. And bit line precharge voltages VBLP supplied to the bit line pairs BL and BLB. This internal voltage is generated by the voltage generator.

도 1은 일반적인 전압 발생기를 나타낸 회로도이다.1 is a circuit diagram illustrating a general voltage generator.

도 1에 도시된 바와 같이, 전압 발생기는 전압 분배부(1)와 비교부(2) 및 드라이버로 구성된다. 전압 분배부(1)는 내부전압(VINT)을 분배하여 분배전압(VDIV)을 출력한다. 비교부(2)는 분배전압(VDIV)와 기준전압(VREF)을 비교하여 드라이빙신호(DRIV)를 출력한다. 드라이버는 드라이빙신호(DRIV)에 응답하여 내부전압단(nd1)을 외부전압(VDD)으로 구동하기 위한 드라이버로 동작하는 PMOS 트랜지스 터(P1)로 구성된다.As shown in Fig. 1, the voltage generator consists of a voltage divider 1, a comparator 2 and a driver. The voltage divider 1 distributes the internal voltage VINT to output the divided voltage VDIV. The comparator 2 compares the divided voltage VDIV and the reference voltage VREF and outputs a driving signal DRIV. The driver is configured of a PMOS transistor P1 that operates as a driver for driving the internal voltage terminal nd1 to the external voltage VDD in response to the driving signal DRIV.

여기서, 전압 분배부(1)는 내부전압(VINT)과 접지전압(VSS) 사이에 직렬로 연결된 제1 저항(R1) 및 제2 저항(R2)으로 구현되는데, 분배전압(VDIV)의 레벨을 내부전압(VINT)의 1/2로 설정하기 위해서는 두 저항(R1, R2)의 저항값이 같아야 한다. 저항 분배 법칙에 따르면,

Figure 112009081371979-pat00001
이기 때문에, 두 저항(R1, R2)의 저항값이 같아야만 분배전압(VDIV)의 레벨이 내부전압(VINT)의 1/2로 설정된다. 따라서, 제1 저항(R1)과 제2 저항(R2)은 동일한 형태(profile)로 패터닝(patterning)되어야만 동일한 저항값을 갖게 한다. 이하부터는 저항값이 동일한 두 저항(R1, R2)을 저항쌍(resistor pair)이라고 표기한다.Here, the voltage divider 1 is implemented with a first resistor R1 and a second resistor R2 connected in series between the internal voltage VINT and the ground voltage VSS. To set to 1/2 of the internal voltage VINT, the resistance values of the two resistors R1 and R2 must be the same. According to the law of resistance distribution,
Figure 112009081371979-pat00001
Therefore, the level of the divided voltage VDIV is set to 1/2 of the internal voltage VINT only when the resistance values of the two resistors R1 and R2 are the same. Therefore, the first resistor R1 and the second resistor R2 must be patterned in the same profile to have the same resistance value. Hereinafter, two resistors R1 and R2 having the same resistance value will be referred to as a resistor pair.

도 2는 종래기술에 따라 도 1의 전압 분배부를 구성하는 저항쌍을 소자 형태로 나타낸 평면도이다.FIG. 2 is a plan view of a resistor pair of the voltage divider of FIG. 1 according to the related art.

도 2에 도시된 바와 같이, 저항쌍인 제1 저항(R1)과 제2 저항(R2)은 동일한 공정을 통해 동일한 형태로 패터닝되며, 대칭구조를 갖는다. 따라서, 제1 저항(R1)과 제2 저항(R2)은 동일한 저항값을 갖게 된다. As shown in FIG. 2, the resistor pairs of the first resistor R1 and the second resistor R2 are patterned in the same form through the same process and have a symmetrical structure. Therefore, the first resistor R1 and the second resistor R2 have the same resistance value.

그러나, 제1 저항(R1)과 제2 저항(R2)을 패터닝하는 과정에서 공정변수, 예컨대 식각 플라즈마의 분포, 식각 플라즈마를 웨이퍼(wafer) 방향으로 당기기 위한 파워(power)의 분포 등에 의해 제1 저항(R1)과 제2 저항(R2)의 형태가 동일해지지 않는다. 특히, 차지하는 면적을 최소화하기 위해 저항쌍을 지그재그 형태로 형성할 경우, 도 2에 도시된 바와 같이, 제2 영역(S2)에서는 제1 저항(R1)과 제2 저항(R2) 이 인접되어 있기 때문에 공정변수에 동일하게 적용되어 동일한 형태로 패터닝된다. 그러나, 제1 및 3 영역(S1, S2)에서는 제1 저항(R1)과 제2 저항(R2)간의 거리가 멀기 때문에 공정변수에 동일하게 적용되지 않는다. 따라서, 제1 저항(R1)과 제2 저항(R2)은 서로 다른 형태로 패터닝된다. 결국, 다른 형태로 패터닝된 제1 저항(R1)과 제2 저항(R2)은 서로 다른 저항값을 갖게 되어, 분배전압(VDIV)의 레벨이 내부전압(VINT)의 1/2로 설정될 수 없게 된다. 따라서, 전압 발생기의 동작이 바람직하게 이루어지지 못해서 목표로 하는 내부전압을 생성할 수 없다.However, in the process of patterning the first resistor R1 and the second resistor R2, the first variable may be formed by a process variable, for example, a distribution of an etching plasma, a distribution of power for pulling the etching plasma in a wafer direction, and the like. The shape of the resistor R1 and the second resistor R2 is not the same. In particular, when forming a pair of resistors in a zigzag form to minimize the area occupied, as shown in FIG. 2, the first resistor R1 and the second resistor R2 are adjacent to each other in the second region S2. Because of this, they are applied equally to process variables and patterned in the same form. However, in the first and third regions S1 and S2, the distance between the first resistor R1 and the second resistor R2 is not equally applied to the process variable. Therefore, the first resistor R1 and the second resistor R2 are patterned in different forms. As a result, the first resistor R1 and the second resistor R2 patterned in different shapes have different resistance values, so that the level of the divided voltage VDIV may be set to 1/2 of the internal voltage VINT. There will be no. Therefore, the operation of the voltage generator is not preferably performed, so that a target internal voltage cannot be generated.

본 발명은 제1 저항과 제2 저항을 동일한 형태로 패터닝하여, 동일한 저항값을 갖게 하는 반도체 소자 및 그 제조 방법을 개시한다.The present invention discloses a semiconductor device and a method of manufacturing the same, which pattern the first resistor and the second resistor in the same form to have the same resistance value.

이를 위해, 본 발명은 지그재그 형상으로 패터닝되어 측면이 굴곡진 제1 저항 및 상기 제1 저항과 동일한 지그재그 형상으로 패터닝되어 측면이 굴곡진 제2 저항을 포함하되, 상기 제2 저항의 측면은 상기 제1 저항의 측면을 따라 동일한 형태로 굴곡지고 인접하게 배치된 반도체 소자를 제공한다.To this end, the present invention includes a first resistor patterned in a zigzag shape and the second resistor is patterned in the same zigzag shape and the side is curved in the same zigzag shape, the side of the second resistor is the first resistance 1 provides a semiconductor device that is bent in the same shape and disposed adjacently along the side of the resistor.

또한, 본 발명은 제1 단위저항패턴과 상기 제1 단위저항패턴과 인접하게 배치된 제2 단위저항패턴과 제3 단위저항패턴과 상기 제3 단위저항패턴과 인접하게 배치된 제4 단위저항패턴과 상기 제1 단위저항패턴과 상기 제3 단위저항패턴을 연결하는 제1 배선패턴 및 상기 제2 단위저항패턴과 상기 제4 단위저항패턴을 연결하는 제2 배선패턴을 포함하는 반도체 소자를 제공한다The present invention also provides a second unit resistance pattern, a second unit resistance pattern disposed adjacent to the first unit resistance pattern, a third unit resistance pattern, and a fourth unit resistance pattern disposed adjacent to the third unit resistance pattern. And a first wiring pattern connecting the first unit resistance pattern and the third unit resistance pattern, and a second wiring pattern connecting the second unit resistance pattern and the fourth unit resistance pattern.

또한, 본 발명은 기판상에 실리콘막을 증착하는 단계, 상기 실리콘막을 패터닝하여 복수의 단위저항패턴을 형성하되, 상기 복수의 단위저항패턴 중, 제1 단위저항패턴과 제2 단위저항패턴을 서로 인접하게 형성하고, 제3 단위저항패턴과 제4 단위저항패턴을 서로 인접하게 형성하는 단계, 상기 제1 단위저항패턴과 상기 제3 단위저항패턴을 연결하는 제1 배선패턴을 형성하는 단계 및 상기 제2 단위저항패턴과 상기 제4 단위저항패턴을 연결하는 제2 배선패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In addition, the present invention is a step of depositing a silicon film on a substrate, the silicon film is patterned to form a plurality of unit resistance patterns, the first unit resistance pattern and the second unit resistance pattern of the plurality of unit resistance patterns are adjacent to each other Forming a third unit resistance pattern and a fourth unit resistance pattern adjacent to each other; forming a first wiring pattern connecting the first unit resistance pattern and the third unit resistance pattern; It provides a method of manufacturing a semiconductor device comprising the step of forming a second wiring pattern connecting the second unit resistance pattern and the fourth unit resistance pattern.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.3 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 반도체 소자는 저항쌍으로써, 제1 저항(R10)과 제2 저항(R11)으로 구성된다.As illustrated in FIG. 3, the semiconductor device is a resistor pair and includes a first resistor R10 and a second resistor R11.

제1 및 제2 저항(R10, R11)은 단결정 실리콘막 또는 다결정 실리콘막으로 형성되며, 저항을 높이기 위해 불순물이 도핑된다. 불순물은 붕소, 인 및 비소일 수 있다. The first and second resistors R10 and R11 are formed of a single crystal silicon film or a polycrystalline silicon film and are doped with impurities to increase resistance. Impurities can be boron, phosphorus and arsenic.

제1 저항(R10)은 지그재그 형상으로 패터닝되어 측면이 굴곡져 있다. 제2 저항(R11)도 제1 저항(R11)과 동일한 지그재그 형상으로 패터닝되어 측면이 굴곡져 있다. 이때, 제1 저항(R10)의 측면은 제2 저항(R11)의 측면을 따라 동일한 형태로 굴곡질뿐만 아니라, 제1 저항(R10)의 측면과 제2 저항(R11)의 측면은 서로 인접해 있다. 뿐만 아니라, 제1 저항(R10)과 제2 저항(R11)은 동일한 길이로 형성된다.The first resistor R10 is patterned in a zigzag shape, and the side surfaces thereof are curved. The second resistor R11 is also patterned in the same zig-zag shape as the first resistor R11, and the side surfaces thereof are bent. At this time, the side of the first resistor (R10) is bent in the same shape along the side of the second resistor (R11), the side of the first resistor (R10) and the side of the second resistor (R11) are adjacent to each other. have. In addition, the first resistor R10 and the second resistor R11 have the same length.

이와 같이 제1 및 제2 저항(R10, R11)이 인접하게 배치되면, 제1 및 제2 저항(R1, R2)은 동일한 공정변수 내에서 패터닝된다. 즉, 도 3에 도시된 바와 같이, 제1 및 제2 저항(R1, R2)의 제1 파트(P1)가 동일한 공정변수 내에서 패터닝되고, 제1 및 제2 저항(R1, R2)의 제2 파트(P2) 또한 동일한 공정변수 내에서 패터닝된다. 제1 및 제2 저항(R1, R2)의 나머지 파트(P3)도 동일한 공정변수 내에서 패터닝 된다.When the first and second resistors R10 and R11 are disposed adjacent to each other, the first and second resistors R1 and R2 are patterned within the same process variable. That is, as shown in FIG. 3, the first part P1 of the first and second resistors R1 and R2 is patterned within the same process variable, and the first and second resistors R1 and R2 of the first and second resistors R1 and R2 are patterned. The two parts P2 are also patterned within the same process variable. The remaining parts P3 of the first and second resistors R1 and R2 are also patterned within the same process variable.

따라서, 제1 저항(R10)과 제2 저항(R11)은 동알한 저항값을 갖게 된다.Therefore, the first resistor R10 and the second resistor R11 have the same resistance value.

전술한 반도체 소자를 정리해 보면, 저항쌍을 형성하는 과정에서 제1 저항(R10)과 제2 저항(R11)을 동일한 형상으로 패터닝한 후, 제1 및 제2 저항(R10, R11)을 인접하게 배치한다. 제1 저항(R10)과 제2 저항(R11)을 인접하게 배치하면, 제1 및 제2 저항(R10, R11)의 각 파트(P1~P4)가 동일한 공정변수 내에서 패터닝되기 때문에, 제1 및 제2 저항(R10, R11)은 동일한 저항값을 갖게 된다. 이와 같이, 동일한 저항값을 갖는 저항쌍이 전압 분배부에 배치될 경우, 전압 분배부는 인가되는 전압을 1/2레벨로 분배할 수 있어서, 바람직한 분배 동작을 수행할 수 있다.In summary, in the process of forming a resistor pair, the first resistor R10 and the second resistor R11 are patterned in the same shape, and then the first and second resistors R10 and R11 are adjacent to each other. To place. When the first resistor R10 and the second resistor R11 are disposed adjacent to each other, each part P1 to P4 of the first and second resistors R10 and R11 are patterned within the same process variable. And the second resistors R10 and R11 have the same resistance value. As such, when a pair of resistors having the same resistance value is disposed in the voltage divider, the voltage divider may divide the applied voltage at a half level, thereby performing a desired divide operation.

도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다. 4 is a plan view illustrating a semiconductor device according to another exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 반도체 소자는 저항쌍으로써 제1 저항(R20)과 제2 저항(R21)으로 구성된다.As illustrated in FIG. 4, the semiconductor device includes a first resistor R20 and a second resistor R21 as pairs of resistors.

제1 저항(R20)은 제1 내지 제4 단위저항패턴(21A~21D)과 제1 내지 제3 배선패턴(23A~23C) 및 제1 내지 제6 콘택(25A~25F)로 구성된다. The first resistor R20 includes first to fourth unit resistance patterns 21A to 21D, first to third wiring patterns 23A to 23C, and first to sixth contacts 25A to 25F.

제1 내지 제4 단위저항패턴(21A~21D)은 단결정 실리콘막 또는 다결정 실리콘막으로 형성되며, 저항을 높이기 위해 불순물이 도핑된다. 불순물은 붕소, 인 및 비소일 수 있다. 제1 내지 제4 단위저항패턴(21A~21D)의 형태는 막대형 또는 다각형일 수 있다. The first to fourth unit resistance patterns 21A to 21D are formed of a single crystal silicon film or a polycrystalline silicon film, and are doped with impurities to increase resistance. Impurities can be boron, phosphorus and arsenic. The first to fourth unit resistance patterns 21A to 21D may have a bar shape or a polygon shape.

제1 내지 제3 배선패턴(23A~23C)은 각각 제1 단위저항패턴(21A)과 제2 단위저항패턴(21B), 제2 단위저항패턴(21B)과 제3 단위저항패턴(21C), 제3 단위저항패 턴(21C)과 제4 단위저항패턴(21D)을 연결한다. 제1 내지 제3 배선패턴(23A~23C)은 저항값이 낮은 금속막으로 형성된다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다. 제1 내지 제3 배선패턴(23A~23C)을 금속막으로 형성하는 이유는 제1 저항(R20)의 저항값 내에서 제1 내지 제3 배선패턴(23A~23C)이 차지하는 비율을 낮추기 위함이다. 예를 들어, 제1 저항(R20)의 저항값이 10옴이라고 가정할 경우, 제1 내지 제3 배선패턴(23A~23C)의 저항값은 0.01옴 미만으로 설정하여, 제1 내지 제3 배선패턴(23A~23C)으로 인한 제1 저항(R20)의 저항값 변화를 최소화한다.The first to third wiring patterns 23A to 23C include the first unit resistance pattern 21A and the second unit resistance pattern 21B, the second unit resistance pattern 21B and the third unit resistance pattern 21C, respectively. The third unit resistance pattern 21C and the fourth unit resistance pattern 21D are connected to each other. The first to third wiring patterns 23A to 23C are formed of a metal film having a low resistance value. The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof. The reason why the first to third wiring patterns 23A to 23C are formed of the metal film is to lower the ratio of the first to third wiring patterns 23A to 23C within the resistance value of the first resistor R20. . For example, when it is assumed that the resistance value of the first resistor R20 is 10 ohms, the resistance values of the first to third wiring patterns 23A to 23C are set to less than 0.01 ohms, and thus the first to third wirings. The change in the resistance value of the first resistor R20 due to the patterns 23A to 23C is minimized.

제1 내지 제6 콘택(25A~25F)은 각각 제1 단위저항패턴(21A)과 제1 배선패턴(23A), 제1 배선패턴(23A)과 제2 단위저항패턴(21B), 제2 단위저항패턴(21B)과 제2 배선패턴(23B), 제2 배선패턴(23A)과 제3 단위저항패턴(21C), 제3 단위저항패턴(21C)과 제3 배선패턴(23C), 제3 배선패턴(23C)과 제4 단위저항패턴(21D)을 연결한다. 제1 내지 제6 콘택(25A~25F)도 금속막으로 형성하여 제1 저항(R20)의 저항값 내에서 제1 내지 제6 콘택(25A~25F)이 차지하는 비율을 낮춘다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.The first to sixth contacts 25A to 25F have a first unit resistance pattern 21A, a first wiring pattern 23A, a first wiring pattern 23A, a second unit resistance pattern 21B, and a second unit, respectively. The resistance pattern 21B and the second wiring pattern 23B, the second wiring pattern 23A and the third unit resistance pattern 21C, the third unit resistance pattern 21C and the third wiring pattern 23C, and the third The wiring pattern 23C and the fourth unit resistance pattern 21D are connected to each other. The first to sixth contacts 25A to 25F are also formed of a metal film to lower the ratio of the first to sixth contacts 25A to 25F within the resistance value of the first resistor R20. The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof.

다음으로, 제2 저항(R21)은 제5 내지 제8 단위저항패턴(22A~22D)과 제4 내지 제6 배선패턴(24A~24C) 및 제6 내지 제12 콘택(26A~26F)으로 구성된다. Next, the second resistor R21 includes fifth to eighth unit resistance patterns 22A to 22D, fourth to sixth wiring patterns 24A to 24C, and sixth to twelfth contacts 26A to 26F. do.

제5 내지 제8 단위저항패턴(22A~22D)은 단결정 실리콘막 또는 다결정 실리콘막으로 형성되며, 저항을 높이기 위해 불순물이 도핑된다. 불순물은 붕소, 인 및 비소일 수 있다. 그리고, 제5 내지 제8 단위저항패턴(22A~22D)의 형태는 막대형 또는 다각형일 수 있다. The fifth to eighth unit resistance patterns 22A to 22D are formed of a single crystal silicon film or a polycrystalline silicon film, and are doped with impurities to increase resistance. Impurities can be boron, phosphorus and arsenic. The fifth to eighth unit resistance patterns 22A to 22D may have a rod shape or a polygon shape.

제4 내지 제6 배선패턴(24A~24C)는 각각 제5 단위저항패턴(22A)과 제6 단위저항패턴(22B), 제6 단위저항패턴(22B)과 제7 단위저항패턴(22C), 제7 단위저항패턴(22C)과 제8 단위저항패턴(22D)을 연결한다. 제4 내지 제6 배선패턴(24A~24C)은 저항값이 낮은 금속막으로 형성된다. 제4 내지 제6 배선패턴(24A~24C)을 금속막으로 형성하는 이유는 제2 저항(R21)의 저항값 내에서 제4 내지 제6 배선패턴(24A~24C)이 차지하는 비율을 낮추기 위함이다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.The fourth to sixth wiring patterns 24A to 24C include the fifth unit resistance pattern 22A, the sixth unit resistance pattern 22B, the sixth unit resistance pattern 22B and the seventh unit resistance pattern 22C, The seventh unit resistance pattern 22C and the eighth unit resistance pattern 22D are connected. The fourth to sixth wiring patterns 24A to 24C are formed of a metal film having a low resistance value. The reason why the fourth to sixth wiring patterns 24A to 24C are formed of the metal film is to lower the ratio of the fourth to sixth wiring patterns 24A to 24C within the resistance value of the second resistor R21. . The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof.

제7 내지 제12 콘택(26A~26F)은 각각 제5 단위저항패턴(22A)과 제4 배선패턴(24A), 제4 배선패턴(24A)과 제6 단위저항패턴(22B), 제6 단위저항패턴(22B)과 제5 배선패턴(24B), 제5 배선패턴(24A)과 제7 단위저항패턴(22C), 제7 단위저항패턴(22C)과 제6 배선패턴(24C), 제6 배선패턴(24C)과 제8 단위저항패턴(22D)를 연결한다. 제7 내지 제12 콘택(26A~26F)도 금속막으로 형성한다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.The seventh to twelfth contacts 26A to 26F respectively include the fifth unit resistance pattern 22A and the fourth wiring pattern 24A, the fourth wiring pattern 24A and the sixth unit resistance pattern 22B, and the sixth unit, respectively. Resistor pattern 22B, fifth wiring pattern 24B, fifth wiring pattern 24A, seventh unit resistance pattern 22C, seventh unit resistance pattern 22C, sixth wiring pattern 24C, and sixth The wiring pattern 24C and the eighth unit resistance pattern 22D are connected. The seventh to twelfth contacts 26A to 26F are also formed of a metal film. The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof.

제1 단위저항패턴(21A)과 제4 단위저항패턴(22A)는 서로 인접하게 배치된다. 마찬가지로, 제2 단위저항패턴(21B)과 제5 단위저항패턴(22B)은 서로 인접하게 배치되고, 제3 단위저항패턴(21C)과 제6 단위저항패턴(22C)도 서로 인접하게 배치되며, 제4 단위저항패턴(21D)과 제7 단위저항패턴(22D)도 서로 인접하게 배치된다. 이와 같이, 제1 단위저항패턴(21A)과 제4 단위저항패턴(22A)이 서로 인접하게 배치되는 이유는, 두 패턴(21A, 22A)이 서로 동일한 공정변수 내에서 패터닝될 수 있도록 유도하기 위해서이다. 제1 단위저항패턴(21A)과 제4 단위저항패턴(22A)이 동일한 공정변수에서 패터닝되면, 두 패턴(21A, 22A)은 동일한 형태로 패터닝되어 동일한 저항값을 갖게 된다. 이와 같은 패터닝은 제2 단위저항패턴(21B)과 제5 단위저항패턴(22B), 제3 단위저항패턴(21C)과 제6 단위저항패턴(22C)에도 동일하게 적용되어, 인접하게 배치된 각 단위저항패턴들의 저항값을 같게 한다. 결과적으로 각 단위저항패턴들을 포함하는 제1 저항(R20)과 제2 저항(R21)의 저항값이 같아진다. 이때, 제1 내지 제6 배선패턴(24A~24C)과 제1 내지 제12 콘택(25A~25F, 26A~26F)은 저항값이 낮은 금속막으로 형성되기 때문에, 제1 저항(R20)과 제2 저항(R21)에서 차지하는 저항값의 비율이 매우 낮다. 따라서, 제1 저항(R20)과 제2 저항(R21)의 저항값 변화에 영향을 미치지 못한다.The first unit resistance pattern 21A and the fourth unit resistance pattern 22A are disposed adjacent to each other. Similarly, the second unit resistance pattern 21B and the fifth unit resistance pattern 22B are disposed adjacent to each other, and the third unit resistance pattern 21C and the sixth unit resistance pattern 22C are disposed adjacent to each other. The fourth unit resistance pattern 21D and the seventh unit resistance pattern 22D are also disposed adjacent to each other. As such, the reason why the first unit resistance pattern 21A and the fourth unit resistance pattern 22A are disposed adjacent to each other is to induce two patterns 21A and 22A to be patterned within the same process variable. to be. When the first unit resistance pattern 21A and the fourth unit resistance pattern 22A are patterned at the same process variable, the two patterns 21A and 22A are patterned in the same form to have the same resistance value. The patterning is similarly applied to the second unit resistance pattern 21B, the fifth unit resistance pattern 22B, the third unit resistance pattern 21C, and the sixth unit resistance pattern 22C, and is arranged adjacent to each other. The resistance values of the unit resistance patterns are made equal. As a result, the resistance values of the first resistor R20 and the second resistor R21 including the respective unit resistance patterns become equal. At this time, since the first to sixth wiring patterns 24A to 24C and the first to twelfth contacts 25A to 25F and 26A to 26F are formed of a metal film having a low resistance value, the first resistor R20 and the first resistor are formed. 2 The ratio of the resistance value occupied by the resistor R21 is very low. Therefore, the resistance value change of the first resistor R20 and the second resistor R21 is not affected.

전술한 반도체 소자를 정리해 보면, 저항쌍을 형성하는 과정에서 길이가 같은 제1 저항(R20)과 제2 저항(R21)을 각각 제1 내지 제4 단위저항패턴(21A~21D)과 제5 내지 제8 단위저항패턴(22A~22D)으로 나누고, 각 저항(R20, R21)에서 대응하는 단위저항패턴을 인접하게 배치한다. 제1 저항(R20)과 제2 저항(R21)에서 대응하는 단위저항패턴을 인접하게 배치하면, 동일한 공정변수 내에서 패터닝되기 때문에 각 단위저항패턴은 동일한 저항값을 갖게 된다. 따라서, 제1 저항(R20)과 제2 저항(R21)은 동일한 저항값을 갖게 된다. 이와 같이, 동일한 저항값을 갖는 저항쌍이 전압 분배부에 배치될 경우, 전압 분배부는 인가되는 전압을 1/2레벨로 분배할 수 있어서, 바람직한 분배 동작을 수행할 수 있다.In summary, in the process of forming the resistor pairs, the first resistor R20 and the second resistor R21 having the same length are formed in the first through fourth unit resistance patterns 21A through 21D and the fifth through fifth, respectively. The eighth unit resistance patterns 22A to 22D are divided, and corresponding unit resistance patterns are disposed adjacent to each other in the resistors R20 and R21. When the unit resistance patterns corresponding to the first resistor R20 and the second resistor R21 are disposed adjacent to each other, each unit resistance pattern has the same resistance value because the unit resistance patterns are patterned within the same process variable. Therefore, the first resistor R20 and the second resistor R21 have the same resistance value. As such, when a pair of resistors having the same resistance value is disposed in the voltage divider, the voltage divider may divide the applied voltage at a half level, thereby performing a desired divide operation.

도 5 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.5 to 11 are plan views illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention.

도 5에 도시된 바와 같이, 기판(100) 상에 실리콘막(110)을 증착한다. 실리콘막(110)은 단결정 실리콘막 및 다결정 실리콘막 중 어느 한 박막일 수 있다. As shown in FIG. 5, a silicon film 110 is deposited on the substrate 100. The silicon film 110 may be any one thin film of a single crystal silicon film and a polycrystalline silicon film.

이어서, 실리콘막(110)에 불순물을 도핑한다. 실리콘막(110)에 불순물을 도핑하는 과정은 이온주입으로 이루어지고, 불순물은 붕소, 인 및 비소 중 어느 하나일 수 있다. 또는, 실리콘막(110)을 증착하는 과정에서 인시츄(in-situ)로 불순물이 도핑될 수 있다. 불순물이 도핑된 실리콘막(110)은 높은 저항값을 갖는다.Next, the silicon film 110 is doped with impurities. The process of doping the impurity in the silicon film 110 is performed by ion implantation, and the impurity may be any one of boron, phosphorus, and arsenic. Alternatively, impurities may be doped in-situ during the deposition of the silicon film 110. The silicon film 110 doped with impurities has a high resistance value.

도 6에 도시된 바와 같이, 실리콘막(110)을 패터닝하여 제1 내지 제8 단위저항패턴(110A~110H)을 형성한다. 이때, 제1 및 제2 단위저항패턴(110A, 110B)은 서로 인접하게 형성된다. 제1 및 제2 단위저항패턴(110A, 110B)이 서로 인접하게 형성되면, 실리콘막(110)을 패터닝하는 과정에서의 공정변수가 제1 및 제2 단위저항패턴(110A, 110B)에 동일하게 적용되기 때문에 제1 및 제2 단위저항패턴(110A, 110B)는 동일한 형태로 패터닝된다. 즉, 제1 단위저항패턴(110A)의 길이(L1), 폭(W1) 및 높이(H1)는 제2 단위저항패턴(110B)의 길이(L2), 폭(W2) 및 높이(H2)와 같다. 제3 및 제4 단위저항패턴(110C, 110D)도 서로 인접하게 형성되고, 제5 및 제6 단위저항패턴(110E, 110F)도 서로 인접하게 형성되고, 제7 및 제8 단위저항패턴(110G, 110H)도 서로 인접하게 형성된다. 따라서, 인접하게 형성된 각 단위저항패턴들은 동일한 형태로 패터닝된다.As illustrated in FIG. 6, the silicon film 110 is patterned to form first to eighth unit resistance patterns 110A to 110H. In this case, the first and second unit resistance patterns 110A and 110B are adjacent to each other. When the first and second unit resistance patterns 110A and 110B are formed adjacent to each other, process variables in the process of patterning the silicon film 110 are the same as those of the first and second unit resistance patterns 110A and 110B. Since it is applied, the first and second unit resistance patterns 110A and 110B are patterned in the same form. That is, the length L1, the width W1, and the height H1 of the first unit resistance pattern 110A may correspond to the length L2, the width W2, and the height H2 of the second unit resistance pattern 110B. same. The third and fourth unit resistance patterns 110C and 110D are also formed adjacent to each other, and the fifth and sixth unit resistance patterns 110E and 110F are also formed adjacent to each other, and the seventh and eighth unit resistance patterns 110G are formed. , 110H) are also formed adjacent to each other. Therefore, each unit resistance pattern formed adjacent to each other is patterned in the same form.

도 7에 도시된 바와 같이, 제1 내지 제8 단위저항패턴(110A~110H)가 형성된 기판(10) 상에 제1 층간절연막(120)을 형성한다. 제1 층간절연막(120)은 절연특성이 우수한 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 APL(Advanced Planarization Layer)막 중 어느 한 박막 또는 이들의 적층막으로 형성한다. 제1 층간절연막(120)은 제1 내지 제8 단위저항패턴(110A~110H)의 상부가 노출되지 않도록 증착된다. As illustrated in FIG. 7, the first interlayer insulating layer 120 is formed on the substrate 10 on which the first to eighth unit resistance patterns 110A to 110H are formed. The first interlayer insulating film 120 may include a BSG (Boro Silicate Glass) film, a BOSG (Boro Phospho Silicate Glass) film, a PSG (Phospho Silicate Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, and HDP (High Density). Plasma) is formed of any one of an oxide film and an Advanced Planarization Layer (APL) film or a laminated film thereof. The first interlayer insulating layer 120 is deposited so that the upper portions of the first to eighth unit resistance patterns 110A to 110H are not exposed.

이어서, 제1 층간절연막(120)을 패터닝하여 제1 내지 제8 단위저항패턴(110A~110H)의 일측 가장자리를 노출시키는 제1 내지 제8 콘택홀(130A~130H)을 형성한다. 제1 내지 제8 콘택홀(130A~130H)은 지그재그 형태로 형성되는데, 제1 콘택홀(130A)이 제1 단위저항패턴(110A)의 일측을 노출시킬 경우, 제3 콘택홀(130C)도 제3 단위저항패턴(110C)의 일측을 노출시킨다. 또한, 제2 콘택홀(130B)이 제2 단위저항패턴(110B)의 타측을 노출시킬 경우, 제4 콘택홀(130D)도 제4 단위저항패턴(110D)의 타측을 노출시킨다.Subsequently, the first interlayer insulating layer 120 is patterned to form first to eighth contact holes 130A to 130H exposing one edges of the first to eighth unit resistance patterns 110A to 110H. The first to eighth contact holes 130A to 130H are formed in a zigzag shape. When the first contact hole 130A exposes one side of the first unit resistance pattern 110A, the third contact hole 130C is also formed. One side of the third unit resistance pattern 110C is exposed. In addition, when the second contact hole 130B exposes the other side of the second unit resistance pattern 110B, the fourth contact hole 130D also exposes the other side of the fourth unit resistance pattern 110D.

도 8에 도시된 바와 같이, 제1 내지 제8 콘택홀(130A~130H)에 제1 내지 제8 콘택(140A~140H)을 형성한다. 제1 내지 제8 콘택(140A~140H)은 저항이 낮은 금속막을 제1 내지 제8 콘택홀(130A~130H)에 매립한 후, 평탄화 공정을 진행하여 형성된다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.As shown in FIG. 8, first to eighth contacts 140A to 140H are formed in the first to eighth contact holes 130A to 130H. The first to eighth contacts 140A to 140H are formed by filling a low resistance metal film into the first to eighth contact holes 130A to 130H and then performing a planarization process. The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof.

도 9에 도시된 바와 같이, 제1 콘택(140A)과 제3 콘택(140C)을 연결하는 제1 배선패턴(150A)과 제2 콘택(140B)와 제4 콘택(140D)을 연결하는 제2 배선패턴(150B)과 제5 콘택(140E)과 제7 콘택(140G)을 연결하는 제3 배선패턴(150C) 및 제6 콘택(140F)과 제8 콘택(140H)을 연결하는 제4 배선패턴(150D)을 형성한다. 제1 내지 제4 배선패턴(150A~150D)은 제1 내지 제8 콘택(140A~140H)이 형성된 기판 상에 금속막을 증착한 후 식각하여 형성되거나, 다마신(damascene) 공정을 진행하여 형성된다. 여기서, 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.As shown in FIG. 9, a second wiring pattern 150A connecting the first contact 140A and the third contact 140C, a second connection connecting the second contact 140B, and the fourth contact 140D. Third wiring pattern 150C connecting the wiring pattern 150B, the fifth contact 140E, and the seventh contact 140G, and the fourth wiring pattern connecting the sixth contact 140F and the eighth contact 140H. Form 150D. The first to fourth wiring patterns 150A to 150D are formed by depositing a metal film on the substrate on which the first to eighth contacts 140A to 140H are formed and then etching, or by performing a damascene process. . Here, the metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film or a laminated film thereof.

도 10에 도시된 바와 같이, 제1 내지 제4 배선패턴(150A~150D)이 형성된 기판 상에 제2 층간절연막(160)을 형성한다. 제2 층간절연막(160)은 절연특성이 우수한 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막 및 APL막 중 어느 한 박막 또는 이들의 적층막으로 형성한다.As shown in FIG. 10, a second interlayer insulating layer 160 is formed on the substrate on which the first to fourth wiring patterns 150A to 150D are formed. The second interlayer insulating film 160 is formed of any one of a BSG film, a BPSG film, a PSG film, a TEOS film, an HDP oxide film, and an APL film having excellent insulating properties or a laminated film thereof.

이어서, 제1 층간절연막(120)과 제2 층간절연막(160)을 패터닝하여 제3 내지 제6 단위저항패턴(110D~110G)의 타측 가장자리를 노출시키는 제9 내지 제12 콘택홀(170A~170D)을 형성한다. Subsequently, the ninth to twelfth contact holes 170A to 170D exposing the other edges of the third to sixth unit resistance patterns 110D to 110G by patterning the first interlayer insulating film 120 and the second interlayer insulating film 160. ).

이어서, 제9 내지 제12 콘택홀(170A~170D)에 제9 내지 제12 콘택(180A~180D)을 형성한다. 제9 내지 제12 콘택(180A~180D)은 저항이 낮은 금속막을 제9 내지 제12 콘택홀(180A~180D)에 매립한 후, 평탄화 공정을 진행하여 형성된다. 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.Next, ninth to twelfth contacts 180A to 180D are formed in the ninth to twelfth contact holes 170A to 170D. The ninth to twelfth contacts 180A to 180D are formed by filling a metal film having a low resistance in the ninth to twelfth contact holes 180A to 180D and then performing a planarization process. The metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film, or a laminated film thereof.

도 11에 도시된 바와 같이, 제9 콘택(180A)과 제11 콘택(180C)을 연결하는 제5 배선패턴(190A)과 제10 콘택(180B)과 제12 콘택(180D)을 연결하는 제6 배선패턴(190B)을 형성한다.제5 및 제6 배선패턴(190A~190B)은 제10 내지 제12 콘택(180A~180D)이 형성된 기판 상에 금속막을 증착한 후 식각하여 형성되거나, 다마신(damascene) 공정을 진행하여 형성된다. 여기서, 금속막은 알루미늄막, 구리막, 텅스텐막 및 티타늄막 중 어느 하나의 박막 또는 이들의 적층막일 수 있다.As shown in FIG. 11, a sixth wiring pattern 190A connecting the ninth contact 180A and the eleventh contact 180C, and a sixth connection connecting the tenth contact 180B and the twelfth contact 180D. The wiring patterns 190B are formed. The fifth and sixth wiring patterns 190A to 190B are formed by depositing a metal film on a substrate on which the tenth to twelfth contacts 180A to 180D are formed, and then etching or damascene the damascene layer. It is formed by going to the damascene process. Here, the metal film may be a thin film of any one of an aluminum film, a copper film, a tungsten film, and a titanium film or a laminated film thereof.

한편, 제5 및 제6 배선패턴(190A, 190B)는 제1 내지 제4 배선패턴(150A~150D)와 동일한 레이어(layer)에 배치될 수 있으나, 본 실시예에서는 각 배선패턴(150A~150D, 190A, 190B)간의 커플링 노이즈를 고려하여 다른 레이어에 배치된 것으로 예시하였다.Meanwhile, the fifth and sixth wiring patterns 190A and 190B may be disposed on the same layer as the first to fourth wiring patterns 150A to 150D. However, in the present embodiment, each of the wiring patterns 150A to 150D. , 190A, 190B) is considered to be disposed in another layer in consideration of the coupling noise.

이상과 같은 과정을 통해 제1, 제3, 제5 및 제7 단위저항패턴(110A, 110C, 110E, 110G)과 제1, 제3, 제5, 제7, 제9 및 제11 콘택(130A, 130C, 130E, 130G, 180A, 180C) 및 제1, 제3 및 제5 배선패턴(150A, 150C, 190A)으로 구성된 제1 저항과 제2, 제4, 제6 및 제8 단위저항패턴(110B, 110D, 110F, 110H)과 제2, 제4, 제6, 제8, 제10 및 제12 콘택(130B, 130D, 130F, 130H, 180B, 180D) 및 제2, 제4 및 제6 배선패턴(150B, 150D, 190B)으로 구성된 제2 저항이 제조된다. 앞서 설명한 바와 같이, 제1 저항과 제2 저항 내 포함된 단위저항패턴들(110A~110H) 중 제1 단위저항패턴(110A)과 제2 단위저항패턴(110B), 제3 단위저항패턴(110C)과 제4 단위저항패턴(110D), 제5 단위저항패턴(110E)과 제6 단위저항패턴(110F), 제7 단위저항패턴(110G)과 제8 단위저항패턴(110H) 각각이 동일한 저항으로 형성되기 때문에, 제1 저항과 제2 저항은 동일한 저항값을 갖는다. 이때, 제1 저항과 제2 저항 내 포함된 콘택과 배선패턴은 저항값이 낮은 금속막으로 형성되기 때문에, 제1 저항 내 포함된 콘택 및 배선패턴과 제2 저항 내 포함된 콘택 및 배선패턴이 다른 공정변수에서 형성되더라도 제1 저항과 제2 저항의 저항값은 변동되지 않는다. 이와 같이, 동일한 저항값을 갖는 저항쌍이 전압 분배부에 배치될 경우, 전압 분배부는 인가되는 전압을 1/2레벨로 분배할 수 있어서, 바람직한 분배 동작을 수행할 수 있다.Through the above process, the first, third, fifth, and seventh unit resistance patterns 110A, 110C, 110E, and 110G and the first, third, fifth, seventh, ninth, and eleventh contacts 130A are formed. , 130C, 130E, 130G, 180A, 180C) and first, third, and fifth wiring patterns 150A, 150C, and 190A, and the first, second, fourth, sixth, and eighth unit resistance patterns ( 110B, 110D, 110F, 110H and second, fourth, sixth, eighth, tenth and twelfth contacts 130B, 130D, 130F, 130H, 180B, 180D, and second, fourth, and sixth wiring A second resistor made up of patterns 150B, 150D, 190B is fabricated. As described above, the first unit resistance pattern 110A, the second unit resistance pattern 110B, and the third unit resistance pattern 110C among the unit resistance patterns 110A to 110H included in the first and second resistors. ) And the fourth unit resistance pattern 110D, the fifth unit resistance pattern 110E, the sixth unit resistance pattern 110F, the seventh unit resistance pattern 110G, and the eighth unit resistance pattern 110H, respectively, have the same resistance. Since the first resistor and the second resistor have the same resistance value. In this case, since the contact and wiring patterns included in the first resistor and the second resistor are formed of a metal film having a low resistance value, the contact and wiring patterns included in the first resistor and the contacts and wiring patterns included in the second resistor are Although formed at other process variables, the resistance values of the first and second resistors do not change. As such, when a pair of resistors having the same resistance value is disposed in the voltage divider, the voltage divider may divide the applied voltage at a half level, thereby performing a desired divide operation.

전술한 바와 같이 제조된 제1 저항과 제2 저항은 동일한 저항값을 갖는다. 만약, 제1 저항과 제2 저항을 배선으로 사용할 경우, 제1 저항의 일측에서 타측으로 전달되는 제1 신호와 제2 저항의 일측에서 타측으로 전달되는 제2 신호는 동일 로딩(loading)으로 전달되기 때문에, 동일한 시점에 도착한다. 예를 들어, 데이터와 데이터의 에코(echo)신호인 데이터스트로브신호(DQS)를 전달함에 있어서 상술한 제1 저항과 제2 저항을 사용할 경우, 데이트스트로브신호에 데이터가 바람직하게 동기되어 전달될 것이다.The first resistor and the second resistor manufactured as described above have the same resistance value. If the first resistor and the second resistor are used as wirings, the first signal transmitted from one side of the first resistor to the other side and the second signal transferred from one side of the second resistor to the other side are transferred to the same loading. Since it arrives at the same time. For example, when the above-described first and second resistors are used in transmitting the data strobe signal DQS, which is an echo signal of data and data, the data will be preferably synchronized with the data strobe signal. .

도 1은 일반적인 전압 발생기를 나타낸 회로도이다.1 is a circuit diagram illustrating a general voltage generator.

도 2는 종래기술에 따라 도 1의 전압 분배부를 구성하는 저항쌍을 소자 형태로 나타낸 평면도이다.FIG. 2 is a plan view of a resistor pair of the voltage divider of FIG. 1 according to the related art.

도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 3 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평명도이다.4 is a plan view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 5 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.5 to 11 are plan views illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

R10 : 제1 저항 R11 : 제2 저항R10: first resistor R11: second resistor

11A~11D, 12A~12D : 단위저항패턴 13A~13C, 14A~14C : 배선패턴11A ~ 11D, 12A ~ 12D: Unit resistance pattern 13A ~ 13C, 14A ~ 14C: Wiring pattern

15A~15F, 16A~16F : 콘택15A ~ 15F, 16A ~ 16F: Contact

Claims (20)

삭제delete 삭제delete 삭제delete 삭제delete 제1 단위저항패턴;A first unit resistance pattern; 상기 제1 단위저항패턴과 인접하게 배치된 제2 단위저항패턴;A second unit resistance pattern disposed adjacent to the first unit resistance pattern; 제3 단위저항패턴;A third unit resistance pattern; 상기 제3 단위저항패턴과 인접하게 배치된 제4 단위저항패턴;A fourth unit resistance pattern disposed adjacent to the third unit resistance pattern; 상기 제1 단위저항패턴과 상기 제3 단위저항패턴을 연결하는 제1 배선패턴; 및A first wiring pattern connecting the first unit resistance pattern and the third unit resistance pattern; And 상기 제2 단위저항패턴과 상기 제4 단위저항패턴을 연결하는 제2 배선패턴A second wiring pattern connecting the second unit resistance pattern and the fourth unit resistance pattern; 을 포함하되, 상기 제1 단위저항패턴과 상기 제3 단위저항패턴은 상기 제1 배선패턴으로 연결되어 제1 저항을 형성하고, 상기 제2 단위저항패턴과 상기 제4 단위저항패턴은 상기 제2 배선패턴으로 연결되어 제2 저항을 형성하는 반도체 소자.Wherein the first unit resistance pattern and the third unit resistance pattern are connected to the first wiring pattern to form a first resistor, and the second unit resistance pattern and the fourth unit resistance pattern are the second unit pattern. A semiconductor device connected to a wiring pattern to form a second resistor. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 5 항에 있어서, 상기 제1 및 제3 단위저항패턴과 상기 제1 배선패턴의 저항값은 상기 제2 및 제4 단위저항패턴과 상기 제2 배선패턴의 저항값과 동일한 반도체 소자.The semiconductor device of claim 5, wherein resistance values of the first and third unit resistance patterns and the first wiring pattern are the same as resistance values of the second and fourth unit resistance patterns and the second wiring pattern. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 5 항에 있어서, 상기 제1 단위저항패턴과 상기 제2 단위저항패턴은 동일한 저항값을 갖고, 상기 제3 단위저항패턴과 상기 제4 단위저항패턴도 동일한 저항값을 갖는 반도체 소자.The semiconductor device of claim 5, wherein the first unit resistance pattern and the second unit resistance pattern have the same resistance value, and the third unit resistance pattern and the fourth unit resistance pattern have the same resistance value. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 5 항에 있어서, 상기 제1 및 제2 배선패턴은 금속막으로 형성된 반도체 소자.The semiconductor device of claim 5, wherein the first and second wiring patterns are formed of a metal film. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 5 항에 있어서, 상기 제1 단위저항패턴과 상기 제1 배선패턴을 연결하는 제1 콘택과, 상기 제1 배선패턴과 상기 제3 단위저항패턴을 연결하는 제2 콘택을 더 포함하는 반도체 소자.The semiconductor device of claim 5, further comprising: a first contact connecting the first unit resistance pattern and the first wiring pattern; and a second contact connecting the first wiring pattern and the third unit resistance pattern. . 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 10 항에 있어서, 상기 제3 단위저항패턴과 제2 배선패턴을 연결하는 제3 콘택과, 상기 제2 배선패턴과 상기 제4 단위저항패턴을 연결하는 제4 콘택을 더 포함하는 반도체 소자.The semiconductor device of claim 10, further comprising a third contact connecting the third unit resistance pattern and the second wiring pattern, and a fourth contact connecting the second wiring pattern and the fourth unit resistance pattern. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제 11 항에 있어서, 상기 제1 내지 제4 콘택은 금속막으로 형성된 반도체 소 자.The semiconductor device of claim 11, wherein the first to fourth contacts are formed of a metal film. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 5 항에 있어서, 상기 제1 및 제3 단위저항패턴과 상기 제1 배선패턴을 연결한 길이는 상기 제2 및 제4 단위저항패턴과 상기 제2 배선패턴을 연결한 길이와 같은 반도체 소자.The semiconductor device of claim 5, wherein a length connecting the first and third unit resistance patterns and the first wiring pattern is equal to a length connecting the second and fourth unit resistance patterns and the second wiring pattern. 기판상에 실리콘막을 증착하는 단계;Depositing a silicon film on the substrate; 상기 실리콘막을 패터닝하여 복수의 단위저항패턴을 형성하되, 상기 복수의 단위저항패턴 중, 제1 단위저항패턴과 제2 단위저항패턴을 서로 인접하게 형성하고, 제3 단위저항패턴과 제4 단위저항패턴을 서로 인접하게 형성하는 단계;The silicon film is patterned to form a plurality of unit resistance patterns, and among the plurality of unit resistance patterns, a first unit resistance pattern and a second unit resistance pattern are formed adjacent to each other, and a third unit resistance pattern and a fourth unit resistance are formed. Forming patterns adjacent to each other; 상기 제1 단위저항패턴과 상기 제3 단위저항패턴을 연결하는 제1 배선패턴을 형성하는 단계; 및Forming a first wiring pattern connecting the first unit resistance pattern and the third unit resistance pattern; And 상기 제2 단위저항패턴과 상기 제4 단위저항패턴을 연결하는 제2 배선패턴을 형성하는 단계를 포함하되, 상기 제1 단위저항패턴과 상기 제3 단위저항패턴은 상기 제1 배선패턴으로 연결되어 제1 저항을 형성하고, 상기 제2 단위저항패턴과 상기 제4 단위저항패턴은 상기 제2 배선패턴으로 연결되어 제2 저항을 형성하는 반도체 소자 제조 방법.And forming a second wiring pattern connecting the second unit resistance pattern and the fourth unit resistance pattern, wherein the first unit resistance pattern and the third unit resistance pattern are connected to the first wiring pattern. And forming a first resistor, wherein the second unit resistance pattern and the fourth unit resistance pattern are connected to the second wiring pattern to form a second resistor. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 14 항에 있어서, 상기 제1 배선패턴을 형성하는 단계는The method of claim 14, wherein the forming of the first wiring pattern is performed. 상기 제1 콘택과 상기 제2 콘택과 접촉하는 상기 제1 배선패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.And forming the first wiring pattern in contact with the first contact and the second contact. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 15 항에 있어서, 상기 제2 배선패턴을 형성하는 단계는The method of claim 15, wherein the forming of the second wiring pattern is performed. 상기 제2 단위저항패턴의 일측과 접촉하는 제3 콘택과 상기 제4 단위저항패턴의 일측과 접촉하는 제4 콘택을 형성하는 단계; 및Forming a third contact in contact with one side of the second unit resistance pattern and a fourth contact in contact with one side of the fourth unit resistance pattern; And 상기 제3 콘택과 상기 제4 콘택과 접촉하는 상기 제2 배선패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.And forming the second wiring pattern in contact with the third contact and the fourth contact. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제 16 항에 있어서, 상기 제1 내지 제4 콘택은 금속막으로 형성하는 반도체 소자 제조 방법.The method of claim 16, wherein the first to fourth contacts are formed of a metal film. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제 14 항에 있어서, 상기 실리콘막은 증착 이후에 불순물을 도핑하는 단계를 진행하여 도핑되거나, 인시츄 상태에서 상기 실리콘막에 불순물을 도핑하는 반도체 소자 제조 방법.15. The method of claim 14, wherein the silicon film is doped by an impurity doping after deposition or doped with an impurity in the in situ state. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 제 14 항에 있어서, 상기 제1 배선패턴과 상기 제2 배선패턴은 금속막으로 형성하는 반도체 소자 제조 방법.The method of claim 14, wherein the first wiring pattern and the second wiring pattern are formed of a metal film. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 제 14 항에 있어서, 상기 제1 및 제3 단위저항패턴과 상기 제1 배선패턴을 연결한 길이는 상기 제2 및 제4 단위저항패턴과 상기 제2 배선패턴을 연결한 길이와 같은 반도체 소자 제조 방법.The semiconductor device of claim 14, wherein a length of the first and third unit resistance patterns connected to the first wiring pattern is equal to a length of the second and fourth unit resistance patterns connected to the second wiring pattern. Way.
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