KR101139568B1 - Stacked spiral inductor - Google Patents
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Abstract
적층형 나선 인덕터가 개시된다. 개시된 적층형 나선 인덕터는 2 이상의 제1 서브 도전체 라인들로 구성되고, 하프 루프(Half Loop) 형태를 갖는 제1 도전체 라인 및 2 이상의 제2 서브 도전체 라인들로 구성되고, 상기 제1 도전체 라인과 대칭되는 하프 루프 형태를 갖는 제2 도전체 라인을 포함하는 루프 형태의 복수의 도전층들을 포함하되, 상기 복수의 도전층들 중 홀수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들은 상기 복수의 도전층들 중 짝수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들과 서로 오버랩되지 않는다. 본 발명에 따른 적층형 나선 인덕터는 높은 양호도 및 자기 공진 주파수를 갖는 장점이 있다. A stacked spiral inductor is disclosed. The disclosed stacked spiral inductor is composed of two or more first sub-conductor lines, the first conductor line having a half loop shape and two or more second sub-conductor lines, and the first conductive The at least two first subs of a plurality of conductive layers in a loop form including a second conductor line having a half loop shape symmetric with a sieve line, and included in odd-numbered conductive layers among the plurality of conductive layers. Conductor lines and the at least two second subconductor lines are the at least two first subconductor lines and the at least two second subconductor lines included in even-numbered conductive layers of the plurality of conductive layers. Do not overlap with each other. The stacked spiral inductor according to the present invention has an advantage of having a high goodness and a magnetic resonance frequency.
Description
본 발명의 실시예들은 적층형 나선 인덕터에 관한 것으로서, 더욱 상세하게는 높은 양호도(Q: Quality factor) 및 자기 공진 주파수(SRF: Self Resonance Frequency)를 갖는 적층형 나선 인덕터에 관한 것이다. Embodiments of the present invention relate to stacked spiral inductors, and more particularly, to stacked spiral inductors having a high quality factor (Q) and a self resonance frequency (SRF).
나선 인덕터(Spiral Inductor)는 저잡음 증폭기, 주파수 혼합기, 전압 제어 발진기 등과 같은 다양한 무선 고주파 집적 회로(RFIC: Radio Frequency Integrated Circuit)의 설계에 이용된다. 그러나, 나선 인덕터는 일반적으로 다른 소자에 비해 큰 크기(면적)를 가지므로, 나선 인덕터의 크기를 줄이기 위한 연구가 활발히 진행되고 있다. 그 중에서도, 비교적 적은 크기를 가지면서 충분한 인덕턴스를 생성할 수 있는 적층형 나선 인덕터에 관한 관심이 증대되고 있다. Spiral inductors are used in the design of various radio frequency integrated circuits (RFICs), such as low noise amplifiers, frequency mixers, and voltage controlled oscillators. However, spiral inductors generally have a larger size (area) than other devices, and researches for reducing the size of spiral inductors have been actively conducted. In particular, there is a growing interest in stacked spiral inductors having relatively small sizes and capable of generating sufficient inductance.
도 1 내지 도 3은 종래의 적층형 나선 인덕터의 구조의 일례를 도시한 도면이다. 1 to 3 are diagrams showing an example of a structure of a conventional stacked spiral inductor.
보다 상세하게, 도 1에서는 종래의 적층형 나선 인덕터(100)의 전체적인 구조를 도시하고 있고, 도 2에서는 종래의 적층형 나선 인덕터(100)를 구성하는 최상위 도전층(M6) 및 이와 이웃하여 위치하는 하위 도전층(M5)을 도시하고 있으며, 도 3에서는 종래의 적층형 나선 인덕터(100)에서의 기생 캐패시턴스(Parasitic Capacitance)의 발생 원리를 도시하고 있다. More specifically, FIG. 1 illustrates the overall structure of a conventional stacked
먼저, 도 1을 참조하면, 종래의 적층형 나선 인덕터(100)는 복수의 도전층들로 구성된다(도 1에서는 6개의 도전층들(M1, M2, M3, M4, M5, M6)로 구성되는 종래의 적층형 나선 인덕터(100)의 일례를 도시하고 있으나, 도전층의 개수는 변경 가능함). First, referring to FIG. 1, a conventional stacked
각 도전층(M1, M2, M3, M4, M5, M6)은 하프 루프(Half Loop) 형태의 제1 도전체 라인(110)(짙게 표시) 및 제2 도전체 라인(120)(옅게 표시)을 포함한다. 이 때, 제1 도전체 라인(110)의 하프 루프와 제2 도전체 라인(120)의 하프 루프는 대칭적인 형태를 갖는다. Each conductive layer (M1, M2, M3, M4, M5, M6) is formed of a half loop (first half of the first conductor line 110 (shown in dark) and the second conductor line 120 (shown in light). It includes. In this case, the half loop of the
여기서, 제1 도전체 라인(110)은 제2 도전체 라인(120)보다 상대적으로 높은 전위(High Voltage)를 갖는 도전체 라인이고, 제2 도전체 라인(120)은 제1 도전체 라인보다 상대적으로 낮은 전위(Low Voltage)를 갖는 도전체 라인이다. 도 1 내지 도 3에서는 설명의 편의를 위해 제1 도전체 라인(110)과 제2 도전체 라인(120)의 명도를 다르게 표현하였지만, 제1 도전체 라인(110)과 제2 도전체 라인(120)는 동일한 재질의 도전체일 수 있다. Here, the
이와 같은 종래의 적층형 나선 인덕터(100)는 포트 1(Port 1)로 입력된 전류가 각 도전층(M1, M2, M3, M4, M5, M6)을 순환한 후 포트 2(Port 2)로 출력됨으로써 인덕터로 동작하게 된다. In the conventional stacked
즉, 6번째 도전층(M6)에 형성된 포트 1(Port 1)을 통해 입력된 전류는 비아(Via)를 통해 연결된 각 도전층(M1, M2, M3, M4, M5, M6)의 제1 도전체 라인(110)을 통해 루프 형태로 흐르고, 이 후, 비아를 통해 연결된 각 도전층(M1, M2, M3, M4, M5, M6)의 제2 도전체 라인(120)을 통과하여 루프 형태로 흐른 후 포트 2(Port 2)로 출력되는데, 이러한 루프 형태의 전류 흐름이 인덕턴스를 발생시키게 된다.That is, the current input through
그러나, 위와 같은 구조를 갖는 종래의 적층형 나선 인덕터(100)는 구조상의 한계로 인해 양호도(Q: Quality factor) 및 자기 공진 주파수(SRF: Self Resonance Frequency)가 감소되는 문제점이 있었다. However, the conventional stacked
즉, 도 2에 도시된 바와 같이, 종래의 적층형 나선 인덕터(100)를 구성하는 각 도전층(M1, M2, M3, M4, M5, M6)에 포함된 도전체 라인(110, 120)은 소정의 면적을 가지므로, 도전체 라인(110, 120)의 내부로 흐르는 전류의 크기가 도전체 라인(110, 120)의 외부로 흐르는 전류의 크기보다 크게 된다. 즉, 도전체 라인(110, 120)에서는 전류가 안쪽으로 몰려 흐르게 된다. 이에 따라 도전체 라인(110, 120)에서의 손실(Loss)가 증가하여 양호도가 감소하게 되는 문제점이 발생한다.That is, as shown in FIG. 2, the
또한, 도 3에 도시된 바와 같이, 종래의 적층형 나선 인덕터(100)에서는 상대적으로 높은 전위를 갖는 제1 도전체 라인(110)과 상대적으로 낮은 전위를 갖는 제2 도전체 라인(120)이 번갈아 가면서 위치하고, 이에 의해 제1 도전체 라인(110)과 제2 도전체 라인(120)이 마주 보게 된다(즉, 상하로 오버랩(Overlap)되게 된다). 이에 따라, 각 도전층(M1, M2, M3, M4, M5, M6) 사이(보다 정확하게는 각 도전층(M1, M2, M3, M4, M5, M6)에 포함된 제1 도전체 라인(110)과 제2 도전체 라인(120) 사이)에는 기생 캐패시턴스가 발생하게 되고, 이에 의해 적층형 나선 인덕터(100)의 자기 공진 주파수가 감소하게 되어 인덕터의 사용 주파수 대역이 제한되는 문제점이 발생한다. In addition, as illustrated in FIG. 3, in the conventional stacked
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 높은 양호도(Q: Quality factor) 및 자기 공진 주파수(SRF: Self Resonance Frequency)를 갖는 적층형 나선 인덕터를 제안하고자 한다.In order to solve the problems of the prior art as described above, the present invention proposes a stacked spiral inductor having a high quality factor (Q) and a self-resonance frequency (SRF).
상기한 목적을 달성하기 위해 본 발명의 바람직한 일실시예에 따르면, 적층형 나선 인덕터에 있어서, 2 이상의 제1 서브 도전체 라인들로 구성되고, 하프 루프(Half Loop) 형태를 갖는 제1 도전체 라인 및 2 이상의 제2 서브 도전체 라인들로 구성되고, 상기 제1 도전체 라인과 대칭되는 하프 루프 형태를 갖는 제2 도전체 라인을 포함하는 루프 형태의 복수의 도전층들을 포함하되, 상기 복수의 도전층들 중 홀수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들은 상기 복수의 도전층들 중 짝수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들과 서로 오버랩되지 않는 적층형 나선 인덕터가 제공된다. According to a preferred embodiment of the present invention to achieve the above object, in a stacked spiral inductor, the first conductor line consisting of two or more first sub conductor lines, having a half loop (Half Loop) And a plurality of second conductive layers in a loop form, the second conductive lines comprising two or more second sub-conductor lines and having a half loop shape that is symmetrical to the first conductor lines. The two or more first sub-conductor lines and the two or more second sub-conductor lines included in odd-numbered conductive layers of the conductive layers may be the second-conducting layers included in even-numbered conductive layers of the plurality of conductive layers. A stacked spiral inductor is provided that does not overlap with the first sub conductor lines and the two or more second sub conductor lines.
상기 복수의 도전층들 중 어느 하나의 도전층에 포함된 제1 도전체 라인은 상기 어느 하나의 도전층과 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 상기 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결될 수 있다. The first conductor line included in any one of the plurality of conductive layers is one of the first conductor lines included in each of the upper conductive layer and the lower conductive layer positioned adjacent to the one conductive layer. The second conductor line electrically connected to at least one of the conductive layers may be electrically connected to at least one of the second conductor lines included in each of the upper conductive layer and the lower conductive layer. .
상기 어느 하나의 도전층에 포함된 제1 도전체 라인은 비아(via)를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 비아를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결될 수 있다. The first conductor line included in the one conductive layer is electrically connected to at least one of the first conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias. The second conductor line included in the one conductive layer may be electrically connected to at least one of the second conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias. have.
상기 홀수번째 도전층들의 루프 크기는 서로 동일하고, 상기 짝수번째 도전층들의 루프 크기는 서로 동일하며, 상기 홀수번째 도전층들의 루프 크기와 상기 짝수번째 도전층들의 루프 크기는 서로 상이할 수 있다. The loop size of the odd-numbered conductive layers may be the same, the loop size of the even-numbered conductive layers may be the same, and the loop size of the odd-numbered conductive layers and the loop size of the even-numbered conductive layers may be different from each other.
상기 2 이상의 제1 서브 도전체 라인은 동일 평면 상에 위치하며, 내측에 위치하는 하나 이상의 제1 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제1 외측 서브 도전체 라인을 포함하고, 상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제1 내측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제1 외측 서브 도전체 라인과 각각 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제1 외측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제1 내측 서브 도전체 라인과 각각 전기적으로 연결될 수 있다. Wherein said at least two first sub-conductor lines are coplanar and include at least one first inner sub-conductor line located at an inner side and at least one first outer sub-conductor line located at an outer side thereof; The one or more first inner sub-conductor lines included in one conductive layer are each electrically connected to the one or more first outer sub-conductor lines included in each of the adjacent upper or lower conductive layers; The at least one first outer subconductor line included in the at least one conductive layer is electrically connected to the at least one first inner subconductor line included in each of the adjacent upper conductive layer or lower conductive layer. Can be connected.
상기 2 이상의 제2 서브 도전체 라인은 동일 평면 상에 위치하며, 내측에 위치하는 하나 이상의 제2 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제2 외측 서브 도전체 라인을 포함하고, 상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제2 내측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제2 외측 서브 도전체 라인과 각각 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제2 외측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제2 내측 서브 도전체 라인과 각각 전기적으로 연결될 수 있다. Wherein said at least two second subconductor lines are coplanar and include at least one second inner subconductor line located at an inner side and at least one second outer subconductor line located at an outer side thereof; The one or more second inner sub-conductor lines included in one conductive layer are each electrically connected to the one or more second outer sub-conductor lines included in each of the adjacent upper or lower conductive layers; The at least one second outer sub-conductor line included in the at least one conductive layer is electrically connected to the at least one second inner sub-conductor line included in each of the adjacent upper or lower conductive layers. Can be connected.
또한, 본 발명의 다른 실시예에 따르면, 적층형 나선 인덕터에 있어서, 하프 루프 형태의 제1 도전체 라인 및 상기 제1 도전체 라인과 대칭되는 하프 루프 형태의 제2 도전체 라인을 포함하는 루프 형태의 복수의 도전층들을 포함하되, 상기 복수의 도전층들 중 홀수번째 도전층들에 의한 루프들은 적어도 일부가 서로 오버랩되고, 상기 복수의 도전층들 중 짝수번째 도전층들에 의한 루프들은 적어도 일부가 서로 오버랩되며, 상기 홀수번째 도전층들에 의한 루프들은 상기 짝수번째 도전층들에 의한 루프와 서로 오버랩되지 않는 적층형 나선 인덕터가 제공된다. According to another embodiment of the present invention, a stacked spiral inductor may include a loop type including a first conductor line having a half loop shape and a second conductor line having a half loop shape symmetrical with the first conductor line. A plurality of conductive layers, wherein loops by odd-numbered conductive layers of the plurality of conductive layers overlap at least a portion of the plurality of conductive layers, and loops by even-numbered conductive layers of the plurality of conductive layers are at least partially Are overlapped with each other, and the loops by the odd-numbered conductive layers are provided with a stacked spiral inductor that does not overlap with the loop by the even-numbered conductive layers.
본 발명에 따른 적층형 나선 인덕터는 높은 양호도를 갖는 장점이 있다. The stacked spiral inductor according to the present invention has an advantage of having a high goodness.
또한, 본 발명에 따른 적층형 나선 인덕터는 높은 자기 공진 주파수를 갖는 장점이 있다. In addition, the stacked spiral inductor according to the present invention has an advantage of having a high magnetic resonance frequency.
도 1 내지 도 3은 종래의 적층형 나선 인덕터의 구조의 일례를 도시한 도면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 적층형 나선 인덕터의 구조를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 적층형 나선 인덕터와 종래의 적층형 나선 인덕터의 양호도(Q) 및 자기 공진 주파수(SRF)를 비교하여 설명하기 위한 도면이다. 1 to 3 are diagrams showing an example of a structure of a conventional stacked spiral inductor.
4 to 6 illustrate a structure of a stacked spiral inductor according to an embodiment of the present invention.
FIG. 7 is a view for comparing the goodness (Q) and the magnetic resonance frequency (SRF) of the stacked spiral inductor and the conventional stacked spiral inductor according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 적층형 나선 인덕터의 구조를 도시한 도면이다. 4 to 6 illustrate a structure of a stacked spiral inductor according to an embodiment of the present invention.
보다 상세하게, 도 4에서는 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)의 전체적인 구조를 도시하고 있고, 도 5에서는 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)를 구성하는 최상위 도전층(M6) 및 이와 이웃하여 위치하는 하위 도전층(M5)을 도시하고 있으며, 도 6에서는 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)에서의 기생 캐패시턴스의 발생 원리를 도시하고 있다.More specifically, FIG. 4 illustrates the overall structure of the stacked
이하, 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)에 대해 상세히 설명하기로 한다. 4 to 6, a stacked
먼저, 도 4를 참조하면, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)는 복수의 도전층들로 구성된다. 도 4에서는 적층형 나선 인덕터(400)가 6개의 도전층들(M1, M2, M3, M4, M5, M6)을 포함하는 것으로 도시하였지만, 도전층의 개수는 2개 이상 5개 이하일 수도 있고, 7개 이상일 수도 있다. First, referring to FIG. 4, the stacked
여기서, 각 도전층(M1, M2, M3, M4, M5, M6)은 제1 도전체 라인(410)(짙게 표시) 및 제2 도전체 라인(420)(옅게 표시)을 포함하고, 각각의 도전체 라인(410, 420)은 대칭 형태의 하프 루프 형태를 가진다. Here, each conductive layer M1, M2, M3, M4, M5, M6 includes a first conductor line 410 (shown in dark color) and a second conductor line 420 (shown in light color).
도 4 내지 도 6에서는 제1 도전체 라인(410) 및 제2 도전체 라인(420)이 직사각 형태의 하프 루프 형태를 가지는 것으로 도시하였으나, 이는 일례에 불과한 것으로서, 제1 도전체 라인(410) 및 제2 도전체 라인(420)는 원 형태의 하프 루프 형태를 가질 수도 있으며, 기타 다각 형태의 하프 루프의 형태를 가질 수도 있다. 4 to 6 illustrate that the
제1 도전체 라인(410)과 제2 도전체 라인(420)의 구분은 앞서 설명한 종래의 적층형 나선 인덕터(100)와 동일하다. 즉, 제1 도전체 라인(410)은 상대적으로 높은 전위를 갖는 도전체 라인이고, 제2 도전체 라인(420)은 상대적으로 낮은 전위를 갖는 도전체 라인을 의미한다. 또한, 제1 도전체 라인(410) 및 제2 도전체 라인(420)은 동일한 재질의 도전체로 형성될 수 있다. The division of the
또한, 루프 형태의 전류 흐름을 생성하기 위하여, 홀수번째 도전층들(M1, M3, M5)에서는 제1 도전체 라인(410)이 왼쪽, 제2 도전체 라인(420)이 오른쪽에 위치하고, 짝수번째 도전층들(M2, M34, M6)에서는 제1 도전체 라인(410)이 오른쪽, 제2 도전체 라인(420)이 왼쪽에 위치하며, 복수의 도전층들(M1, M2, M3, M4, M5, M6) 중 어느 하나의 도전층에 포함된 제1 도전체 라인(410)은 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인(410)들 중 적어도 하나와 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 제2 도전체 라인(420)은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인(420)들 중 적어도 하나와 전기적으로 연결될 수 있다. In addition, in order to generate a loop-shaped current flow, in the odd-numbered conductive layers M1, M3, and M5, the
일례로, 3번째 도전층(M3)에 포함된 제1 도전체 라인(410)/제2 도전체 라인(420)은 2번째 도전층(M2)에 포함된 제1 도전체 라인(410)/제2 도전체 라인(420) 및 4번째 도전층(M4)에 포함된 제1 도전체 라인(410)/제2 도전체 라인(420)과 각각 전기적으로 연결될 수 있다. For example, the
다른 일례로, 6번째 도전층(M6)에 포함된 제1 도전체 라인(410)/제2 도전체 라인(420)은 5번째 도전층(M5)에 포함된 제1 도전체 라인(410)/제2 도전체 라인(420)과 각각 전기적으로 연결될 수 있다. As another example, the
요컨대, 최상부/최하부에 위치하는 도전층에 포함된 도전체 라인들(410, 420)은 이웃하는 하나의 하부/상부 도전층에 포함된 도전체 라인(410, 420)과 전기적으로 연결되고, 그 외의 도전층에 포함된 도전체 라인들(410, 420)은 상부 도전체 및 하부 도전체에 포함된 도전체 라인(410, 420)과 전기적으로 연결된다. In other words, the
이 때, 각 도전체 라인(410, 420)은 도 4에 도시된 바와 같이 비아(Via)를 통해 전기적으로 연결될 수 있다. In this case, each of the
또한, 본 발명의 일 실시예에 따르면, 홀수번째 도전층들(M1, M3, M5)의 루프 크기를 서로 동일하게 형성하고, 짝수번째 도전층들(M2, M4, M6)의 루프 크기를 서로 동일하게 형성하고, 홀수번째 도전층들(M1, M3, M5)의 루프 크기와 짝수번째 도전층들(M2, M4, M6)의 루프 크기를 서로 상이하게 형성하여 적층형 나선 인덕터(400)를 구현할 수 있다. In addition, according to an embodiment of the present invention, the loop sizes of the odd-numbered conductive layers M1, M3, and M5 are formed to be the same, and the loop sizes of the even-numbered conductive layers M2, M4, and M6 are equal to each other. The stacked
상기의 구조적 특징 이외에, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)에서는 아래에서 설명하는 2가지 특징을 추가시킴으로써 종래의 적층형 나선 인덕터(100)의 문제점을 개선한다.
In addition to the structural features described above, the stacked
첫째, 앞서 도 2에서 설명한 바와 같이 종래의 적층형 나선 인덕터(100)를 구성하는 각 도전층(M1, M2, M3, M4, M5, M6)에 포함된 제1 도전체 라인(110) 및 제2 도전체 라인(120)에서의 내부 전류와 외부 전류의 크기 차이로 인해 인덕터의 양호도가 감소되는 문제점을 개선하기 위해, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)에서는 각 도전체 라인(410, 420)을 2 이상의 서브 도전체 라인으로 나누어 각 도전체 라인(410, 420)에서 전류가 고르게 흐르도록 한다(도 4 내지 도 6에서는 각 도전체 라인(410, 420)이 2개의 서브 도전체 라인(411, 412, 421, 422)로 분할되는 것으로 도시하였지만, 이는 일례에 불과한 것으로서, 설계 변경에 따라 서브 도전체 라인의 개수는 3개 이상이 될 수 있다). 이 때, 2 이상의 서브 도전체 라인(411, 412, 421, 422)는 동일 평면상에 위치할 수 있다. First, as described above with reference to FIG. 2, the
일례로서, 도 5에 도시된 바와 같이 제1 도전체 라인(410)이 2개의 제1 서브 도전체 라인(411, 412)을 포함하고, 제2 도전체 라인(420)이 2개의 제2 서브 도전체 라인(421, 422)을 포함하는 경우, 각 서브 도전체 라인(411, 412, 421, 422)에는 동일한 크기의 전류가 흐르게 된다. As an example, as shown in FIG. 5, the
또한, 만약 제1 도전체 라인(410)이 동일 평면 상에 위치하는 2 이상의 제1 서브 도전체 라인으로 구성된다면, 2 이상의 제1 서브 도전체 라인은 내측에 위치하는 하나 이상의 제1 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제1 외측 서브 도전체 라인으로 구분될 수 있는데, 이 경우 어느 하나의 도전층에 포함된 하나 이상의 제1 내측 서브 도전체 라인은 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 하나 이상의 제1 외측 서브 도전체 라인과 전기적으로 연결되고, 어느 하나의 도전층에 포함된 하나 이상의 제1 외측 서브 도전체 라인은 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 하나 이상의 제1 내측 서브 도전체 라인과 전기적으로 연결될 수 있다In addition, if the
마찬가지로, 제2 도전체 라인(420)이 동일 평면 상에 위치하는 2 이상의 제2 서브 도전체 라인으로 구성된다면, 2 이상의 제2 서브 도전체 라인은 내측에 위치하는 하나 이상의 제2 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제2 외측 서브 도전체 라인으로 구분될 수 있는데, 이 경우 어느 하나의 도전층에 포함된 하나 이상의 제2 내측 서브 도전체 라인은 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 하나 이상의 제2 외측 서브 도전체 라인과 전기적으로 연결되고, 어느 하나의 도전층에 포함된 하나 이상의 제2 외측 서브 도전체 라인은 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 하나 이상의 제2 내측 서브 도전체 라인과 전기적으로 연결될 수 있다Similarly, if the
이는 각 도전체 층에서의 전류 분포가 균일하게 되도록 하기 위함이다. This is to ensure that the current distribution in each conductor layer is uniform.
일례로, 각 도전체 라인들(410, 420)이 도 4에 도시된 바와 같이 2개의 서브 도전체 라인(411, 412, 421, 422)로 구성된다면, 어느 하나의 도전층에 포함된 제1 내측 서브 도전체 라인(411)/제2 내측 서브 도전체 라인(421)은 이웃하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 외측 서브 도전체 라인(412)/제2 외측 서브 도전체 라인(422)과 전기적으로 연결되고, 어느 하나의 도전층에 포함된 제1 외측 서브 도전체 라인(412)/제2 외측 서브 도전체 라인(422)은 이웃하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 내측 서브 도전체 라인(411)/제2 내측 서브 도전체 라인(421)과 전기적으로 연결된다. For example, if each of the
이에 따라, 종래의 적층형 나선 인덕터(100)에서 전류가 도전체 라인(110, 120)의 안쪽으로 몰려 흐르게 되는 문제점을 해결하여 인덕터의 양호도를 개선할 수 있게 된다. Accordingly, in the conventional stacked
둘째, 앞서 도 3에서 설명한 바와 같이, 종래의 적층형 나선 인덕터(100)에서는 상대적으로 높은 전위를 갖는 제1 도전체 라인(110)과 상대적으로 낮은 전위를 갖는 제2 도전체 라인(120)이 번갈아 가면서 위치하고, 이에 의해 제1 도전체 라인(110)과 제2 도전체 라인(120)이 상하로 오버랩되어 제1 도전체 라인(110)과 제2 도전체 라인(120) 사이에 큰 크기의 기생 캐패시턴스가 발생하게 되는데, 이와 같은 문제점을 개선하기 위해, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)에서는 이웃하는 도전층에 포함된 제1 도전체 라인(410) 및 제2 도전체 라인(420)이 서로 상하로 오버랩되지 않도록 위치시켜 기생 캐패시턴스의 크기를 감소시킨다. Second, as described above with reference to FIG. 3, in the conventional stacked
즉, 도 5 및 도 6에 도시된 바와 같이, 이웃하여 위치하는 도전층에 포함된 제1 도전체 라인(410)과 제2 도전체 라인(420)이 서로 상하로 오버랩되지 않게 배치하는 경우, 각 도전체 라인들(410, 420)은 전위차가 크지 않은 다음 상부/하부 도전층의 도전체 라인들(410, 420)과 마주보게 되고(캐패시터 양 단의 전위차가 감소됨), 그 거리 역시 증가하게 되므로(캐패시터 양 단의 거리가 증가함), 발생하는 기생 캐패시턴스의 크기가 감소되게 된다. That is, as illustrated in FIGS. 5 and 6, when the
다시 말해, 홀수번째 도전층들(M1, M3, M5)에 포함된 제1 도전체 라인(410)(제1 서브 도전체 라인들(411, 412)) 및 제2 도전체 라인(420)(제2 서브 도전체 라인들(421, 422))이 짝수번째 도전층들(M2, M4, M6)에 포함된 제1 도전체 라인(410)(제1 서브 도전체 라인들(411, 412)) 및 제2 도전체 라인(420)(제2 서브 도전체 라인들(421, 422))과 서로 상하로 오버랩되지 않도록 도전체 라인들을 배치시킴으로써 기생 캐패시턴스의 크기를 감소시킬 수 있다. In other words, the first conductor line 410 (the first
이에 따라, 적층형 나선 인덕터(400)의 자기 공진 주파수가 종래의 적층형 나선 인덕터(100)의 자기 공진 주파수보다 증가하게 되어 인덕터의 사용 주파수 대역이 증가된다. Accordingly, the self resonant frequency of the stacked
이 경우, 홀수번째 도전층들(M1, M3, M5)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들은 적어도 일부가 서로 상하로 오버랩되고, 짝수번째 도전층들(M2, M4, M6)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들은 적어도 일부가 서로 상하로 오버랩되면서, 홀수번째 도전층들(M1, M3, M5)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들과 짝수번째 도전층들(M2, M4, M6)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들을 서로 상하로 오버랩될 수 있다. 이 경우, 적층할 수 있는 도전체의 개수를 충분히 증가시킬 수 있게 된다. In this case, at least some of the
또한, 본 발명의 다른 실시예에 따르면, 홀수번째 도전층들(M1, M3, M5)의 루프 크기를 서로 동일하게 형성하고, 짝수번째 도전층들(M2, M4, M6)의 루프 크기를 서로 동일하게 형성하고, 홀수번째 도전층들(M1, M3, M5)의 루프 크기와 짝수번째 도전층들(M2, M4, M6)의 루프 크기는 서로 상이하게 형성하여 적층형 나선 인덕터(400)를 구현할 수 있다. 이 경우, 홀수번째 도전층들(M1, M3, M5)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들은 서로 완전히 오버랩되고, 짝수번째 도전층들(M2, M4, M6)에 포함된 제1 도전체 라인(410)들 및 제2 도전체 라인(420)들 역시 완전히 오버랩된다. Further, according to another embodiment of the present invention, the loop sizes of the odd-numbered conductive layers M1, M3, and M5 are formed to be the same, and the loop sizes of the even-numbered conductive layers M2, M4, and M6 are mutually equal. The same size, the loop size of the odd-numbered conductive layers (M1, M3, M5) and the loop size of the even-numbered conductive layers (M2, M4, M6) are formed different from each other to implement a
이하에서는 도 7을 참조하여, 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)와 종래의 적층형 나선 인덕터(100)의 양호도 및 자기 공진 주파수를 비교하여 설명하기로 한다. Hereinafter, referring to FIG. 7, the goodness and the magnetic resonance frequency of the stacked
도 7은 본 발명의 일 실시예에 따른 적층형 나선 인덕터(400)와 종래의 적층형 나선 인덕터(100)의 양호도 및 자기 공진 주파수를 비교하여 설명하기 위한 도면이다. FIG. 7 is a diagram for describing the goodness and the magnetic resonance frequency of the stacked
먼저, 도 7의 (a)를 참조하면, 사용 가능한 주파수 대역의 인덕턴스는 5nH 정도로 동일하지만, 인덕턴스가 0이 되는 자기 공진 주파수의 경우, 본 발명에 따른 적층형 나선 인덕터(400)의 자기 공진 주파수(11GHz)가 종래의 적층형 나선 인덕터(100)의 자기 공진 주파수(4.2GHz)에 비해 2.5배 정도 증가한 것을 확인할 수 있다. First, referring to FIG. 7A, the inductance of the usable frequency band is the same as about 5 nH, but in the case of the self resonant frequency of which the inductance is zero, the self resonant frequency of the stacked
또한, 도 7의 (b)를 참조하면, 본 발명에 따른 적층형 나선 인덕터(400)의 양호도가 종래의 적층형 나선 인덕터(100)의 양호도보다 높은 것을 확인할 수 있다. In addition, referring to FIG. 7B, it can be seen that the goodness of the stacked
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from these descriptions. Therefore, the spirit of the present invention should not be limited to the described embodiments, and all of the equivalents or equivalents of the claims as well as the claims to be described later will belong to the scope of the present invention. .
Claims (11)
2 이상의 제1 서브 도전체 라인들로 구성되고, 하프 루프(Half Loop) 형태를 갖는 제1 도전체 라인 및 2 이상의 제2 서브 도전체 라인들로 구성되고, 상기 제1 도전체 라인과 대칭되는 하프 루프 형태를 갖는 제2 도전체 라인을 포함하는 루프 형태의 복수의 도전층들
을 포함하되,
상기 복수의 도전층들 중 홀수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들은 상기 복수의 도전층들 중 짝수번째 도전층들에 포함된 상기 2 이상의 제1 서브 도전체 라인들 및 상기 2 이상의 제2 서브 도전체 라인들과 서로 오버랩되지 않는 것을 특징으로 하는 적층형 나선 인덕터. In the multilayer spiral inductor,
Composed of two or more first sub-conductor lines, consisting of a first conductor line having a half loop shape and two or more second sub-conductor lines, and symmetrical with the first conductor line A plurality of loop-shaped conductive layers including a second conductor line having a half loop shape
Including,
The two or more first sub-conductor lines and the two or more second sub-conductor lines included in odd-numbered conductive layers of the plurality of conductive layers are included in even-numbered conductive layers of the plurality of conductive layers. And the two or more first sub-conductor lines and the two or more second sub-conductor lines do not overlap each other.
상기 복수의 도전층들 중 어느 하나의 도전층에 포함된 제1 도전체 라인은 상기 어느 하나의 도전층과 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 상기 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 1,
The first conductor line included in any one of the plurality of conductive layers is one of the first conductor lines included in each of the upper conductive layer and the lower conductive layer positioned adjacent to the one conductive layer. Is electrically connected to at least one, and the second conductor line included in the one conductive layer is electrically connected to at least one of the second conductor lines included in each of the upper conductive layer and the lower conductive layer. Stacked spiral inductors.
상기 어느 하나의 도전층에 포함된 제1 도전체 라인은 비아(via)를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고,
상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 비아를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터. The method of claim 2,
The first conductor line included in the one conductive layer is electrically connected to at least one of the first conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias. Become,
The second conductor line included in the one conductive layer is electrically connected to at least one of the second conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias. Stacked spiral inductors.
상기 홀수번째 도전층들의 루프 크기는 서로 동일하고, 상기 짝수번째 도전층들의 루프 크기는 서로 동일하며,
상기 홀수번째 도전층들의 루프 크기와 상기 짝수번째 도전층들의 루프 크기는 서로 상이한 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 1,
The loop size of the odd-numbered conductive layers is the same as each other, the loop size of the even-numbered conductive layers is the same as each other,
The loop size of the odd-numbered conductive layers and the loop size of the even-numbered conductive layers are different from each other.
상기 2 이상의 제1 서브 도전체 라인은 동일 평면 상에 위치하며, 내측에 위치하는 하나 이상의 제1 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제1 외측 서브 도전체 라인을 포함하고,
상기 복수의 도전층 중 어느 하나의 도전층에 포함된 상기 하나 이상의 제1 내측 서브 도전체 라인은 상기 어느 하나의 도전층과 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제1 외측 서브 도전체 라인과 각각 전기적으로 연결되고,
상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제1 외측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제1 내측 서브 도전체 라인과 각각 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 4, wherein
Wherein the at least two first sub-conductor lines are coplanar and include at least one first inner sub-conductor line located at an inner side and at least one first outer sub-conductor line located at an outer side thereof,
The one or more first inner sub-conductor lines included in any one of the plurality of conductive layers may be included in each of the upper conductive layer and the lower conductive layer adjacent to the one conductive layer. Electrically connected to each of the first outer subconductor lines,
The one or more first outer sub-conductor lines included in the one conductive layer are respectively electrically connected to the one or more first inner sub-conductor lines included in each of the adjacent upper or lower conductive layers. Stacked spiral inductor, characterized in that connected.
상기 2 이상의 제2 서브 도전체 라인은 동일 평면 상에 위치하며, 내측에 위치하는 하나 이상의 제2 내측 서브 도전체 라인 및 외측에 위치하는 하나 이상의 제2 외측 서브 도전체 라인을 포함하고,
상기 복수의 도전층 중 어느 하나의 도전층에 포함된 상기 하나 이상의 제2 내측 서브 도전체 라인은 상기 어느 하나의 도전층과 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제2 외측 서브 도전체 라인과 각각 전기적으로 연결되고,
상기 어느 하나의 도전층에 포함된 상기 하나 이상의 제2 외측 서브 도전체 라인은 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 상기 하나 이상의 제2 내측 서브 도전체 라인과 각각 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 4, wherein
The at least two second sub-conductor lines are coplanar and include at least one second inner sub-conductor line located at an inner side and at least one second outer sub-conductor line located at an outer side thereof,
The one or more second inner sub-conductor lines included in any one of the conductive layers may be included in each of the upper conductive layer and the lower conductive layer adjacent to the one conductive layer. Electrically connected with each of the second outer subconductor lines,
The one or more second outer subconductor lines included in the one conductive layer are respectively electrically connected to the one or more second inner subconductor lines included in each of the adjacent upper and lower conductive layers. Stacked spiral inductor, characterized in that connected.
하프 루프 형태의 제1 도전체 라인 및 상기 제1 도전체 라인과 대칭되는 하프 루프 형태의 제2 도전체 라인을 포함하는 루프 형태의 복수의 도전층들
을 포함하되,
상기 복수의 도전층들 중 홀수번째 도전층들에 포함된 제1 도전체 라인들 및 제2 도전체 라인들은 적어도 일부가 서로 오버랩되고, 상기 복수의 도전층들 중 짝수번째 도전층들에 포함된 제1 도전체 라인들 및 제2 도전체 라인들은 적어도 일부가 서로 오버랩되며,
상기 홀수번째 도전층들에 포함된 제1 도전체 라인들 및 제2 도전체 라인들은 상기 짝수번째 도전층들에 포함된 제1 도전체 라인들 및 제2 도전체 라인들과 서로 오버랩되지 않는 것을 특징으로 하는 적층형 나선 인덕터.In the multilayer spiral inductor,
A plurality of loop-shaped conductive layers including a first conductor line in the form of a half loop and a second conductor line in the form of a half loop, which is symmetrical to the first conductor line.
Including,
At least a portion of the first conductor lines and the second conductor lines included in the odd-numbered conductive layers of the plurality of conductive layers overlap each other, and included in the even-numbered conductive layers of the plurality of conductive layers. The first conductor lines and the second conductor lines at least partially overlap each other,
The first conductor lines and the second conductor lines included in the odd-numbered conductive layers do not overlap with the first conductor lines and the second conductor lines included in the even-numbered conductive layers. Stacked spiral inductors.
상기 복수의 도전층들 중 어느 하나의 도전층에 포함된 제1 도전체 라인은 상기 어느 하나의 도전층과 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고, 상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 상기 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 7, wherein
The first conductor line included in any one of the plurality of conductive layers is one of the first conductor lines included in each of the upper conductive layer and the lower conductive layer positioned adjacent to the one conductive layer. Is electrically connected to at least one, and the second conductor line included in the one conductive layer is electrically connected to at least one of the second conductor lines included in each of the upper conductive layer and the lower conductive layer. Stacked spiral inductors.
상기 어느 하나의 도전층에 포함된 제1 도전체 라인은 비아를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제1 도전체 라인들 중 적어도 하나와 전기적으로 연결되고,
상기 어느 하나의 도전층에 포함된 제2 도전체 라인은 비아를 통해 상기 이웃하여 위치하는 상부 도전층 또는 하부 도전층 각각에 포함된 제2 도전체 라인들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 적층형 나선 인덕터.According to claim 8,
The first conductor line included in the one conductive layer is electrically connected to at least one of the first conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias.
The second conductor line included in the one conductive layer is electrically connected to at least one of the second conductor lines included in each of the adjacent upper conductive layer and the lower conductive layer through vias. Stacked spiral inductors.
상기 홀수번째 도전층들의 루프 크기는 서로 동일하고, 상기 짝수번째 도전층들의 루프 크기는 서로 동일하며,
상기 홀수번째 도전층들의 루프 크기와 상기 짝수번째 도전층들의 루프 크기는 서로 상이한 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 7, wherein
The loop size of the odd-numbered conductive layers is the same as each other, the loop size of the even-numbered conductive layers is the same as each other,
The loop size of the odd-numbered conductive layers and the loop size of the even-numbered conductive layers are different from each other.
상기 제1 도전체 라인은 동일 평면 상에 위치하는 2 이상의 제1 서브 도전체 라인들을 포함하고, 상기 제2 도전체 라인은 동일 평면 상에 위치하는 2 이상의 제2 서브 도전체 라인들을 포함하며,
상기 홀수번째 도전층들에 포함된 2 이상의 제1 서브 도전체 라인들 및 2 이상의 제2 서브 도전체 라인들은 상기 짝수번째 도전층들에 포함된 2 이상의 제1 서브 도전체 라인들 및 2 이상의 제2 서브 도전체 라인들과 서로 오버랩되지 않는 것을 특징으로 하는 적층형 나선 인덕터.The method of claim 7, wherein
The first conductor line includes two or more first sub conductor lines located on the same plane, and the second conductor line includes two or more second sub conductor lines located on the same plane,
Two or more first sub-conductor lines and two or more second sub-conductor lines included in the odd-numbered conductive layers may be two or more first sub-conductor lines and two or more second sub-conductor lines included in the even-numbered conductive layers. A stacked spiral inductor, characterized in that it does not overlap two subconductor lines.
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