KR101139483B1 - Semiconductor device and method for forming the same - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 형성 방법은 셀 영역과 페리 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 페리 영역의 상기 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인을 형성하는 단계와, 상기 비트라인의 측벽에 스페이서를 형성하는 단계를 포함하여, 벙커 디펙트를 방지하기 위하여 형성되는 식각정지막의 공간이 페리 영역의 게이트라인에 손실없이 용이하게 확보되도록 함으로써 페리 영역의 트랜지스터 특성을 용이하게 확보할 수 있는 효과를 제공한다.A method of forming a semiconductor device according to the present invention includes the steps of providing a semiconductor substrate comprising a cell region and a ferry region, forming a gate on the semiconductor substrate of the ferry region, and Forming a bit line including a connected bit line contact, and forming a spacer on a sidewall of the bit line, wherein the space of the etch stop layer formed to prevent bunker defects is formed in the gate line of the ferry region. It is possible to easily secure the transistor characteristics of the ferry region by making it easily secured without loss.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 저장전극 형성시 수행되는 딥 아웃에 의해 벙커 디펙트가 발생하는 것을 방지하는 반도체 소자 및 그의 형성 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a semiconductor device and a method of forming the same to prevent the occurrence of bunker defects due to a dip out performed when forming the storage electrode.

반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.The DRAM of the semiconductor memory device includes a plurality of unit cells composed of a capacitor and a transistor. Among them, a capacitor is used for temporarily storing data, and a transistor is used for transferring data between a bit line and a capacitor corresponding to a control signal (word line) by using the property of a semiconductor whose electrical conductivity changes according to an environment. A transistor consists of three regions: a gate, a source, and a drain. A charge is transferred between the source and the drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate and doping is performed on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area. In the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included in the semiconductor memory device.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.By reducing the total area of the semiconductor memory device, the number of semiconductor memory devices that can be produced per wafer can be increased and productivity is improved. Various methods have been proposed to reduce the total area of the semiconductor memory device. In place of a conventional planar gate in which one of them has a horizontal channel region, a recess is formed in the substrate and a gate is formed in the recess, thereby forming a recess in which the channel region is formed along the curved surface of the recess A buried gate is formed by embedding the entire gate in the recess in addition to the recessed gate.

도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도로서, (ⅰ)은 셀 영역, (ⅱ)는 페리 영역을 나타낸 것이다.1 is a cross-sectional view showing a semiconductor device according to the prior art, (i) shows a cell region, and (ii) shows a ferry region.

도 1에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 포함하는 반도체 기판(10) 상의 셀 영역(ⅰ)에는 비트라인(18)을 형성하고, 페리 영역(ⅱ)에는 게이트라인(20)을 형성한다. 이어서, 비트라인(18) 및 게이트라인(20)을 포함하는 전체 상부에 층간절연막(22)을 형성하고, 활성영역(14)이 노출되도록 층간절연막(22)을 식각한 후 도전물질로 매립하여 저장전극 콘택(24, 셀 영역(ⅰ)) 및 비트라인 콘택(26, 페리 영역(ⅱ))을 포함하는 비트라인을 형성한다. 여기서, 비트라인은 게이트(20) 상부가 노출되도록 패터닝된다. 이어서, 저장전극 콘택(24)과 접속되는 하부전극(미도시)을 형성한다. 이때, 하부전극(미도시)은 정전용량을 확보하기 위해 실린더 타입(cylinder type)이 적용되는데, 실린더 타입을 형성하기 위해 수행되는 딥 아웃공정시 층간절연막(22)으로 습식용액이 침투되어 벙커 디펙트(bunker defect)가 유발될 수 있다. 이를 방지하기 위하여 층간절연막(22) 상부에 식각정지막을 형성하는데, 식각정지막의 영역을 확보하기 위하여 층간절연막(22)을 블랭킷 식각을 수행한다. 여기서, 블랭킷 식각은 셀 영역(ⅰ)의 층간절연막(22)의 식각뿐만 아니라 'A'와 같이 페리 영역(ⅱ)의 층간절연막(22)의 식각을 유발한다. 블랭킷 식각이 과도하게 유발되는 경우 페리 영역(ⅱ)의 게이트라인(20) 까지 손실을 주어 안정적인 소자 특성을 확보하기 어려운 한계가 있다.As shown in FIG. 1, a bit line 18 is formed in a cell region on a semiconductor substrate 10 including an active region 14 defined as an isolation layer 12, and a ferry region ii is formed. The gate line 20 is formed thereon. Subsequently, an interlayer insulating layer 22 is formed on the entire portion including the bit line 18 and the gate line 20, and the interlayer insulating layer 22 is etched to expose the active region 14 and then embedded in a conductive material. A bit line including a storage electrode contact 24 (cell region) and a bit line contact 26 (ferry region (ii)) is formed. Here, the bit line is patterned so that the top of the gate 20 is exposed. Subsequently, a lower electrode (not shown) connected to the storage electrode contact 24 is formed. At this time, the lower electrode (not shown) is applied to the cylinder type (cylinder type) to secure the capacitance, the wet solution is penetrated into the interlayer insulating film 22 during the dip out process is performed to form the cylinder type bunker di Bunker defects can be caused. In order to prevent this, an etch stop layer is formed on the interlayer insulating layer 22. In order to secure an area of the etch stop layer, a blanket etching is performed on the interlayer insulating layer 22. Here, the blanket etching causes not only the etching of the interlayer insulating film 22 of the cell region but also the etching of the interlayer insulating film 22 of the ferry region ii, such as 'A'. When blanket etching is excessively induced, there is a limit in that it is difficult to secure stable device characteristics due to loss to the gate line 20 of the ferry region ii.

본 발명은 저장용량을 확보하기 위하여 적용되는 실린더 타입의 저장전극 형성에 수행되는 딥 아웃 공정시 하부에 층간절연막을 식각하는 벙커 디펙트를 방지하기 위하여 식각정지막을 형성하는데, 식각정지막이 형성될 영역을 확보하기 위하여 층간절연막을 블랭킷 식각할 때 페리 영역의 층간절연막도 함께 식각되어 페리 영역의 게이트라인에 손실을 유발하는 문제를 해결하고자 한다.The present invention forms an etch stop layer to prevent a bunker defect that etches the interlayer dielectric layer at the bottom during the dip-out process performed to form a storage electrode of the cylinder type applied to secure the storage capacity, the region where the etch stop layer is to be formed. In order to secure the interlayer insulating film, the interlayer insulating film of the ferry region is also etched together in order to solve the problem of causing loss in the gate line of the ferry region.

본 발명의 반도체 소자는 셀 영역과 페리 영역을 포함하는 반도체 기판과, 상기 반도체 기판의 상기 페리 영역에 구비된 게이트와, 상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인과, 상기 비트라인의 측벽에 구비되고, 상기 게이트 상부에 구비되는 스페이서를 포함하는 것을 특징으로 한다.The semiconductor device of the present invention includes a semiconductor substrate including a cell region and a ferry region, a bit line including a gate provided in the ferry region of the semiconductor substrate, and bit line contacts connected to both sides of the gate. And a spacer disposed on the sidewall of the bit line and disposed above the gate.

그리고, 상기 셀 영역의 상기 반도체 기판 내에 구비된 매립형 게이트를 더 포함하는 것을 특징으로 한다.And a buried gate provided in the semiconductor substrate of the cell region.

그리고, 상기 스페이서는 질화막을 포함하는 것을 특징으로 한다.The spacer is characterized in that it comprises a nitride film.

그리고, 상기 페리 영역의 비트라인 상부에 구비되는 식각정지막을 더 포함하는 것을 특징으로 한다.The etch stop layer may be further included on the bit line of the ferry region.

그리고, 상기 식각정지막은 질화막을 포함하는 것을 특징으로 한다.The etch stop film is characterized in that it comprises a nitride film.

본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판에 페리 영역에 게이트를 형성하는 단계와, 상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인을 형성하는 단계와, 상기 비트라인의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention includes forming a gate in a ferry region on a semiconductor substrate, forming a bit line including bit line contacts connected to the semiconductor substrate at both sides of the gate, and forming the bit line. Forming a spacer on the side wall of the.

그리고, 상기 페리 영역에 게이트를 형성하는 단계 이전 상기 셀 영역의 상기 반도체 기판에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a buried gate in the semiconductor substrate of the cell region before forming the gate in the ferry region.

그리고, 상기 비트라인을 형성하는 단계는 상기 게이트를 포함하는 상기 페리 영역 및 상기 셀 영역 상부에 층간절연막을 형성하는 단계와, 상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 포함하는 전체 상부에 도전물질을 형성하는 단계와, 상기 게이트가 노출되도록 상기 도전물질을 패터닝하는 단계를 포함하는 것을 특징으로 한다.The forming of the bit line may include forming an interlayer insulating layer over the ferry region and the cell region including the gate, and etching the bit insulating layer to expose the semiconductor substrate in the ferry region. Forming a contact hole, forming a conductive material over the entire portion including the bit line contact hole, and patterning the conductive material to expose the gate.

그리고, 상기 스페이서를 형성하는 단계는 상기 비트라인을 포함하는 전체 상부에 절연막을 형성하는 단계와, 상기 절연막에 스페이서 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.The forming of the spacers may include forming an insulating layer over the entirety including the bit line, and performing spacer etching on the insulating layer.

그리고, 상기 절연막은 질화막을 포함하는 것을 특징으로 한다.And, the insulating film is characterized in that it comprises a nitride film.

그리고, 상기 스페이서를 형성하는 단계 이후 상기 셀 영역에 형성된 상기 층간 절연막의 상부를 식각하는 단계와, 상기 층간 절연막이 식각된 영역을 포함하는 전체 상부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다,And etching the upper portion of the interlayer insulating layer formed in the cell region after the forming of the spacer, and forming an etch stop layer over the entire region including the region where the interlayer insulating layer is etched. Shall be,

그리고, 상기 식각정지막은 질화막을 포함하는 것을 특징으로 한다.The etch stop film is characterized in that it comprises a nitride film.

그리고, 상기 층간절연막을 식각하는 단계는 BOE용액 또는 HF용액을 이용하는 것을 특징으로 한다.The etching of the interlayer dielectric layer is characterized by using a BOE solution or HF solution.

본 발명은 벙커 디펙트를 방지하기 위하여 형성되는 식각정지막의 공간이 페리 영역의 게이트라인에 손실없이 용이하게 확보되도록 하여 페리 영역의 트랜지스터 특성을 용이하게 확보할 수 있는 효과를 제공한다.The present invention provides an effect of easily securing the transistor characteristics of the ferry region by ensuring that the space of the etch stop layer formed to prevent the bunker defect is easily secured without loss in the gate line of the ferry region.

도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device according to the prior art.
2 is a cross-sectional view showing a semiconductor device according to the present invention.
3A to 3E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3e는 본 발명에 다른 반도체 소자의 형성 방버을 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor device according to the present invention, and FIGS. 3A to 3E are cross-sectional views showing the formation method of a semiconductor device according to the present invention.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 매립형 게이트를 포함하는 반도체 기판(100)과, 반도체 기판(100)의 셀 영역(ⅰ)에 형성된 비트라인(108) 및 페리 영역(ⅱ)에 형성된 게이트(110)와, 페리 영역(ⅱ)에 형성된 비트라인 콘택을 포함하는 비트라인(116)과, 비트라인(116)의 측벽에 형성되며, 게이트(110) 상부에 구비된 스페이서(120)를 포함한다. 또한, 셀 영역(ⅰ)과 페리 영역(ⅱ)을 포함하는 전체 상부에 형성된 식각정지막(122)을 더 포함한다. 여기서, 스페이서(120)와 식각정지막(122)은 질화막인 것이 바람직하다. As shown in FIG. 2, the semiconductor device according to the present invention includes a semiconductor substrate 100 including a buried gate, a bit line 108 and a ferry region ii formed in a cell region of the semiconductor substrate 100. A bit line 116 including a gate 110 formed on the gate line, a bit line contact formed on the ferry region ii, and a spacer formed on a sidewall of the bit line 116 and provided on the gate 110. 120). In addition, the semiconductor device further includes an etch stop layer 122 formed over the entire area including the cell region VII and the ferry region ii. Here, the spacer 120 and the etch stop film 122 are preferably nitride films.

상술한 바와 같이, 본 발명의 반도체 소자는 페리 영역의 비트라인 측벽에 스페이서를 구비함으로써, 후속 공정에서 식각정지막을 형성하기 위한 영역을 확보하기 위한 층간절연막의 식각시에 페리 영역의 게이트가 손실되지 않도록 하여 반도체 소자의 특성을 확보할 수 있다.As described above, the semiconductor device of the present invention includes spacers on sidewalls of the bit line of the ferry region, so that the gate of the ferry region is not lost during the etching of the interlayer insulating film for securing the region for forming the etch stop layer in a subsequent process. It is possible to ensure the characteristics of the semiconductor device.

도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 하드마스크층(미도시)을 증착한 후, 매립형 게이트가 형성될 트렌치를 정의하기 위한 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴(미도시)을 식각마스크로 하드마스크층(미도시) 및 반도체 기판(100)을 식각하여 트렌치를 형성한다. 그 다음, 트렌치가 매립되도록 게이트 전극 및 캡핑절연막을 형성하여 매립형 게이트(106)를 완성한다. 이어서, 활성영역(104)과 접속되도록 셀 영역(ⅰ)에는 비트라인(108), 페리 영역(ⅱ)에는 게이트 라인(110)을 형성한다. 그리고 그 측벽에 스페이서를 형성한다. 이어서, 셀 영역(ⅰ)의 비트라인(108)과 페리 영역(ⅱ)의 게이트 라인(110)을 포함하는 전체 상부에 층간절연막(112)을 형성한 후, 셀 영역(ⅰ)의 활성영역(104)이 노출되도록 층간절연막(112)을 식각하여 저장전극 콘택홀(미도시)를 형성하고 페리 영역(ⅱ)의 활성영역(104)이 노출되도록 층간절연막(112)을 식각하여 비트라인 콘택홀(미도시)를 형성한다. 이어서, 저장전극 콘택홀(미도시)에 도전물질을 매립하여 저장전극 콘택(114)을 형성하고, 비트라인 콘택홀(미도시)에 도전물질을 매립하여 비트라인 콘택을 포함하는 비트라인(116)을 형성한다. 여기서, 페리 영역(ⅱ)의 비트라인은 패터닝되어 게이트(110) 상부가 노출되는 것이 바라직하다. As shown in FIG. 3A, after depositing a hard mask layer (not shown) on the semiconductor substrate 100 including the active region 104 defined as the device isolation layer 102, a trench in which a buried gate is to be formed is formed. A photoresist pattern (not shown) is defined for definition. Subsequently, the hard mask layer (not shown) and the semiconductor substrate 100 are etched using the photoresist pattern (not shown) as an etch mask to form trenches. Then, the gate electrode and the capping insulating film are formed to fill the trench, thereby completing the buried gate 106. Subsequently, the bit line 108 is formed in the cell region and the gate line 110 is formed in the ferry region ii so as to be connected to the active region 104. And a spacer is formed in the side wall. Subsequently, the interlayer insulating film 112 is formed over the entire area including the bit line 108 in the cell region and the gate line 110 in the ferry region ii. The interlayer insulating layer 112 is etched to expose the 104, thereby forming a storage electrode contact hole (not shown), and the interlayer insulating layer 112 is etched to expose the active region 104 of the ferry region ii. (Not shown) is formed. Subsequently, the conductive material is buried in the storage electrode contact hole (not shown) to form the storage electrode contact 114, and the bit line 116 including the bit line contact by filling the conductive material in the bit line contact hole (not shown). ). Here, the bit line of the ferry region ii is preferably patterned to expose the upper portion of the gate 110.

도 3b에 도시된 바와 같이, 셀 영역(ⅰ) 및 페리 영역(ⅱ)을 포함하는 전체 상부에 스페이서 절연막(118)을 형성한다. 여기서, 스페이서 절연막(118)은 질화막인 것이 바람직하다. 여기서, 스페이서 절연막(118)은 페리 영역(ⅱ)의 비트라인(108)과 게이트(110) 사이에 구비되는 층간절연막(112)을 덮을만한 두께를 갖는 것이 바람직하다. 바람직하게는 게이트(110) 측벽에 형성되는 게이트 스페이서의 두께보다 두꺼운 것이 바람직하다.As shown in FIG. 3B, a spacer insulating film 118 is formed over the entire area including the cell region VII and the ferry region ii. Here, the spacer insulating film 118 is preferably a nitride film. Here, the spacer insulating film 118 preferably has a thickness sufficient to cover the interlayer insulating film 112 provided between the bit line 108 and the gate 110 of the ferry region ii. Preferably it is thicker than the thickness of the gate spacer formed on the sidewall of the gate (110).

도 3c에 도시된 바와 같이, 스페이서 절연막(118)에 스페이서 식각 공정을 수행하여 셀 영역(ⅰ)의 스페이서 절연막(118)은 제거하고, 페리 영역(ⅱ)의 비트라인(116)의 측벽에 스페이서(120)를 형성한다. As shown in FIG. 3C, a spacer etching process is performed on the spacer insulating layer 118 to remove the spacer insulating layer 118 of the cell region, and the spacer is formed on the sidewall of the bit line 116 of the ferry region ii. Form 120.

도 3d에 도시된 바와 같이, 층간절연막(112) 상부의 일부를 식각한다. 여기서 층간절연막(112)의 상부를 식각하는 것은 습식 클리닝을 이용하는 것이 바람직하다. 여기서, 습식 클리닝은 BOE용액 또는 HF용액을 이용하는 것이 바람직하다. 층간절연막(112)을 식각하는 것은 후속 공정에서 저장전극을 형성할 때 수행되는 습식 딥 아웃 시 층간절연막(112)으로 습식용액이 침투되지 않도록 절연막을 형성하기 위한 영역을 확보하기 위함이다. 이때, 페리 영역(ⅱ)의 층간절연막(112)은 비트라인(118)의 측벽에 형성된 스페이서(120)에 의해 식각되는 것이 방지될 수 있다. 이에 페리 영역(ⅰ)의 게이트(110)가 손실되는 것을 근본적으로 막을 수 있다.As shown in FIG. 3D, a portion of the upper portion of the interlayer insulating layer 112 is etched. In this case, it is preferable to use wet cleaning to etch the upper portion of the interlayer insulating film 112. Here, it is preferable to use BOE solution or HF solution for wet cleaning. The etching of the interlayer insulating film 112 is to secure a region for forming the insulating film so that the wet solution does not penetrate into the interlayer insulating film 112 during the wet dip-out performed when the storage electrode is formed in a subsequent process. In this case, the interlayer insulating layer 112 of the ferry region ii may be prevented from being etched by the spacer 120 formed on the sidewall of the bit line 118. Accordingly, it is possible to fundamentally prevent the gate 110 of the ferry region from being lost.

도 3e에 도시된 바와 같이, 셀 영역(ⅰ) 및 페리 영역(ⅱ)을 포함하는 전체 상부에 식각정지막(122)을 형성한다. 여기서, 식각정지막(122)은 질화막인 것이 바람직하다. 이후, 도시되지는 않았지만 희생절연막을 형성한 후, 저장전극 콘택과 접속되는 실린더 타입의 저장전극을 형성한다. As shown in FIG. 3E, the etch stop layer 122 is formed over the entire area including the cell region VII and the ferry region ii. Here, the etch stop film 122 is preferably a nitride film. Thereafter, although not shown, after forming the sacrificial insulating film, a cylinder type storage electrode connected to the storage electrode contact is formed.

상술한 바와 같이, 본 발명은 실린더 형상의 저장전극을 형성할 때 층간절연막이 식각되어 벙커 디펙트를 유발하는 문제를 해결하기 위하여 식각정지막을 형성하는데, 식각정지막이 형성될 영역을 확보하기 위하여 층간절연막 상부를 식각할 때 페리 영역의 비트라인 측벽에 형성된 스페이서에 의해 페리 영역의 게이트가 손실되지 않도록 하여 반도체 소자의 동작이 용이하게 이루어지도록 할 수 있다.As described above, the present invention forms an etch stop film to solve the problem that the interlayer insulating film is etched when the cylindrical storage electrode is formed to cause the bunker defect, the interlayer to secure the region where the etch stop film is to be formed When the upper portion of the insulating layer is etched, the gate of the ferry region may not be lost by spacers formed on sidewalls of the bit line of the ferry region so that the operation of the semiconductor device may be easily performed.

Claims (13)

셀 영역과 페리 영역을 포함하는 반도체 기판;
상기 반도체 기판의 상기 페리 영역에 구비된 게이트;
상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인; 및
상기 비트라인의 측벽에 구비되고, 상기 게이트 상부에 구비되는 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor substrate including a cell region and a ferry region;
A gate provided in the ferry region of the semiconductor substrate;
A bit line including bit line contacts connected to the semiconductor substrate at both sides of the gate; And
And a spacer disposed on sidewalls of the bit line and disposed above the gate. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 셀 영역의 상기 반도체 기판 내에 구비된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And a buried gate provided in the semiconductor substrate of the cell region. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 1에 있어서,
상기 스페이서는
질화막을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The spacer
A semiconductor device comprising a nitride film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 페리 영역의 비트라인 상부에 구비되는 식각정지막을 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And an etch stop layer on the bit line of the ferry region. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 4에 있어서,
상기 식각정지막은
질화막을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 4,
The etch stop layer is
A semiconductor device comprising a nitride film. 반도체 기판 상에 페리 영역에 게이트를 형성하는 단계;
상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인을 형성하는 단계; 및
상기 비트라인의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a gate in the ferry region on the semiconductor substrate;
Forming bit lines including bit line contacts connected to the semiconductor substrate at both sides of the gate; And
Forming a spacer on sidewalls of the bit line. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 6에 있어서,
상기 페리영역의 게이트를 형성하는 단계 이전
상기 반도체 기판의 셀 영역에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
Before forming the gate of the ferry region
And forming a buried gate in a cell region of the semiconductor substrate. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 7에 있어서,
상기 비트라인을 형성하는 단계는
상기 게이트를 포함하는 상기 페리 영역 및 상기 셀 영역 상부에 층간절연막을 형성하는 단계;
상기 페리 영역의 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;
상기 비트라인 콘택홀을 포함하는 전체 상부에 도전물질을 형성하는 단계; 및
상기 게이트가 노출되도록 상기 도전물질을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 7,
Forming the bit line
Forming an interlayer insulating layer on the ferry region and the cell region including the gate;
Etching the interlayer insulating layer to expose the semiconductor substrate in the ferry region to form a bit line contact hole;
Forming a conductive material over the entirety including the bit line contact holes; And
Patterning the conductive material to expose the gate. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 청구항 6에 있어서,
상기 스페이서를 형성하는 단계는
상기 비트라인을 포함하는 전체 상부에 절연막을 형성하는 단계; 및
상기 절연막에 스페이서 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
Forming the spacer
Forming an insulating film on the entirety of the bit line; And
Forming a spacer in the insulating layer. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 9,
And the insulating film comprises a nitride film. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 8에 있어서,
상기 스페이서를 형성하는 단계 이후
상기 셀 영역에 형성된 상기 층간 절연막의 상부를 식각하는 단계;
상기 층간 절연막이 식각된 영역을 포함하는 전체 상부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 8,
After forming the spacer
Etching an upper portion of the interlayer insulating layer formed on the cell region;
And forming an etch stop layer over the entire area including the region where the interlayer insulating layer is etched. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 11에 있어서,
상기 식각정지막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 11,
The etch stop layer comprises a nitride film. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 11에 있어서,
상기 층간절연막을 식각하는 단계는
BOE용액 또는 HF용액을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 11,
Etching the interlayer insulating film
A method for forming a semiconductor device, comprising using a BOE solution or an HF solution.
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