KR101115473B1 - 3d non-volatile memory device and method for manufacturing the same - Google Patents

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Abstract

본 기술은 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 게이트 전극; 상기 복수의 층간절연막 및 복수의 게이트 전극을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 상기 채널과 상기 층간절연막 사이에 개재된 복수의 정션막; 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함한다.
본 기술에 따르면, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들의 소스/드레인 영역 즉, 정션 영역을 형성할 수 있다. 따라서, 인핸스먼트 모드로 동작되는 메모리 셀을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다.The present technology relates to a nonvolatile memory device having a three-dimensional structure and a method of manufacturing the same. The present technology provides a non-volatile memory device having a three-dimensional structure, comprising: a plurality of interlayer insulating films and a plurality of gate electrodes stacked alternately on a substrate; A plurality of channels protruding from the substrate while penetrating the plurality of interlayer insulating films and the plurality of gate electrodes; A plurality of junction films interposed between the channel and the interlayer insulating film; And a plurality of memory cells stacked along the channel.
According to the present technology, a source / drain region, that is, a junction region, of a plurality of memory cells stacked along a channel protruding from the substrate may be formed. Accordingly, a non-volatile memory device having a three-dimensional structure including memory cells operated in an enhancement mode can be provided.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Non-volatile memory device having a three-dimensional structure and a method of manufacturing the same {3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device having a three-dimensional structure and a method of manufacturing the same.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.A non-volatile memory device is a memory device in which stored data is retained even if power supply is interrupted. Recently, as the degree of integration of a memory device having a two-dimensional structure in which a memory device is manufactured in a single layer on a silicon substrate has reached a limit, a nonvolatile memory device having a three-dimensional structure in which memory cells are stacked vertically from a silicon substrate has been proposed. .

이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그 문제점을 상세히 살펴보도록 한다.
Hereinafter, a structure and a problem of a nonvolatile memory device having a three-dimensional structure according to the prior art will be described in detail with reference to the accompanying drawings.

도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a structure of a nonvolatile memory device having a three-dimensional structure according to the prior art.

도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 소스 영역(source)이 구비된 기판(10)으로부터 수직으로 돌출된 채널(CH)을 구비하며, 채널(CH)을 따라 적층된 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)를 구비한다. 여기서, 복수의 메모리 셀(MC)은 하부 선택 트랜지스터(LST)와 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링을 구성하며, 기판(10)으로부터 수직으로 스트링이 배열된다. As shown, a non-volatile memory device having a three-dimensional structure according to the prior art has a channel CH that protrudes vertically from a substrate 10 having a source region, and is stacked along the channel CH. The lower select transistor LST, the plurality of memory cells MC, and the upper select transistor UST. Here, the plurality of memory cells MC are connected in series between the lower select transistor LST and the upper select transistor UST to form one string, and the strings are arranged vertically from the substrate 10.

본 도면에서 도면 부호 '11'은 층간절연막을 나타내고, 도면 부호 '12'는 게이트 전극을 나타낸다. 또한, 도면 부호 '13A'는 게이트 절연막을 나타내고, 도면 부호 '13B'는 터널절연막, 전하트랩막 및 전하차단막을 나타낸다.
In this figure, reference numeral 11 denotes an interlayer insulating film, and reference numeral 12 denotes a gate electrode. Reference numeral 13A denotes a gate insulating film, and reference numeral 13B denotes a tunnel insulating film, a charge trap film and a charge blocking film.

그러나, 전술한 바와 같은 종래기술에 따르면, 메모리 소자의 구조에 따른 제조 공정의 한계상 인핸스먼트 모드(enhancement mode)로 동작되는 메모리 셀(MC)을 포함하는 메모리 소자의 제조가 불가능하다. 이를 보다 상세히 살펴보면 다음과 간다.However, according to the prior art as described above, due to the limitation of the manufacturing process according to the structure of the memory device, it is impossible to manufacture a memory device including the memory cell MC operated in an enhancement mode. Looking at this in more detail goes as follows.

앞서 설명한 바와 같이, 3차원 구조의 비휘발성 메모리 소자는 기판(10)으로부터 수직으로 돌출되는 채널(CH)을 따라 메모리 셀(MC)을 적층시킨다.As described above, the nonvolatile memory device having a three-dimensional structure stacks memory cells MC along a channel CH that protrudes vertically from the substrate 10.

여기서, 채널(CH)은 복수의 층간절연막(11) 및 복수의 도전막(12)을 식각하여 트렌치를 형성한 후, 트렌치 내에 채널용 막을 매립하여 형성되기 때문에, 적층된 복수의 메모리 셀(MC)들 간의 채널(CH)에 소스/드레인 영역 즉, 정션(junction)을 형성하는 것이 불가능하다. Here, the channel CH is formed by etching a plurality of interlayer insulating films 11 and a plurality of conductive films 12 to form a trench, and then filling a channel film in the trench, thereby stacking a plurality of stacked memory cells MC. It is impossible to form a source / drain region, that is, a junction, in the channel CH between the channels.

따라서, 종래기술은 기판(10) 내에 n타입의 불순물로 도핑된 소스 영역(source)을 형성한 후, n타입의 불순물로 도핑된 채널(CH)을 형성함으로써, 공핍 모드(depletion mode)로 동작되는 메모리 셀(MC)을 형성한다.Therefore, the prior art operates in a depletion mode by forming a source region doped with n-type impurities in the substrate 10 and then forming a channel CH doped with n-type impurities. The memory cell MC is formed.

그러나, 공핍 모드로 동작되는 메모리 셀(MC)의 경우, 하부 선택 트랜지스터(LST)의 소스 영역에서의 GIDL 효과에 의해 정공(hole)을 공급하여 소거 동작을 진행하기 때문에, 정공의 공급이 원활하지 못해 소거 속도가 저하되는 문제점이 있다. 특히, 기판(10)으로부터 수직으로 스트링을 배열하기 때문에, 채널(CH)의 길이가 증가할수록 정공 공급이 더욱 어려워져 소거 동작의 속도가 더욱 저하되며, 그에 따라, 메모리 소자의 퍼포먼스가 나빠진다.
However, in the memory cell MC operating in the depletion mode, since the holes are supplied by the GIDL effect in the source region of the lower selection transistor LST to perform the erase operation, the supply of holes is not smooth. There is a problem that the erase speed is lowered. In particular, since the strings are arranged vertically from the substrate 10, as the length of the channel CH increases, the hole supply becomes more difficult, and thus the speed of the erase operation is further lowered, thereby degrading the performance of the memory device.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 인핸스먼트 모드로 동작되는 메모리 셀을 포함하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object thereof is to provide a three-dimensional nonvolatile memory device including a memory cell operated in an enhancement mode and a method of manufacturing the same.

전술한 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 게이트 전극; 상기 복수의 층간절연막 및 복수의 게이트 전극을 관통하면서 상기 기판으로부터 돌출된 복수의 채널; 상기 채널과 상기 층간절연막 사이에 개재된 복수의 정션막; 및 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 것을 일 특징으로 한다.
In order to achieve the above object, the present invention provides a non-volatile memory device having a three-dimensional structure, comprising: a plurality of interlayer insulating films and a plurality of gate electrodes stacked alternately on a substrate; A plurality of channels protruding from the substrate while penetrating the plurality of interlayer insulating films and the plurality of gate electrodes; A plurality of junction films interposed between the channel and the interlayer insulating film; And a plurality of memory cells stacked along the channel.

또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 복수의 희생막을 교대로 형성하는 단계; 상기 복수의 층간절연막 및 복수의 희생막을 식각하여 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치의 내벽에 의해 노출된 복수의 층간절연막을 소정 두께 식각하는 단계; 상기 복수의 층간절연막이 식각된 영역 내에 정션막을 매립하는 단계; 및 상기 정션막이 매립된 복수의 채널용 트렌치 내에 채널용 막을 매립하여 복수의 채널을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
In addition, the present invention provides a method of manufacturing a nonvolatile memory device having a three-dimensional structure, comprising: alternately forming a plurality of interlayer insulating films and a plurality of sacrificial films on a substrate; Etching the plurality of interlayer insulating layers and the plurality of sacrificial layers to form a plurality of channel trenches; Etching a plurality of interlayer insulating films exposed by inner walls of the channel trenches by a predetermined thickness; Embedding a junction film in a region where the plurality of interlayer insulating films are etched; And embedding the channel film in the plurality of channel trenches in which the junction film is embedded to form a plurality of channels.

본 발명에 따르면, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들의 소스/드레인 영역 즉, 정션 영역을 형성할 수 있다. 따라서, 인핸스먼트 모드로 동작되는 메모리 셀을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다.
According to the present invention, a source / drain region, that is, a junction region, of a plurality of memory cells stacked along a channel protruding from the substrate may be formed. Accordingly, a non-volatile memory device having a three-dimensional structure including memory cells operated in an enhancement mode can be provided.

도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 단면도
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도1 is a cross-sectional view illustrating a manufacturing process of a nonvolatile memory device having a three-dimensional structure according to the prior art.
2A to 2F are perspective views illustrating a method of manufacturing a nonvolatile memory device having a three-dimensional structure according to a first embodiment of the present invention.
3A to 3D are perspective views illustrating a method of manufacturing a nonvolatile memory device having a three-dimensional structure according to a second embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
In the following, the most preferred embodiment of the present invention is described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다.2A to 2E are perspective views illustrating a method of manufacturing a nonvolatile memory device having a three-dimensional structure according to a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(20) 상에 복수의 층간절연막(21) 및 복수의 희생막(22)을 교대로 형성한다.As shown in FIG. 2A, a plurality of interlayer insulating films 21 and a plurality of sacrificial films 22 are alternately formed on the substrate 20.

층간절연막(21)은 후속 공정에 의해 형성되는 채널을 따라 적층되는 복수의 메모리 셀들을 상호 분리하기 위한 것으로서, 산화막 또는 질화막으로 이루어지는 것이 바람직하다.The interlayer insulating film 21 is used to separate a plurality of memory cells stacked along a channel formed by a subsequent process, and is preferably made of an oxide film or a nitride film.

여기서, 층간절연막(21)의 두께에 따라 후속 공정에 의해 형성되는 정션막의 폭이 결정된다. 따라서, 정션막의 폭을 고려하여 층간절연막(21)의 두께를 결정하는 것이 바람직하다. 예를 들어, 정션막의 폭을 증가시키고자하는 경우에는 층간절연막(21)의 두께를 증가시킨다.Here, the width of the junction film formed by the subsequent process is determined according to the thickness of the interlayer insulating film 21. Therefore, it is preferable to determine the thickness of the interlayer insulating film 21 in consideration of the width of the junction film. For example, when the width of the junction film is to be increased, the thickness of the interlayer insulating film 21 is increased.

희생막(22)은 후속 공정에서 터널절연막, 전하트랩막 전하차단막 및 게이트 전극이 형성될 영역을 확보하기 위한 것이다. 희생막(22)은 층간절연막(21)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직한데, 예를 들어, 층간절연막(21)이 산화막인 경우에는 희생막(22)은 질화막인 것이 바람직하고, 층간절연막(21)이 질화막인 경우에는 희생막(22)은 산화막인 것이 바람직하다.The sacrificial film 22 is to secure a region where a tunnel insulating film, a charge trap film charge blocking film, and a gate electrode are to be formed in a subsequent process. The sacrificial film 22 is preferably made of a material having a large etching selectivity with respect to the interlayer insulating film 21. For example, when the interlayer insulating film 21 is an oxide film, the sacrificial film 22 is preferably a nitride film. When the interlayer insulating film 21 is a nitride film, the sacrificial film 22 is preferably an oxide film.

이어서, 복수의 층간절연막(21) 및 복수의 희생막(22)을 식각하여 복수의 채널용 트렌치(T1)을 형성한다. 여기서, 복수의 채널용 트렌치(T1)는 홀 타입인 것이 바람직하며, 소정 간격으로 배열된다. 도면 부호 'W1'은 채널용 트렌치(T1)의 폭을 나타낸다.Next, the plurality of interlayer insulating films 21 and the plurality of sacrificial films 22 are etched to form a plurality of channel trenches T1. Here, the plurality of channel trenches T1 are preferably of a hole type and are arranged at predetermined intervals. 'W1' denotes the width of the channel trench T1.

도 2b에 도시된 바와 같이, 채널용 트렌치(T1)의 내벽에 의해 노출된 복수의 층간절연막(21)을 소정 두께(W2) 식각한다. 본 도면에서는 소정 두께(W2) 식각된 층간절연막을 도면 부호 '21A'로 도시하였으며, 식각 공정에 의해 일부 폭이 증가된 채널용 트렌치를 도면 부호 'T1''로 도시하였다.As illustrated in FIG. 2B, the plurality of interlayer insulating films 21 exposed by the inner wall of the channel trench T1 are etched by a predetermined thickness W2. In the drawing, an interlayer insulating film etched with a predetermined thickness (W2) is shown as '21A', and a channel trench in which a portion of the width is increased by the etching process is shown as 'T1'.

여기서, 층간절연막(21)을 소정 두께(W2) 식각하는 공정은 후속 공정에서 정션막이 형성될 영역을 확보하기 위한 것으로서, 층간절연막(21A)의 식각 두께(W2)는 후속 공정에서 형성되는 정션막의 두께를 고려하여 결정되는 것이 바람직하다. 본 도면에서는 일 예로서, 정션막의 최종 두께와 동일한 두께로 층간절연막(21A)을 식각하는 경우에 대해 도시하고 있다. Here, the process of etching the interlayer insulating film 21 to a predetermined thickness W2 is to secure a region in which the junction film is to be formed in a subsequent process, and the etching thickness W2 of the interlayer insulating film 21A is formed of the junction film formed in a subsequent process. It is preferable to determine the thickness. In the drawing, as an example, the case where the interlayer insulating film 21A is etched to the same thickness as the final thickness of the junction film is illustrated.

층간절연막(21A)의 식각 공정은 습식 식각 공정에 의해 수행되는 것이 바람직하다. The etching process of the interlayer insulating film 21A is preferably performed by a wet etching process.

도 2c에 도시된 바와 같이, 층간절연막(21A)이 식각된 영역을 매립시키면서 복수의 채널용 트렌치(T2)의 내벽 및 저면에 정션용 물질막(23)을 형성한다.As illustrated in FIG. 2C, the junction material film 23 is formed on the inner wall and the bottom of the plurality of channel trenches T2 while filling the region where the interlayer insulating film 21A is etched.

정션용 물질막(23)은 후속 공정에 의해 형성되는 채널을 따라 적층되는 복수의 메모리 셀들의 소스/드레인 즉, 정션(junction)을 형성하기 위한 것이다. 예를 들어, N 불순물이 도핑된 폴리실리콘막일 수 있으며, 불순물의 도핑 농도는 1E10 내지 1E15/cm2인 것이 바람직하다.The junction material film 23 is for forming a source / drain, that is, a junction, of a plurality of memory cells stacked along a channel formed by a subsequent process. For example, it may be a polysilicon film doped with N impurities, and the doping concentration of the impurities is preferably 1E10 to 1E15 / cm 2 .

또한, 정션용 물질막(23)은 층간절연막(21A)이 식각된 영역을 충분히 매립시킬 수 있는 두께로 증착되는 것이 바람직하다.In addition, the junction material film 23 is preferably deposited to a thickness sufficient to fill the region where the interlayer insulating film 21A is etched.

도 2d에 도시된 바와 같이, 층간절연막(21A)이 식각된 영역 내에 매립된 정션용 물질막(23)을 제외한, 복수의 채널용 트렌치의 내벽 및 저면에 형성된 정션용 물질막(23)을 식각한다.As illustrated in FIG. 2D, the junction material film 23 formed on the inner wall and the bottom of the plurality of channel trenches is etched except for the junction material film 23 embedded in the region where the interlayer insulating film 21A is etched. do.

이로써, 층간절연막(21A)이 식각된 영역 내에 매립된 정션막(23A)이 형성되며, 식각 공정에 의해 복수의 정션막(23A)이 각각 분리된다.As a result, the junction film 23A embedded in the region where the interlayer insulating film 21A is etched is formed, and the plurality of junction films 23A are separated by the etching process.

도 2e에 도시된 바와 같이, 정션막(23A)이 형성된 채널용 트렌치 내에 채널용 막을 매립하여 기판(20)으로부터 돌출되는 복수의 채널(CH)을 형성한다. 여기서, 채널용 막은 P타입의 불순물이 도핑된 폴리실리콘막인 것이 바람직하다.As shown in FIG. 2E, the channel film is embedded in the channel trench in which the junction film 23A is formed to form a plurality of channels CH protruding from the substrate 20. Here, the channel film is preferably a polysilicon film doped with a P-type impurity.

이어서, 복수의 채널(CH) 사이의 복수의 층간절연막(21A) 및 복수의 희생막(22)을 식각하여 희생막 제거용 트렌치(T2)를 형성한다. 여기서, 희생막 제거용 트렌치(T2)는 라인 형태의 트렌치인 것이 바람직하며, 복수의 희생막(22)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.Subsequently, the plurality of interlayer insulating layers 21A and the plurality of sacrificial layers 22 between the plurality of channels CH are etched to form trenches T2 for removing the sacrificial layers. Here, the sacrificial film removing trench T2 may be a trench of a line shape, and the sacrificial film removing trench T2 may be formed to a depth enough to expose all of the sacrificial films 22.

이어서, 희생막 제거용 트렌치(T2)의 내벽에 의해 노출된 복수의 희생막(22)을 제거한다. 이를 통해, 채널(CH)이 소정 간격으로 노출된다.Next, the plurality of sacrificial films 22 exposed by the inner wall of the sacrificial film removing trench T2 are removed. Through this, the channel CH is exposed at predetermined intervals.

여기서, 희생막(22) 제거 공정은 층간절연막(21A)과 희생막(22) 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 일 예로, 희생막(22)이 산화막으로 이루어지고 층간절연막(21A)이 질화막으로 이루어졌다면, HF 또는 BOE를 이용하여 희생막(22) 제거 공정을 수행하는 것이 바람직하다. 이러한 경우, 약 50:1 이상의 식각 선택비로 희생막(22)을 제거할 수 있다. 다른 예로, 희생막(22)이 질화막으로 이루어지고 층간절연막(21A)이 산화막으로 이루어졌다면, 인산을 이용하여 희생막(22) 제거 공정을 수행하는 것이 바람직하다. 이러한 경우, 약 20:1 이상의 식각 선택비로 희생막(22)을 제거할 수 있다.The sacrificial layer 22 may be removed under the condition that the etching selectivity between the interlayer insulating layer 21A and the sacrificial layer 22 is large. For example, if the sacrificial film 22 is formed of an oxide film and the interlayer insulating film 21A is formed of a nitride film, it is preferable to perform the sacrificial film 22 removal process using HF or BOE. In this case, the sacrificial layer 22 may be removed with an etching selectivity of about 50: 1 or more. As another example, when the sacrificial film 22 is formed of a nitride film and the interlayer insulating film 21A is formed of an oxide film, it is preferable to perform the sacrificial film 22 removing process using phosphoric acid. In this case, the sacrificial layer 22 may be removed with an etching selectivity of about 20: 1 or more.

이때, 노출된 희생막(22)을 전부 제거하거나, 소정 방향으로 배열된 채널(CH)들 사이에 매립된 희생막(22A)은 잔류하도록 제거 공정을 수행할 수 있다. 본 도면에서는 소정 방향으로 배열된 채널(CH)들 사이에 매립된 희생막(22A)은 잔류하는 경우에 대해 도시하고 있다.In this case, all of the exposed sacrificial layer 22 may be removed, or the sacrificial layer 22A embedded between the channels CH arranged in a predetermined direction may be removed. In this figure, the sacrificial layer 22A buried between the channels CH arranged in a predetermined direction is illustrated.

도 2f에 도시된 바와 같이, 희생막(22)이 제거된 결과물의 전면을 따라 터널절연막, 전하트랩막 및 전하차단막을 형성한다. 본 도면에서는 터널절연막, 전하트랩막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 부호 '24'로 나타내었다.As shown in FIG. 2F, the tunnel insulating film, the charge trap film, and the charge blocking film are formed along the entire surface of the resultant product from which the sacrificial film 22 is removed. In this figure, the tunnel insulating film, the charge trap film, and the charge blocking film are shown as one film, and are indicated by reference numeral '24'.

이때, 터널절연막, 전하트랩막 및 전하차단막(24)은 희생막(22)이 제거된 영역의 표면을 따라 형성되는데, 희생막(22)이 제거된 영역의 중심 영역이 오픈될 정도의 두께로 형성된다.In this case, the tunnel insulation layer, the charge trap layer, and the charge blocking layer 24 are formed along the surface of the region where the sacrificial layer 22 has been removed. Is formed.

이어서, 희생막(22)이 제거된 영역 내에 게이트 전극(25)을 매립한다. 이때, 터널절연막, 전하트랩막 및 전하차단막(24) 형성 후 오픈된 중심 영역 내에 게이트 전극용 도전막(25)이 매립된다. 예를 들어, 터널절연막, 전하트랩막 및 전하차단막(24)이 형성된 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 에치백 공정을 수행함으로써, 오픈된 중심 영역 내에 게이트 전극(25)을 매립할 수 있다.Subsequently, the gate electrode 25 is buried in the region where the sacrificial layer 22 is removed. In this case, the gate electrode conductive film 25 is embedded in the open central region after the tunnel insulating film, the charge trap film, and the charge blocking film 24 are formed. For example, by forming a conductive film for the gate electrode on the entire structure of the resultant product in which the tunnel insulating film, the charge trap film, and the charge blocking film 24 are formed, and then performing an etch back process, the gate electrode 25 is opened in the open center region. Can be reclaimed.

이로써, 채널(CH), 터널절연막, 전하트랩막 및 전하차단막(24) 및 게이트 전극(25)을 포함하며, 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)이 형성된다.
As a result, a plurality of memory cells MC including a channel CH, a tunnel insulating film, a charge trap film, a charge blocking film 24, and a gate electrode 25 are stacked along the channel CH.

전술한 바와 같은 본 발명에 따르면, 기판(20) 상에 교대로 적층된 복수의 층간절연막(21A) 및 복수의 게이트 전극(25), 복수의 층간절연막(21A) 및 복수의 게이트 전극(25)을 관통하면서 기판(20)으로부터 돌출된 복수의 채널(CH), 채널(CH)의 외주 표면을 소정 간격으로 둘러싸면서 채널(CH)과 층간절연막(21A) 사이에 개재된 복수의 정션막(23A) 및 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)을 포함하는 3차원 구조의 비휘발성 메모리 소자가 형성된다.According to the present invention as described above, the plurality of interlayer insulating films 21A and the plurality of gate electrodes 25, the plurality of interlayer insulating films 21A and the plurality of gate electrodes 25 stacked alternately on the substrate 20. The plurality of junction films 23A interposed between the channel CH and the interlayer insulating film 21A while surrounding the outer surfaces of the channels CH and the channels CH protruding from the substrate 20 while passing through the substrate at predetermined intervals. ) And a plurality of nonvolatile memory devices including a plurality of memory cells MC stacked along the channel CH.

여기서, 복수의 메모리 셀(MC)들은 채널(CH)과 게이트 전극(25) 사이에 개재된 터널절연막, 전하트랩막 및 전하차단막(24)을 더 포함한다. 또한, 3차원 구조의 비휘발성 메모리 소자는 복수의 게이트 전극(25)과 동일한 층에 형성되되 소정 방향으로 배열된 복수의 채널들 사이에 매립된 희생막(22A)을 더 포함할 수 있다.The memory cells MC may further include a tunnel insulating film, a charge trap film, and a charge blocking film 24 interposed between the channel CH and the gate electrode 25. In addition, the nonvolatile memory device having a three-dimensional structure may further include a sacrificial layer 22A formed on the same layer as the plurality of gate electrodes 25 and embedded between a plurality of channels arranged in a predetermined direction.

또한, 복수의 메모리 셀(MC)들은 양측에 형성된 N타입의 정션막(23A)에 의해 인핸스먼트 모드로 동작될 수 있다.
In addition, the plurality of memory cells MC may be operated in an enhancement mode by the N-type junction film 23A formed at both sides.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다. 이하, 앞서 제1 실시예에서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.3A to 3D are perspective views illustrating a method of manufacturing a nonvolatile memory device having a three-dimensional structure according to a second embodiment of the present invention. Hereinafter, contents overlapping with the contents described in the first embodiment will be omitted.

도 3a에 도시된 바와 같이, 기판(30) 상에 복수의 층간절연막(31) 및 복수의 희생막(32)을 교대로 형성한 후, 복수의 층간절연막(31) 및 복수의 희생막(32)을 식각하여 복수의 채널용 트렌치(T3)를 형성한다. 본 도면에서 'W3'는 채널용 트렌치(T3)의 폭을 나타낸다.As shown in FIG. 3A, after the plurality of interlayer insulating films 31 and the plurality of sacrificial films 32 are alternately formed on the substrate 30, the plurality of interlayer insulating films 31 and the plurality of sacrificial films 32 are formed. ) Is etched to form a plurality of channel trenches T3. In this figure, 'W3' represents the width of the channel trench T3.

본 실시예에 따르면, 후속 공정에 의해 채널용 트렌치(T3)의 폭(W3)을 증가시키기 되므로, 채널용 트렌치(T3) 식각 공정시 이를 고려하여 폭(W3)을 결정하는 것이 바람직하다.According to the present exemplary embodiment, since the width W3 of the channel trench T3 is increased by a subsequent process, the width W3 may be determined in consideration of this during the channel trench T3 etching process.

도 3b에 도시된 바와 같이, 채널용 트렌치(T3)의 내벽에 의해 노출된 복수의 층간절연막(31)을 소정 두께(W4) 식각한다. 이때, 후속 공정에 의해 형성될 정션막의 최종 두께보다 0 내지 20% 두꺼운 두께로 층간절연막(31)을 과도 식각하는 것이 바람직하다. As shown in FIG. 3B, the plurality of interlayer insulating films 31 exposed by the inner wall of the channel trench T3 are etched by a predetermined thickness W4. At this time, it is preferable to excessively etch the interlayer insulating film 31 to a thickness of 0 to 20% thicker than the final thickness of the junction film to be formed by a subsequent process.

본 도면에서는 소정 두께 식각된 층간절연막을 도면 부호 '31A'로 도시하였으며, 식각 공정에 의해 일부 폭이 증가된 채널용 트렌치를 도면 부호 'T3''로 도시하였다.In the drawing, an interlayer insulating film etched with a predetermined thickness is shown as '31A', and a channel trench in which a portion width is increased by the etching process is shown as 'T3'.

도 3c에 도시된 바와 같이, 층간절연막(31A)이 과도 식각된 영역을 매립시키면서 복수의 채널용 트렌치(T3')의 내벽 및 저면에 정션용 물질막(33)을 형성한다. 이때, 과도 식각된 영역 내에 정션용 물질막(33)이 완전히 매립되도록 충분한 두께의 정션용 물질막(33)을 증착시키는 것이 바람직하다.As illustrated in FIG. 3C, the junction material film 33 is formed on the inner walls and the bottoms of the plurality of channel trenches T3 ′ while filling the region in which the interlayer insulating film 31A is excessively etched. In this case, it is preferable to deposit the junction material film 33 having a sufficient thickness so that the junction material film 33 is completely embedded in the over-etched region.

도 3d에 도시된 바와 같이, 채널용 트렌치(T3')의 내벽 및 저면에 형성된 정션용 물질막(33), 층간절연막(31A)이 과도 식각된 영역 내에 매립된 정션용 물질막(33) 및 복수의 희생막(32)을 식각하여, 복수의 정션막(33A)을 형성한다.As shown in FIG. 3D, the junction material film 33 formed on the inner wall and the bottom of the channel trench T3 ′, the junction material film 33 in which the interlayer insulating film 31A is embedded in the over-etched region, and The plurality of sacrificial films 32 are etched to form a plurality of junction films 33A.

이때, 층간절연막(31A)이 식각된 영역 내에 매립된 정션용 물질막(33) 중 과도 식각된 영역 내에 매립된 정션용 물질막(33)을 식각하여 제거한다. 즉, 정션막(33A)의 최종 두께(W5)보다 과도 식각된 영역 내에 매립된 정션용 물질막(33)이 제거되도록 식각 공정을 수행함으로써, 채널용 트렌치(T3')의 폭(W6)을 증가시키면서 복수의 정션막(33A)을 완벽하게 분리시킬 수 있다.At this time, the junction material film 33 embedded in the excessively etched region of the junction material film 33 embedded in the region where the interlayer insulating layer 31A is etched is removed by etching. That is, the etching process is performed such that the junction material film 33 embedded in the region over-etched than the final thickness W5 of the junction film 33A is removed, thereby reducing the width W6 of the channel trench T3 '. The plurality of junction films 33A can be completely separated while increasing.

이어서, 채널 형성 단계 및 게이트 전극 형성 단계 등이 차례로 수행되어 3차원 구조의 비휘발성 메모리 소자를 형성하게 된다.
Subsequently, the channel forming step, the gate electrode forming step, and the like are sequentially performed to form a three-dimensional nonvolatile memory device.

도 4는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 동작을 설명하기 위한 도면으로서, 도 2f의 제1부분(①)을 확대하여 도시한 것이다.FIG. 4 is a diagram for describing an operation of a nonvolatile memory device having a three-dimensional structure according to an embodiment of the present invention, and is an enlarged view of the first portion ① of FIG. 2F.

도시된 바와 같이, 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자는 복수의 메모리 셀(MC)들의 양측에 N타입의 정션막(23A)이 구비되며, P타입의 채널(CH)이 구비된다.As shown, the non-volatile memory device having a three-dimensional structure according to the present invention is provided with an N-type junction film 23A on both sides of the plurality of memory cells MC and a P-type channel CH. .

여기서, 정션막(23A)은 메모리 셀(MC)의 소스/드레인으로서 역할을 하며, N타입의 불순물이 도핑되어 있으므로 메모리 셀(MC)의 프로그램 동작시 충분한 양의 전자를 공급할 수 있다. 또한, 채널(CH)은 P타입의 불순물이 도핑되어 있으므로 웰 영역으로서의 역할을 수행하여 소거 동작시 충분한 양의 정공을 공급할 수 있다. 따라서, 메모리 셀(MC)의 인핸스먼트 모드 동작이 가능해진다.
Here, the junction film 23A serves as a source / drain of the memory cell MC and is doped with N-type impurities to supply a sufficient amount of electrons during the program operation of the memory cell MC. In addition, since the channel CH is doped with a P-type impurity, the channel CH may serve as a well region to supply a sufficient amount of holes during the erase operation. Therefore, enhancement mode operation of the memory cell MC becomes possible.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

20: 기판 21: 층간절연막
22: 희생막 23: 정션용 물질막
23A: 정션막 24: 터널절연막, 전하트랩막 및 전하차단막
25: 게이트 전극 30: 기판
31: 층간절연막 32: 희생막
33: 정션용 물질막 33A: 정션막20: substrate 21: interlayer insulating film
22: sacrificial film 23: material film for junction
23A: junction film 24: tunnel insulation film, charge trap film and charge blocking film
25 gate electrode 30 substrate
31: interlayer insulating film 32: sacrificial film
33: material film for junction 33A: junction film

Claims (14)

기판상에 교대로 적층된 복수의 층간절연막 및 복수의 게이트 전극;
상기 복수의 층간절연막 및 복수의 게이트 전극을 관통하면서 상기 기판으로부터 돌출되고 제1 도전형을 갖는 복수의 채널; 및
상기 채널과 상기 층간절연막 사이에 개재되며, 상기 채널로부터 상기 층간절연막 방향으로 돌출되어 형성되고 상기 제1 도전형과 상이한 제2 도전형을 갖는 복수의 정션막
을 포함하는 3차원 구조의 비휘발성 메모리 소자.
A plurality of interlayer insulating films and a plurality of gate electrodes stacked alternately on the substrate;
A plurality of channels protruding from the substrate and penetrating the plurality of interlayer insulating films and the plurality of gate electrodes and having a first conductivity type; And
A plurality of junction films interposed between the channel and the interlayer insulating film and protruding from the channel in the direction of the interlayer insulating film and having a second conductive type different from the first conductive type.
Non-volatile memory device having a three-dimensional structure comprising a.
제 1 항에 있어서,
상기 채널과 상기 게이트 전극 사이에 개재된 터널절연막, 전하트랩막 및 전하차단막
을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
The method of claim 1,
Tunnel insulating film, charge trap film and charge blocking film interposed between the channel and the gate electrode
Non-volatile memory device having a three-dimensional structure further comprising.
제 1 항에 있어서,
상기 복수의 게이트 전극과 동일한 층에 형성되되, 소정 방향으로 배열된 복수의 채널들 사이에 매립된 희생막
을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.The method of claim 1,
The sacrificial layer is formed on the same layer as the plurality of gate electrodes and is buried between the plurality of channels arranged in a predetermined direction.
Non-volatile memory device having a three-dimensional structure further comprising. 제 1 항에 있어서,
상기 메모리 소자에 포함된 복수의 메모리 셀은 인핸스먼트 모드(enhancement mode)로 동작되는
3차원 구조의 비휘발성 메모리 소자.
The method of claim 1,
The plurality of memory cells included in the memory device may be operated in an enhancement mode.
Non-volatile memory device having a three-dimensional structure.
제 1 항에 있어서,
상기 복수의 채널은 P타입의 불순물이 도핑되고,
상기 복수의 정션막은 N타입의 불순물이 도핑된
3차원 구조의 비휘발성 메모리 소자.
The method of claim 1,
The plurality of channels are doped with P-type impurities,
The plurality of junction films is doped with N type impurities.
Non-volatile memory device having a three-dimensional structure.
제 5 항에 있어서,
상기 N타입 불순물의 도핑 농도는 1E10 내지 1E15/cm2인
3차원 구조의 비휘발성 메모리 소자.
The method of claim 5, wherein
Doping concentration of the N-type impurities is 1E10 to 1E15 / cm 2
Non-volatile memory device having a three-dimensional structure.
기판상에 복수의 층간절연막 및 복수의 희생막을 교대로 형성하는 단계;
상기 복수의 층간절연막 및 복수의 희생막을 식각하여 복수의 채널용 트렌치를 형성하는 단계;
상기 채널용 트렌치의 내벽에 의해 노출된 복수의 층간절연막을 소정 두께 식각하는 단계;
상기 복수의 층간절연막이 식각된 영역 내에 제2 도전형의 정션막을 매립하는 단계; 및
상기 정션막이 매립된 복수의 채널용 트렌치 내에 상기 제2 도전형과 상이한 제1 도전형의 채널용 막을 매립하여 복수의 채널을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
Alternately forming a plurality of interlayer insulating films and a plurality of sacrificial films on the substrate;
Etching the plurality of interlayer insulating layers and the plurality of sacrificial layers to form a plurality of channel trenches;
Etching a plurality of interlayer insulating films exposed by inner walls of the channel trenches by a predetermined thickness;
Filling a junction film of a second conductivity type in a region where the plurality of interlayer insulating films are etched; And
Embedding a channel film of a first conductivity type different from the second conductivity type in a plurality of channel trenches in which the junction film is embedded to form a plurality of channels;
Method of manufacturing a non-volatile memory device having a three-dimensional structure comprising a.
제 7 항에 있어서,
상기 층간절연막은 산화막이고 상기 희생막은 질화막이거나,
상기 층간절연막은 질화막이고 상기 희생막은 산화막인
3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 7, wherein
The interlayer insulating film is an oxide film and the sacrificial film is a nitride film,
The interlayer insulating film is a nitride film and the sacrificial film is an oxide film
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제 7 항에 있어서,
상기 층간절연막을 소정 두께 식각하는 단계는,
습식 식각 공정에 의해 수행되는
3차원 구조의 비휘발성 메모리 소자 제조 방법.The method of claim 7, wherein
Etching the interlayer insulating film a predetermined thickness,
Performed by a wet etching process
A method of manufacturing a nonvolatile memory device having a three-dimensional structure. 제 7 항에 있어서,
상기 층간절연막을 소정 두께 식각하는 단계는,
상기 정션막의 최종 두께보다 0 내지 20% 두꺼운 두께로 상기 층간절연막을 과도 식각하는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 7, wherein
Etching the interlayer insulating film a predetermined thickness,
Overetching the interlayer dielectric layer to a thickness of 0 to 20% thicker than the final thickness of the junction layer.
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제 7 항에 있어서,
상기 정션막 매립 단계는,
상기 층간절연막이 소정 두께 식각된 영역을 매립시키면서 상기 복수의 채널용 트렌치의 내벽 및 저면에 정션용 물질막을 형성하는 단계; 및
상기 층간절연막이 소정 두께 식각된 영역 내에 한해 상기 정션막이 매립되도록 식각 공정을 수행하여 상기 복수의 정션막을 각각 분리시키는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 7, wherein
The junction film embedding step,
Forming a junction material film on inner walls and bottoms of the plurality of channel trenches while filling the regions where the interlayer insulating film is etched by a predetermined thickness; And
Separating each of the plurality of junction films by performing an etching process so that the junction film is embedded only in a region where the interlayer insulating film is etched by a predetermined thickness.
Method of manufacturing a non-volatile memory device having a three-dimensional structure comprising a.
제 7 항에 있어서,
상기 채널 형성 단계 후에,
상기 복수의 채널 사이의 상기 복수의 층간절연막 및 복수의 희생막을 식각하여 희생막 제거용 트렌치를 형성하는 단계;
상기 희생막 제거용 트렌치의 내벽에 의해 노출된 복수의 희생막을 제거하는 단계;
상기 희생막이 제거된 결과물의 전면을 따라 터널절연막, 전하트랩막 및 전하차단막을 형성하는 단계; 및
상기 복수의 희생막이 제거된 영역 내에 게이트 전극을 매립하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 7, wherein
After the channel forming step,
Etching the plurality of interlayer insulating layers and the plurality of sacrificial layers between the plurality of channels to form trenches for removing sacrificial layers;
Removing a plurality of sacrificial films exposed by an inner wall of the sacrificial film removing trench;
Forming a tunnel insulating film, a charge trap film, and a charge blocking film along the entire surface of the resultant product from which the sacrificial film is removed; And
Embedding a gate electrode in an area where the plurality of sacrificial layers have been removed;
Non-volatile memory device manufacturing method of the three-dimensional structure further comprising.
제 12 항에 있어서,
상기 희생막 제거용 트렌치 형성 단계는,
상기 복수의 층간절연막 및 복수의 희생막을 식각하여 라인 형태의 희생막 제거용 트렌치를 형성하는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 12,
The trench forming step for removing the sacrificial film,
Etching the plurality of interlayer insulating layers and the plurality of sacrificial layers to form a trench for removing a sacrificial layer having a line shape;
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제 12 항에 있어서,
상기 희생막 제거 단계는,
상기 희생막 제거용 트렌치의 내벽에 의해 노출된 복수의 희생막을 제거하되, 소정 방향으로 배열된 채널들 사이에 매립된 희생막은 잔류시키는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 12,
The sacrificial film removing step,
The sacrificial film exposed by the inner wall of the sacrificial film removal trench is removed, but the sacrificial film embedded between the channels arranged in a predetermined direction is left.
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
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