KR101102967B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 실리사이드 반응 방지막의 식각시 게이트 전극의 디펙트를 방지하여 소자의 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 전극용 폴리실리콘막 패턴을 형성하는 단계; 상기 폴리실리콘막 패턴을 포함하는 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 상기 제 1 절연막과 습식 식각 선택비를 갖는 제 2 절연막을 형성하는 단계; 상기 폴리실리콘막 패턴 상에 상기 제 1 절연막이 소정 두께 잔류되도록 화학적 기계적 연마를 실시하는 단계; 상기 폴리실리콘막 패턴 상의 제 1 절연막을 습식 식각하여 상기 오픈된 폴리실리콘막 패턴 상부를 오픈하는 단계; 및 상기 오픈된 폴리실리콘막 패턴 상에 실리사이드막을 형성하는 단계단계를 포함한다.The present invention is to provide a method of manufacturing a semiconductor device suitable for improving the characteristics of the device by preventing the defect of the gate electrode during etching of the silicide reaction prevention film, the method for manufacturing a semiconductor device of the present invention for this purpose is a gate electrode on a semiconductor substrate Forming a polysilicon film pattern for use; Forming a first insulating film on the entire surface including the polysilicon film pattern; Forming a second insulating film having a wet etching selectivity with the first insulating film on the first insulating film; Performing chemical mechanical polishing on the polysilicon film pattern such that the first insulating film remains a predetermined thickness; Wet etching the first insulating layer on the polysilicon layer pattern to open the open polysilicon layer pattern; And forming a silicide layer on the open polysilicon layer pattern.

게이트 전극, 실리사이드, FSG막 Gate electrode, silicide, FSG film

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} Semiconductor device manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도. 2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 게이트 산화막 24 : 게이트 전극23 gate oxide film 24 gate electrode

25 : 제 1 절연막 26 : 제 2 절연막25: first insulating film 26: second insulating film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 선택적으로 게이트 전극에 실리사이드(silicide)를 형성하는 방법에 관한 것이다. TECHNICAL FIELD This invention relates to semiconductor manufacturing techniques, and in particular, to a method of selectively forming silicide in a gate electrode.

게이트 전극에 실리사이드를 형성하는 것은, 금속 배선으로 사용하는 게이트 전극(예컨대, 폴리실리콘)의 저항을 낮추어 배선을 통한 전압 및 전류의 손실 방지 및 열발생 감소를 위함이다.The silicide is formed in the gate electrode to lower the resistance of the gate electrode (eg, polysilicon) used as the metal wiring to prevent loss of voltage and current through the wiring and to reduce heat generation.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 STI(Shallow Trench Isolation) 방법으로 소자분리막(12)을 형성한 후, 반도체 기판(11) 게이트 산화막(13)을 형성하고, 게이트 산화막(13) 상에 게이트 전극(14)을 형성한다. 이 때, 게이트 전극(14)은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막과 같은 금속막 중에서 선택된 물질을 사용한다.As shown in FIG. 1A, after the device isolation film 12 is formed on the semiconductor substrate 11 by the shallow trench isolation (STI) method, the gate oxide film 13 is formed on the semiconductor substrate 11, and the gate oxide film 13 is formed. To form a gate electrode 14. In this case, the gate electrode 14 uses a material selected from a metal film such as a polysilicon film, a tungsten film, and a tungsten silicide film.

도 1b에 도시된 바와 같이, 게이트 전극의 프로파일을 따라 게이트 전극을 제외한 영역에 실시사이드가 형성되는 것을 방지하기 위한 실리사이드 반응 방지막으로 실리콘 산화막(15)을 화학 기상 증착법(Chemical Vapor Deposition; 'CVD')으로 증착한다.As shown in FIG. 1B, the silicon oxide film 15 is chemical vapor deposition (CVD) as a silicide reaction prevention film for preventing formation of an embodiment side in a region other than the gate electrode along the profile of the gate electrode. To be deposited).

도 1c에 도시된 바와 같이, 실리콘 산화막(15)을 증착한 후, 회전 코팅하여 게이트 패턴을 포함하는 결과물의 전면에 유기성 코팅막(16)을 형성한다. 이 때, 유기성 코팅막(16)으로 포토레지스트 또는 탄소 고리로 연결된 고분자 화합물로 이루어진 막을 사용한다.As shown in FIG. 1C, after the silicon oxide film 15 is deposited, the organic oxide film 15 is rotated to form an organic coating film 16 on the entire surface of the resultant including the gate pattern. At this time, a film made of a polymer compound connected by a photoresist or a carbon ring is used as the organic coating film 16.

도 1d에 도시된 바와 같이, 전면을 건식 식각하는데 게이트 전극의 상부, 더 자세히는 게이트 전극(14)이 노출될 때까지 유기성 코팅막(16a)을 평탄화한다.As shown in FIG. 1D, the entire surface is dry etched to planarize the organic coating layer 16a until the top of the gate electrode, more specifically, the gate electrode 14 is exposed.

도 1e에 도시된 바와 같이, 유기성 코팅막(16a)을 제거하고 게이트 전극(14)상에 형성된 막은 모두 제거하고, 그 외 부분은 실리콘 산화막(15a)으로 덮여 있도록 한다. As shown in FIG. 1E, the organic coating layer 16a is removed, and all the films formed on the gate electrode 14 are removed, and the other part is covered with the silicon oxide film 15a.

이어서, 도면으로 도시하지는 않았지만, 후속 실리사이드 형성 공정을 실시하여 게이트 전극(14) 상에만 실리사이드를 형성하도록 한다.Subsequently, although not shown in the drawing, a subsequent silicide forming process is performed to form silicide only on the gate electrode 14.

상술한 바와 같이 종래 기술은 전면 건식 식각의 방법으로 유기성 코팅막 및 실리콘 산화막을 제거하는데, 이 때 게이트 전극의 표면에 식각으로 인한 결함이 발생하여 후속으로 형성되는 실리사이드의 열적 안정성이 나빠진다. 또한, 이러한 전면 건식 식각은 미세 이물의 발생 가능성이 높아 소자의 특성을 저하시키는 문제가 있다.As described above, the prior art removes the organic coating layer and the silicon oxide layer by a method of dry etching, whereby defects due to etching occur on the surface of the gate electrode, thereby deteriorating thermal stability of the subsequently formed silicide. In addition, such front dry etching has a high possibility of generating fine foreign matter, which causes a problem of degrading the characteristics of the device.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 실리사이드 반응 방지막의 식각시 게이트 전극의 디펙트를 방지하여 소자의 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device suitable for improving the characteristics of the device by preventing the defect of the gate electrode during etching of the silicide reaction prevention film.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 전극용 폴리실리콘막 패턴을 형성하는 단계, 상기 폴리실리콘막 패턴을 포함하는 전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상에 상기 제 1 절연막과 습식 식각 선택비를 갖는 제 2 절연막을 형성하는 단계, 상기 폴리실리콘막 패턴 상에 상기 제 1 절연막이 소정 두께 잔류되도록 화학적 기계적 연마를 실시하는 단계, 상기 폴리실리콘막 패턴 상의 제 1 절연막을 습식 식각하여 상기 오픈된 폴리실리콘막 패턴 상부를 오픈하는 단계, 및 상기 오픈된 폴리실리콘막 패턴 상에 실리사이드막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming a polysilicon film pattern for a gate electrode on a semiconductor substrate, and forming a first insulating film on the entire surface including the polysilicon film pattern. Forming a second insulating film having a wet etching selectivity with the first insulating film on the first insulating film, and performing chemical mechanical polishing so that the first insulating film remains a predetermined thickness on the polysilicon film pattern; Wet etching the first insulating film on the polysilicon film pattern to open the open polysilicon film pattern, and forming a silicide film on the open polysilicon film pattern.

이와 같이, 본 발명은 습식 식각 선택비가 다른 제 1 절연막(예컨대, FSG막)과 제 2 절연막(예컨대, PE-TEOS막)을 실리사이드 반응 방지막으로 사용하고, 이들의 패터닝시 습식 식각을 적용하여 게이트 전극의 손실 없이 게이트 전극 상에 실리사이드를 형성하는 것이다.As described above, the present invention uses a first insulating film (for example, an FSG film) and a second insulating film (for example, a PE-TEOS film) having different wet etching selectivity as the silicide reaction prevention layer, and applies wet etching during patterning to form a gate. Silicide is formed on the gate electrode without losing the electrode.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21)에 STI(Shallow Trench Isolation) 방법으로 소자분리막(22)을 형성한 후, 반도체 기판(21) 상에 게이트 산화막(23)을 형성하고, 게이트 산화막 상에 게이트 전극(24)을 형성한다. 이 때, 게이트 전극(24)은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막과 같은 금속막 중 에서 선택된 물질을 사용한다.As shown in FIG. 2A, after the device isolation layer 22 is formed on the semiconductor substrate 21 by the shallow trench isolation (STI) method, the gate oxide layer 23 is formed on the semiconductor substrate 21, and the gate oxide layer is formed. The gate electrode 24 is formed on it. In this case, the gate electrode 24 uses a material selected from a metal film such as a polysilicon film, a tungsten film, and a tungsten silicide film.

도 2b에 도시된 바와 같이, 게이트 전극을 포함한 반도체 기판(21) 전면에 제 1 절연막(25)과 제 2 절연막(26)을 적층 형성한다. 이 때, 제 1 절연막(25)은2000Å∼8000Å, 제 2 절연막(26)은 1000Å∼5000Å의 두께로 증착한다.As shown in FIG. 2B, the first insulating layer 25 and the second insulating layer 26 are stacked on the entire surface of the semiconductor substrate 21 including the gate electrode. At this time, the first insulating film 25 is deposited at a thickness of 2000 kPa to 8000 kPa and the second insulating film 26 is 1000 kPa to 5000 kPa.

제 1 절연막(25)은 불소가 다량 포함된 산화막으로 예컨대, FSG(Fluorinated Silica Glass)막을 사용하는데 이 때, FSG막의 불소 농도는 0.1%∼1% 를 갖도록 형성한다. 한편, 제 1 절연막(25) 증착시 좁은 선폭의 전극 상에는 뿔모양으로 높게 솟아 있게 되는데, FSG막은 일반적인 산화막에 비해 높은 습식 식각 속도를 갖는 특징이 있다.The first insulating film 25 is an oxide film containing a large amount of fluorine, for example, a FSG (Fluorinated Silica Glass) film. In this case, the FSG film is formed to have a fluorine concentration of 0.1% to 1%. On the other hand, when the first insulating film 25 is deposited on the electrode having a narrow line width is raised high in the shape of a horn, FSG film has a feature that has a higher wet etching rate than the general oxide film.

이어서, 제 2 절연막(26)은 FSG보다 습식 식각 속도가 느린 PE-TEOS막(Plasma Enhanced-TetraEthyl Ortho Silicate)을 사용한다. Subsequently, the second insulating layer 26 uses a PE-TEOS film (Plasma Enhanced-TetraEthyl Ortho Silicate) whose wet etching rate is slower than that of the FSG.

도 2c에 도시된 바와 같이, 화학적 기계적 연마(CMP)를 실시하여 제 2 절연막(26a) 및 제 1 절연막(25a)을 평탄화하는데 이 때, 제 1 절연막(25a)이 500Å∼2000Å 남을 때까지 평탄화한다.As shown in FIG. 2C, chemical mechanical polishing (CMP) is performed to planarize the second insulating film 26a and the first insulating film 25a, at which time the first insulating film 25a is planarized until 500 to 2000 kV remains. do.

도 2d에 도시된 바와 같이, 불산 계열의 식각 용액(HF)을 사용하여 제 1 절연막(25b) 및 제 2 절연막(26b)을 식각하는데, 제 2 절연막(26b)에 비해 제 1 절연막(25b)의 습식 식각 속도가 빠르므로, 습식 식각 후 게이트 전극 상에 형성된 제 1 절연막 및 제 2 절연막이 식각되어 게이트 전극의 상부가 오픈된다.As shown in FIG. 2D, the first insulating layer 25b and the second insulating layer 26b are etched using an fluorine-based etching solution HF, compared to the second insulating layer 26b. Since the wet etch rate is fast, the first insulating film and the second insulating film formed on the gate electrode after the wet etching are etched to open the upper portion of the gate electrode.

일반적으로 실리사이드의 사용에 대해 게이트 전극의 선폭이 0.25㎛ 이하에 서는 주로 TiSi2를 사용하고, 이를 형성하기 위해서는 Ti만 증착하거나 Ti와 TiN을 적층 형성하여 형성시킨다.In general, TiSi 2 is mainly used when the line width of the gate electrode is 0.25 μm or less with respect to the use of silicide.

또한, 0.18㎛ 이하에서는 주로 CoSi2를 사용하며 이를 위해 Co만 증착하거나 Co와 TiN을 적층 구조, 또는 Co, Ti, TiN이 적층된 구조를 사용한다.In addition, CoSi 2 is mainly used at 0.18 μm or less, and for this purpose, only Co is deposited or Co and TiN are laminated, or Co, Ti, and TiN are stacked.

이후, 도면에 도시하지는 않았지만 실리사이드를 위한 금속막을 증착하고 열처리를 실시한 후 미반응 금속막을 제거하면 게이트 전극(24) 상에만 실리사이드가 형성되게 되고, 실리사이드 형성 공정을 끝마친 후 제 1 절연막(25b) 및 제 2 절연막(26b) 모두를 제거하는데. 이들 막들은 막의 점성이 낮으므로 후속 공정에서 적은 열에도 부피가 줄어들어 스트레스를 유발시키거나 가스를 배출시켜 오염원으로 작용할 수 있으므로 그대로 남겨둘 수 없다. 또한, 유기막이므로 후속 열공정에 매우 약해서 모두 제거한다.Subsequently, although not shown in the drawing, when the metal film for silicide is deposited and the heat treatment is performed, the unreacted metal film is removed, so that silicide is formed only on the gate electrode 24. Remove all of the second insulating film 26b. These membranes have low viscosity and can not be left as they are less bulky with subsequent heat in subsequent processes, causing stress or releasing gases to act as contaminants. In addition, since it is an organic film | membrane, it is very weak in a subsequent thermal process and removes all.

상술한 바와 같이, 서로 다른 절연막의 습식 식각 속도의 차이를 이용하여 실리사이드 반응 방지막을 패터닝함으로써 게이트 전극의 손실 없이 실리사이드를 형성할 수 있다.As described above, the silicide may be formed without loss of the gate electrode by patterning the silicide reaction prevention layer using a difference in wet etching rates of different insulating layers.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 실리사이드 반응 방지막 패터닝시, 건식 식각으로 인한 게이트 전극의 결함이 방지하기 위해 습식 식각을 적용하는 것으로, 습식 식각시 공정 불순물도 제거할 수 있으므로 공정 스텝을 감소시키고 불량이 없는 공정을 확보하는 효과를 얻을 수 있다.In the present invention described above, when the silicide reaction prevention layer is patterned, wet etching is applied to prevent defects of the gate electrode due to dry etching, and process impurities may be removed during wet etching, thus reducing process steps and performing a process without defects. The effect of securing can be obtained.

Claims (6)

반도체 기판 상에 게이트 전극용 폴리실리콘막 패턴을 형성하는 단계;Forming a polysilicon film pattern for a gate electrode on the semiconductor substrate; 상기 폴리실리콘막 패턴을 포함하는 전면에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the entire surface including the polysilicon film pattern; 상기 제 1 절연막 상에 상기 제 1 절연막과 습식 식각 선택비를 갖는 제 2 절연막을 형성하는 단계;Forming a second insulating film having a wet etching selectivity with the first insulating film on the first insulating film; 상기 폴리실리콘막 패턴 상에 상기 제 1 절연막이 소정 두께 잔류되도록 화학적 기계적 연마를 실시하는 단계;Performing chemical mechanical polishing on the polysilicon film pattern such that the first insulating film remains a predetermined thickness; 상기 폴리실리콘막 패턴 상의 제 1 절연막을 습식 식각하여 상기 폴리실리콘막 패턴 상부를 오픈하는 단계; 및Wet etching the first insulating layer on the polysilicon layer pattern to open an upper portion of the polysilicon layer pattern; And 상기 오픈된 폴리실리콘막 패턴 상에 실리사이드막을 형성하는 단계Forming a silicide layer on the open polysilicon layer pattern 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 FSG막이고, 상기 제 2 절연막은 PE-TEOS막을 사용하는 반도체 소자 제조 방법.The first insulating film is an FSG film, and the second insulating film is a semiconductor device manufacturing method using a PE-TEOS film. 제 2 항에 있어서,The method of claim 2, 상기 FSG막은 0.1%∼10%의 불소 농도를 갖는 반도체 소자 제조 방법.The FSG film has a fluorine concentration of 0.1% to 10%. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 2000Å∼8000Å의 두께, 상기 제 2 절연막은 1000Å∼5000Å의 두께로 형성하는 반도체 소자 제조 방법.The first insulating film has a thickness of 2000 kPa to 8000 kPa, and the second insulating film has a thickness of 1000 kPa to 5000 kPa. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막 패턴 상에 상기 제 1 절연막이 소정 두께 잔류되도록 화학적 기계적 연마를 실시하는 단계는,Chemical mechanical polishing may be performed such that the first insulating film remains on the polysilicon film pattern by a predetermined thickness. 화학적 기계적 연마 실시하여 상기 제 2 절연막과 상기 제 1 절연막을 평탄화하되, 상기 제 1 절연막이 500Å∼2000Å의 두께가 남도록 평탄화하는 반도체 소자 제조 방법.Performing a chemical mechanical polishing to planarize the second insulating film and the first insulating film, wherein the first insulating film is planarized so that a thickness of 500 kPa to 2000 kPa remains. 제 1 항에 있어서,The method of claim 1, 상기 습식 식각은 불산 용액을 사용하는 반도체 소자 제조 방법.The wet etching method of manufacturing a semiconductor device using a hydrofluoric acid solution.
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* Cited by examiner, † Cited by third party
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KR19980048609A (en) * 1996-12-18 1998-09-15 김영환 Manufacturing Method of Semiconductor Device
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