KR101100768B1 - Method for forming polyresistor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 폴리레지스터 형성방법에 관한 것으로, 전압이나 온도에 의한 폴리레지스터의 저항 변화를 줄일 수 있고, 안정적인 면저항 값을 얻을 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a polyresistor of a semiconductor device. The present invention can reduce a change in resistance of a polyresist due to voltage or temperature, and obtain a stable sheet resistance value.
이를 위한 본 발명에 의한 반도체 소자의 폴리레지스터 형성방법은, 소자분리막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 소자분리막 상부에 폴리레지스터를 형성하는 단계; 상기 폴리레지스터에 N 이온주입을 수행하는 단계; 상기 N 이온주입이 완료된 폴리레지스터에 n형 불순물 이온주입을 수행하는 단계; 상기 폴리레지스터를 포함한 기판 전면에 절연막을 증착하는 단계; 및 상기 절연막이 증착된 폴리레지스터에 p형 불순물 이온주입을 수행하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a polyresist of a semiconductor device, the method including: providing a semiconductor substrate on which an isolation layer is formed; Forming a polyresist on the device isolation layer of the semiconductor substrate; Performing N ion implantation into the polyregister; Performing n-type impurity ion implantation on the polyresist where the N ion implantation is completed; Depositing an insulating film on the entire surface of the substrate including the polyresist; And performing p-type impurity ion implantation into the polyresist on which the insulating film is deposited.
폴리레지스터, VCR, TCR, 저항, HLD Polyregisters, VCRs, TCRs, Resistors, HLD
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 폴리레지스터 형성방법을 설명하기 위한 공정별 단면도.1A and 1B are cross-sectional views of processes for explaining a method of forming a polyresist of a semiconductor device according to the related art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 폴리레지스터 형성방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views of processes for describing a method of forming a polyresist of a semiconductor device according to an exemplary embodiment of the present invention.
도 3은 비살리사이드 P-폴리레지스터에서의 N 이온주입 수행 유무에 따른 N과 P의 도핑 프로파일을 나타낸 그래프3 is a graph showing the doping profile of N and P with or without N ion implantation in the nonsalicide P-polyresistor
도 4는 비살리사이드 P-폴리레지스터에서의 N 이온주입 수행 유무에 따른 온도별 저항 변화를 나타낸 그래프.Figure 4 is a graph showing the change in resistance according to temperature with or without N ion implantation in the non-salicide P-polyresistor.
도 5는 고저항 폴리레지스터의 HLD막 증착 유무에 따른 사이즈별 저항 변화를 나타낸 그래프.Figure 5 is a graph showing the change in resistance for each size according to the presence or absence of HLD film deposition of a high resistance polyresist.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
20: 반도체 기판 21: 트렌치20: semiconductor substrate 21: trench
22: 소자분리막 23: 폴리레지스터22: device isolation layer 23: polyregister
24: N 이온주입 25: P 이온주입24: N ion implantation 25: P ion implantation
26: HLD막 27: B 이온주입26: HLD film 27: B ion implantation
본 발명은 반도체 소자의 폴리레지스터 형성방법에 관한 것으로서, 특히 VCR(Voltage Coefficient of Resistance)와 TCR(Temperature Coefficient of Resistance) 및 매칭(matching) 특성을 안정적으로 개선할 수 있는 반도체 소자의 폴리레지스터 형성방법에 관한 것이다.BACKGROUND OF THE
일반적으로 아날로그 반도체 장치는 로우와 하이의 두 가지 상태만의 신호를 갖는 디지탈 반도체 장치와는 다르게 여러 상태의 정보를 저장하기 위해서 회로의 필요한 각각의 노드(node)에 레지스터와 캐패시터를 추가하게 되며, 이러한 레지스터의 저항값과 캐패시터의 용량은 전압의 변화에 따라 변화가 큰 경우 불량이 발생한다.In general, unlike a semiconductor semiconductor device having a signal of only two states, a low and high state, an analog semiconductor device adds a register and a capacitor to each node of a circuit to store information of various states. The resistance of these resistors and the capacitance of the capacitor are bad when the change is large with the change of voltage.
그러므로, 모스펫(MOSFET; metal-oxide semiconductor field effect transistor)와 폴리레지스터가 결합된 아날로그 반도체 장치에서는 레지스터가 특정 저항값을 갖도록 요구된다.Therefore, in an analog semiconductor device in which a metal-oxide semiconductor field effect transistor (MOSFET) and a polyresistor are combined, a resistor is required to have a specific resistance value.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 폴리레지스터 형성방법을 설명하기 위한 공정별 단면도이다.1A and 1B are cross-sectional views of processes for describing a method of forming a polyresist of a semiconductor device according to the related art.
도 1a를 참조하면, P웰(도시안함)이 형성된 반도체 기판(10)의 소정부위에 트렌치(11)를 형성한 다음, 상기 트렌치(11) 내에 소자분리막(12)을 형성한다.Referring to FIG. 1A, a
다음으로, 상기 소자분리막(12)의 상부에 폴리레지스터(13)를 형성한 후, 상기 폴리레지스터(13)에 P(Phosporous) 이온주입(15)을 수행한다.Next, after the
도 1b를 참조하면, 상기 P 이온주입(15)이 완료된 상기 폴리레지스터(13)에 B(Boron) 이온주입(17)을 수행한다.Referring to FIG. 1B, a B (Boron)
그러나, 이러한 종래기술에 따른 반도체 소자의 폴리레지스터 형성방법에 있어서는, 바이어스 전압에서 폴리레지스터(13)의 폴리그레인 바운더리(poly grain boundary)에 존재하는 트랩(trap)과 수소가 결합함으로써, 전압이나 온도의 외부변화에 따라 저항이 크게 변화되는 문제점이 있다.However, in the method of forming a polyresist of a semiconductor device according to the related art, hydrogen or a trap existing in a poly grain boundary of the
그리고, B 이온주입(17) 진행시 높은 이온주입 에너지에 의한 손상이 발생됨으로써, 그 크기별로 면저항(Rs; sheet resistance) 값이 일정하지 않은 문제점이 있다.In addition, since the damage caused by the high ion implantation energy is generated during the progress of the
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 전압이나 온도에 의한 폴리레지스터의 저항 변화를 줄일 수 있고, 안정적인 면저항 값을 얻을 수 있는 반도체 소자의 폴리레지스터 형성방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a method of forming a polyresistor of a semiconductor device capable of reducing the resistance change of the polyresist due to voltage or temperature and obtaining a stable sheet resistance value. To provide.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 폴리레지스터 형성방법은,Polyresist forming method of a semiconductor device according to the present invention for achieving the above object,
소자분리막이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate on which an isolation layer is formed;
상기 반도체 기판의 소자분리막 상부에 폴리레지스터를 형성하는 단계;Forming a polyresist on the device isolation layer of the semiconductor substrate;
상기 폴리레지스터에 N 이온주입을 수행하는 단계;Performing N ion implantation into the polyregister;
상기 N 이온주입이 완료된 폴리레지스터에 n형 불순물 이온주입을 수행하는 단계;Performing n-type impurity ion implantation on the polyresist where the N ion implantation is completed;
상기 폴리레지스터를 포함한 기판 전면에 절연막을 증착하는 단계; 및Depositing an insulating film on the entire surface of the substrate including the polyresist; And
상기 절연막이 증착된 폴리레지스터에 p형 불순물 이온주입을 수행하는 단계를 포함한다.And performing p-type impurity ion implantation into the polyresist on which the insulating film is deposited.
여기서, 상기 절연막은 HLD막을 증착하여 형성하는 것을 특징으로 한다.Here, the insulating film is formed by depositing an HLD film.
그리고, 상기 HLD막은 1,000Å 이하의 두께로 증착하는 것을 특징으로 한다.In addition, the HLD film is characterized in that deposited to a thickness of less than 1,000Å.
또한, 상기 절연막은 질화막을 증착하여 형성하는 것을 특징으로 한다.The insulating film may be formed by depositing a nitride film.
또한, 상기 n형 불순물 이온주입은 P(Phosporous)를 이용하여 수행하는 것을 특징으로 한다.In addition, the n-type impurity ion implantation is characterized in that it is performed using P (Phosporous).
또한, 상기 p형 불순물 이온주입은 B(Boron)을 이용하여 수행하는 것을 특징으로 한다.In addition, the p-type impurity ion implantation is characterized in that it is performed using B (Boron).
또한, 상기 p형 불순물 이온주입은 40KeV 이상의 에너지 조건으로 수행하는 것을 특징으로 한다.In addition, the p-type impurity ion implantation is characterized in that performed under the energy conditions of 40KeV or more.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 폴리레지스터 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2D are cross-sectional views illustrating processes of forming a polyresist of a semiconductor device according to an exemplary embodiment of the present invention.
도 2a를 참조하면, P웰(도시안함)이 형성된 반도체 기판(20)의 소정부위에 트렌치(21)를 형성한 다음, 상기 트렌치(21) 내에 소자분리막(22)을 형성한다.Referring to FIG. 2A, a
다음으로, 상기 소자분리막(22)의 상부에 폴리레지스터(23)를 형성한 후, 상기 폴리레지스터(23)에 N(Nitrogen) 이온주입(24)을 수행한다. 상기 N 이온주입(24)이 수행됨에 따라, 폴리레지스터(23) 표면 내의 N 농도가 증가되고, 이러한 N은 폴리그레인 바운더리에 존재하는 트랩과 수소가 서로 결합하는 것을 막아주게 된다. 이에 따라, 상온 또는 바이어스 전압에서의 상기 수소와 트랩의 결합으로 인한 불안정한 면저항 특성을 개선할 수 있다.Next, after the
즉, 본 실시예에서는 상기 N 이온주입(24)을 통해, 전압이나 온도에 의한 폴리레지스터(23)의 저항 변화를 줄일 수 있는 바, VCR(Voltage Coefficient of Resistance), TCR(Temperature Coefficient of Resistance) 및 매칭(matching) 특성 향상을 기대할 수 있다That is, in the present embodiment, through the
도 2b를 참조하면, 상기 N 이온주입(24)이 완료된 상기 폴리레지스터(23)에 n형 불순물 이온주입, 예컨대 P 이온주입(25)을 수행한다.Referring to FIG. 2B, n-type impurity ion implantation, such as
도 2c를 참조하면, 상기 폴리레지스터(23)를 포함한 반도체 기판(20)의 전면에, 후속의 B 이온주입(27)에 의한 손상을 줄여주기 위해, HLD(high temperature low pressure deposition)막(26)과 같은 절연막을 증착한다. 상기 HLD막(26)은, 상기한 바와 같이 후속의 B 이온주입에 의한 폴리레지스터(23)의 손상을 최소화함으로써, 안정적인 면저항 값을 얻을 수 있도록 해준다.Referring to FIG. 2C, a high temperature low pressure deposition (HLD)
여기서, 상기 HLD막(26)은 1,000Å 이하의 두께로 증착하는 것이 바람직하며, 상기 HLD막(26) 대신에 질화막을 증착하여 형성할 수도 있다.Here, the
도 2d를 참조하면, 상기 HLD막(26)이 형성된 폴리레지스터(23)에 p형 불순물 이온주입, 예컨대 B 이온주입(27)을 수행한다. 상기 B 이온주입(27) 시에 40KeV 이상의 에너지를 가하여, 고저항 폴리레지스터를 구현할 수 있다.Referring to FIG. 2D, p-type impurity ion implantation, for example,
한편, 도 3은 비살리사이드(non-salicide) P-폴리레지스터에서의 N 이온주입 수행 유무에 따른 N과 P의 도핑 프로파일을 나타낸 그래프이고, 도 4는 비살리사이드 P-폴리레지스터에서의 N 이온주입 수행 유무에 따른 온도별 저항 변화를 나타낸 그래프이며, 도 5는 고저항 폴리레지스터의 HLD막 증착 유무에 따른 사이즈별 저항 변화를 나타낸 그래프이다.On the other hand, Figure 3 is a graph showing the doping profile of N and P with or without N ion implantation in the non-salicide (P-polyresist), Figure 4 is N in the non-salicide P-polyregister 5 is a graph illustrating a change in resistance according to temperature depending on whether ion implantation is performed and FIG. 5 is a graph illustrating a change in resistance according to size according to whether or not HLD film is deposited in a high resistance polyresist.
먼저, 도 3을 참조하면, 본 발명의 실시예에 따라 N 이온주입이 수행된 폴리레지스터(nitrogen implanted poly-R)에는, 기존의 폴리레지스터(conventional poly-R)에 비해, 그 표면으로부터 0.2㎛까지의 깊이에 N이 훨씬 더 많이 분포되어 있음을 알 수 있다. 이와 같은 N은 폴리그레인 바운더리에 존재하는 트랩과 수소 의 결합을 막아주게 된다.First, referring to FIG. 3, in the polyimplant (Ntrogen implanted poly-R) in which N ion implantation was performed according to an embodiment of the present invention, 0.2 μm from the surface thereof, compared to a conventional polyresist (conventional poly-R). We can see that there is much more distribution of N in the depth up to. N prevents the trapping of hydrogen and traps in the polygrain boundary.
따라서, 도 4를 참조하면, N 이온주입이 수행된 경우에는, 그렇지 않은 경우에 비해서 온도에 의한 폴리레지스터의 면저항(Rs) 값의 변화가 적음을 알 수가 있다.Therefore, referring to FIG. 4, it can be seen that when N ion implantation is performed, the change in the sheet resistance (Rs) value of the polyresist due to temperature is smaller than that in the case where the N ion implantation is performed.
도 5를 참조하면, 폴리레지스터 상에 HLD막을 증착하는 경우, 증착하지 않은 경우에 비해서, 크기(size)에 따라 그 면저항(Rs)값이 다르게 나타나는 사이즈 이펙트(size effect)가 적음을 알 수 있고, 고저항 폴리레지스터의 저항값도 타겟값인 920Ω에 가까운 값을 갖는 것을 확인할 수 있다.Referring to FIG. 5, in the case of depositing an HLD film on a polyresist, it can be seen that there are fewer size effects in which the sheet resistance (Rs) value is different depending on the size compared to the case where the HLD film is not deposited. It can be confirmed that the resistance value of the high resistance polyregister also has a value close to the target value of 920 Hz.
즉, 본 발명에 의하면, B 이온주입(27) 진행시 높은 이온주입 에너지로 인한 폴리레지스터의 손상을 최소화하여, 보다 안정적이고, 사이즈 이펙트가 최소화된 폴리레지스터를 구현할 수 있다.That is, according to the present invention, the damage of the polyresistant due to the high ion implantation energy during the progress of the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 폴리레지스터 형성방법에 의하면, 폴리레지스터에 N 이온주입을 수행하여, 전압이나 온도에 의한 폴리레지스터의 저항 변화를 줄일 수 있는 바, VCR(Voltage Coefficient of Resistance), TCR(Temperature Coefficient of Resistance) 및 매칭(matching) 특성 향상을 기대할 수 있다.As described above, according to the method of forming a polyresistor of a semiconductor device according to the present invention, by performing N ion implantation to the polyresist, it is possible to reduce the resistance change of the polyresist due to voltage or temperature. Resistance, TCR (Temperature Coefficient of Resistance) and matching characteristics can be expected to be improved.
또한, 폴리레지스터 상에 HLD막을 추가적으로 형성하여, 후속의 B 이온주입에 의한 손상을 최소화함으로써, 안정적인 면저항 값을 얻을 수 있으므로, 크기에 따라 폴리레지스터의 저항값이 다르게 나타나는 사이즈 이펙트를 최소화할 수 있다.Further, by additionally forming an HLD film on the polyresist and minimizing damage caused by subsequent B ion implantation, a stable sheet resistance value can be obtained, thereby minimizing the size effect in which the resistance value of the polyresistor varies depending on the size. .
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