KR101098919B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은, 금속 배선이 형성된 반도체 기판 상에 상기 금속 배선의 상부 표면을 덮도록 유기 SOG막을 도포하는 단계와, 상기 유기 SOG막 상에 바텀반사방지코팅막을 도포하고 상기 금속 배선 상부 표면이 노출되도록 에치백을 실시하는 단계와, 에치백된 상기 반도체 기판 상에 층간절연막 및 캡핑막을 형성하는 단계와, 상기 캡핑막 상에 비아홀을 정의하는 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되기 전에 식각이 정지되도록 상기 캡핑막 및 상기 층간절연막을 식각하여 파샬 비아홀을 형성하는 단계와, 상기 포토레지스트 패턴을 스트립하여 제거하는 단계와, 패터닝된 상기 캡핑막을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되도록 상기 층간절연막을 식각하여 비아홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다. According to an embodiment of the present invention, there is provided a method of coating an organic SOG film on a semiconductor substrate on which a metal wiring is formed to cover an upper surface of the metal wiring; Performing etch back, forming an interlayer insulating film and a capping film on the etched back semiconductor substrate, forming a photoresist pattern defining a via hole on the capping film, and using the photoresist pattern as an etching mask. Etching the capping layer and the interlayer insulating layer to form a partial via hole by etching the capping layer and the interlayer insulating layer so that the etching is stopped before the upper surface of the metal wire is exposed; stripping and removing the photoresist pattern; The interlayer insulating film is exposed so that the upper surface of the metal wiring is exposed using an etching mask. A method of manufacturing a semiconductor device including the step of each to form a via hole.

금속배선, 비아홀, 유기 SOG막, 식각 선택비Metallization, Via Hole, Organic SOG Film, Etch Selectivity

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device} Method for manufacturing semiconductor device             

도 1a 및 도 1b은 금속 배선과 비아홀 사이의 오버레이 마진 부족으로 인해 발생하는 보더리스 비아(borderless via)의 모습을 도시한 단면도들이다. 1A and 1B are cross-sectional views illustrating borderless vias caused by a lack of overlay margin between a metal line and a via hole.

도 2 내지 도 10은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 11 내지 도 14는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
11 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200: 반도체 기판 102, 202: 금속 배선100, 200: semiconductor substrate 102, 202: metal wiring

104, 204: 유기 SOG막 106: 바텀반사방지코팅막104, 204: organic SOG film 106: bottom anti-reflective coating film

108, 208: 층간절연막 110: 캡핑막108, 208: interlayer insulating film 110: capping film

112, 212: 포토레지스트 패턴 114: 파샬 비아홀112, 212: photoresist pattern 114: partial via hole

116, 216: 비아홀 118, 218: 비아 플러그
116, 216: via hole 118, 218: via plug

본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 금속 배선과 비아홀 사이의 오버레이 마진이 줄어들더라도 배선의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can ensure the reliability of the wiring even if the overlay margin between the metal wiring and the via hole is reduced.

반도체 소자의 고집적화에 따라 층간 배선과 비아홀(Via hole) 사이의 오버레이 마진(overlay margin)이 부족하거나 금속배선의 크기가 비아홀의 크기보다 작은 경우 도 1a 및 도 1b에 도시된 바와 같이 보더리스 비아(borderless via)가 형성되게 된다. 이와 같이 오버레이 마진이 부족할 경우에는 비아홀 형성을 위한 식각시 과도 식각(over etch)이 발생할 수 있다. 도 1b에 도시된 바와 같이 바아홀 형성을 위한 식각시 과도 식각이 발생하게 되면 비아홀이 하부 배선 부근까지 형성될 수 있다. 이와 같은 경우 비아홀 형성시 발생한 폴리머 등이 비아홀 내부에 잔존할 가능성이 높아지고, 하부 배선과 접촉하게 될 경우 비아 플러그가 형성되게 되면 전기적 쇼트(short)를 유발할 수 있다. 또한, 과도 식각이 발생하게 되면 비아 플러그 공정 진행시 배리어 금속(barrier metal)이나 비아 플러그 물질(예컨대, 텅스텐(W)) 증착이 원활하게 이루어지지 않아 보이드(void)가 형성되어 소자의 신뢰성을 떨어뜨리게 된다. 한편, 이와 같은 현상을 방지하기 위하여 비아홀 형성을 위한 식각 타켓을 줄일 경우 층간절연막의 두께가 불균일함으로 인해 단선(open failure)이 발생할 가능성이 높아지게 된다.
As a result of high integration of semiconductor devices, when the overlay margin between the interlayer wiring and the via hole is insufficient or the size of the metal wiring is smaller than the size of the via hole, as shown in FIGS. 1A and 1B, borderless vias ( borderless vias are formed. As such, when the overlay margin is insufficient, overetch may occur when the via hole is etched. As illustrated in FIG. 1B, when excessive etching occurs during the etching of the bar hole, the via hole may be formed to the vicinity of the lower wiring. In such a case, the likelihood that the polymer, etc. generated during the via hole formation remain in the via hole increases, and when the via plug is formed when it comes in contact with the lower wiring, an electrical short may occur. In addition, when excessive etching occurs, barrier metal or via plug material (for example, tungsten (W)) is not deposited smoothly during the via plug process, so that voids are formed, thereby reducing the reliability of the device. Thrown away. Meanwhile, in order to prevent such a phenomenon, when the etching target for forming the via hole is reduced, the possibility of open failure may increase due to the uneven thickness of the interlayer insulating film.

본 발명이 이루고자 하는 기술적 과제는 금속 배선과 비아홀 사이의 오버레이 마진이 줄어들더라도 배선의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
An object of the present invention is to provide a method for manufacturing a semiconductor device that can ensure the reliability of the wiring even if the overlay margin between the metal wiring and the via hole is reduced.

본 발명은, 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금속 배선이 형성된 반도체 기판 상에 상기 금속 배선의 상부 표면을 덮도록 유기 SOG막을 도포하는 단계와, 상기 금속 배선에 의한 단차를 커버하도록 상기 유기 SOG막 상에 바텀반사방지코팅막을 도포하는 단계와, 상기 금속 배선 상부 표면이 노출되도록 에치백을 실시하는 단계와, 에치백된 상기 반도체 기판 상에 층간절연막 및 캡핑막을 형성하는 단계와, 상기 캡핑막 상에 포토레지스트를 도포하고, 비아홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되기 전에 식각이 정지되도록 상기 캡핑막 및 상기 층간절연막을 식각하여 파샬 비아홀을 형성하는 단계와, 상기 포토레지스트 패턴을 스트립하여 제거하는 단계와, 패터닝된 상기 캡핑막을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되도록 상기 층간절연막을 식각하여 비아홀을 형성하는 단계와, 상기 비아홀 내에 도전 물질을 매립하고 평탄화하여 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. The present invention provides a method of forming a metal wiring on a semiconductor substrate, applying an organic SOG film to cover an upper surface of the metal wiring on a semiconductor substrate on which the metal wiring is formed, and covering a step by the metal wiring. Applying a bottom anti-reflective coating film on the organic SOG film to perform an etch back so as to expose the upper surface of the metal wiring; forming an interlayer insulating film and a capping film on the etched back semiconductor substrate; And applying a photoresist on the capping layer, forming a photoresist pattern defining a via hole, and using the photoresist pattern as an etch mask to stop the etching before the upper surface of the metal wire is exposed. Etching a capping layer and the interlayer insulating layer to form a partial via hole; Forming a via hole by using the patterned capping layer as an etch mask to etch the interlayer insulating layer to expose an upper surface of the metal interconnection, and filling and planarizing a conductive material in the via hole It provides a method of manufacturing a semiconductor device comprising the step of forming a plug.

또한, 본 발명은, 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금 속 배선이 형성된 반도체 기판 상에 상기 금속 배선의 상부 표면을 덮도록 유기 SOG막을 도포하는 단계와, 상기 금속 배선에 의한 단차를 커버하도록 상기 유기 SOG막 상에 바텀반사방지코팅막을 도포하는 단계와, 상기 금속 배선 상부 표면이 노출되도록 에치백을 실시하는 단계와, 에치백된 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 포토레지스트를 도포하고, 비아홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되도록 상기 층간절연막을 식각하여 비아홀을 형성하는 단계와, 상기 포토레지스트 패턴을 스트립하여 제거하는 단계와, 상기 비아홀 내에 도전 물질을 매립하고 평탄화하여 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
The present invention also provides a method of forming a metal wiring on a semiconductor substrate, applying an organic SOG film to cover an upper surface of the metal wiring on the semiconductor substrate on which the metal wiring is formed, and by the metal wiring. Applying a bottom anti-reflective coating film on the organic SOG film to cover the step, performing etch back to expose the upper surface of the metal wiring, and forming an interlayer insulating film on the etched back semiconductor substrate. And applying a photoresist on the interlayer insulating film, forming a photoresist pattern defining a via hole, and etching the interlayer insulating film to expose the upper surface of the metal wiring using the photoresist pattern as an etching mask. Forming via holes, stripping and removing the photoresist pattern; A method of manufacturing a semiconductor device includes forming a via plug by filling and planarizing a conductive material.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

<제1 실시예> <First Embodiment>                     

도 2 내지 도 10은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100) 상에 금속 배선(102)을 형성한다. 상기 금속 배선(102)은 알루미늄으로 형성할 수 있다. 금속 배선(102)을 형성한 후, SOG(Spin On Glass) 계열의 저유전율을 갖는 유기 SOG막(104)을 도포한다. 금속 배선(102)의 크기 및 분포 차이로 인해 유기 SOG막(104)이 도포되는 두께 차이가 나게 된다. 금속 배선(102)의 크기가 작거나 고립되어 있는 배선 상부에는 유기 SOG막(104)의 도포 두께가 낮으며, 금속 배선(102)의 크기가 크고 밀집되어 있는 금속 배선(102) 상부에는 유기 SOG막(104)의 도포 두께가 두껍게 된다. 유기 SOG막(104)으로는 다우코닝사의 플레어(Flare)나 실크(Silk) 등과 같은 물질을 사용할 수 있다. Referring to FIG. 2, the metal wire 102 is formed on the semiconductor substrate 100. The metal wire 102 may be formed of aluminum. After the metal wiring 102 is formed, an organic SOG film 104 having a low dielectric constant of SOG (Spin On Glass) series is coated. Due to the difference in size and distribution of the metal wire 102, the thickness difference of the organic SOG film 104 is applied. The application thickness of the organic SOG film 104 is low on the upper portion of the metal wiring 102 that is small or isolated, and the organic SOG is deposited on the upper portion of the metal wiring 102 that is large and dense. The application thickness of the film 104 becomes thick. As the organic SOG film 104, a material such as Flare, Silk, or the like may be used.

도 3을 참조하면, 금속 배선(102)의 크기 및 분포 차이로 인해 발생하는 단차를 커버하도록(평탄화하면서 덮을 수 있도록) 바텀반사방지코팅막(Bottom Anti-Reflective Coating; BARC)(106)을 도포한다. Referring to FIG. 3, a bottom anti-reflective coating (BARC) 106 is applied to cover the step difference caused by the difference in the size and distribution of the metal wire 102 (to be flattened and covered). .

도 4를 참조하면, 금속 배선(102) 상부 표면이 노출되도록 에치백(etch back)을 실시한다. 상기 에치백은 질소(N2) 가스와 산소(O2) 가스, 산소(O2) 가스, 헬륨(He) 가스와 산소(O2) 가스, 헬륨(He) 가스와 질소(N2) 가스, 헬륨(He) 가스와 수소(H2) 가스 또는 수소(H2) 가스와 산소(O2) 가스를 이용하거나 이들의 조합 가스를 이용하여 실시할 수 있다. 이때, 에치백 후 유기 SOG막(104)의 높이가 일정하도 록 BARC막(106)과 유기 SOG막(104)에 대한 식각 선택비는 1:1이 되도록 한다. Referring to FIG. 4, an etch back is performed to expose the upper surface of the metal wire 102. The etch back is nitrogen (N 2 ) gas and oxygen (O 2 ) gas, oxygen (O 2 ) gas, helium (He) gas and oxygen (O 2 ) gas, helium (He) gas and nitrogen (N 2 ) gas. , Helium (He) gas and hydrogen (H 2 ) gas, or hydrogen (H 2 ) gas and oxygen (O 2 ) gas can be carried out using a combination of these. At this time, the etching selectivity of the BARC film 106 and the organic SOG film 104 is 1: 1 so that the height of the organic SOG film 104 after etching is constant.

도 5를 참조하면, 일정 높이로 제어된 유기 SOG막(104) 상부에 층간절연막(108) 및 캡핑막(110)을 형성한다. 상기 층간절연막(108)은 FSG(Flourine Silicate Glass)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막으로 형성할 수 있다. 상기 캡핑막(110)은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. Referring to FIG. 5, an interlayer insulating film 108 and a capping film 110 are formed on the organic SOG film 104 controlled to a predetermined height. The interlayer insulating layer 108 may be formed of a FSG (Flourine Silicate Glass) film or a PE-TEOS (Plasma Enhanced-Tetra Ethyl Ortho Silicate) film. The capping layer 110 may be formed of a silicon nitride layer (Si 3 N 4 ) or a silicon oxynitride layer (SiON).

도 6을 참조하면, 캡핑막(110) 상에 포토레지스트를 도포하고, 비아홀을 정의하는 포토레지스트 패턴(112)을 형성한다. Referring to FIG. 6, a photoresist is coated on the capping layer 110, and a photoresist pattern 112 defining a via hole is formed.

도 7을 참조하면, 포토레지스트 패턴(112)을 식각 마스크로 사용하여 층간절연막(108)을 식각하여 파샬(partial) 비아홀(114)을 형성한다. 이때, 금속 배선(102)의 상부 표면이 노출되지 않도록 한다. 파샬 비아홀(114) 형성을 위한 식각은 CxFy(x,y는 자연수) 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 사용하거나, CxHyFz(x,y,z는 0 또는 자연수) 가스와 산소 가스 및 아르곤(Ar) 가스를 사용할 수 있다. 상기 식각 가스로서 질소(N2) 가스가 더 첨가될 수도 있다. 예컨대, 5∼50sccm의 C4F8 가스와, 5∼15sccm의 산소(O2) 가스와, 100∼1000sccm의 아르곤(Ar) 가스를 사용하여 500∼2000와트(W)의 소스 파워와 50∼300W의 바이어스 파워 하에서 식각을 실시할 수 있다. Referring to FIG. 7, a partial via hole 114 is formed by etching the interlayer insulating layer 108 using the photoresist pattern 112 as an etching mask. At this time, the upper surface of the metal wire 102 is not exposed. The etching for forming the paral via hole 114 uses C x F y (x, y is a natural water) gas, oxygen (O 2 ) gas, and argon (Ar) gas, or C x H y F z (x, y, z may be 0 or natural water) gas, oxygen gas, and argon (Ar) gas. Nitrogen (N 2 ) gas may be further added as the etching gas. For example, a source power of 500 to 2000 watts (W) and 50 to 50 watts using a C 4 F 8 gas of 5 to 50 sccm, an oxygen (O 2 ) gas of 5 to 15 sccm, and an argon (Ar) gas of 100 to 1000 sccm. Etching can be performed under a bias power of 300W.

도 8을 참조하면, 포토레지스트 패턴(112)을 제거한다. 포토레지스트 패턴 (112)은 산소 분위기에서, 10℃∼40℃ 정도의 온도, 5mTorr∼50mTorr 정도의 압력에서 스트립(strip) 공정을 실시하여 제거할 수 있다. 상기 스트립(strip)을 실시할 때 산소는 20∼50sccm 정도의 유량으로 흘려주고, 50∼100와트(W)의 바이어스 파워와 500∼2000W의 소스 파워 하에서 스트립을 실시할 수 있다. 이때, 유기 SOG막(104)은 층간절연막(108)에 의해 노출되지 않고 보호되고 있으므로 산소 플라즈마에 의한 손상을 받지 않게 된다. Referring to FIG. 8, the photoresist pattern 112 is removed. The photoresist pattern 112 may be removed by performing a strip process in an oxygen atmosphere at a temperature of about 10 ° C. to 40 ° C. and a pressure of about 5 mTorr to 50 mTorr. When the strip is performed, oxygen flows at a flow rate of about 20 to 50 sccm, and the strip may be performed under a bias power of 50 to 100 watts (W) and a source power of 500 to 2000 W. At this time, since the organic SOG film 104 is protected without being exposed by the interlayer insulating film 108, the organic SOG film 104 is not damaged by the oxygen plasma.

도 9를 참조하면, 패터닝된 캡핑막(110)을 식각 마스크로 사용하여 유기 SOG막(104) 상부 표면이 노출되도록 식각 공정을 실시한다. 비아홀(116) 형성을 위한 식각은 캡핑막(110)에 대한 선택비가 높은 조건을 이용한다. 즉, 층간절연막(108)의 식각률이 캡핑막(110)의 식각률보다 상대적으로 큰 식각 가스를 사용한다. 예컨대, CxFy(x,y는 자연수) 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 사용하거나, CxFy(x,y는 자연수) 가스와 질소(N2) 가스 및 아르곤(Ar) 가스를 사용할 수 있으며, CxFy(x,y는 자연수) 가스에서 y/x를 작게 하거나 산소(O2) 혹은 질소(N 2) 유량을 파샬 비아홀(114) 형성을 위한 식각 시보다 줄임으로서 구현이 가능하다. 또한, 캡핑막(110)에 대한 높은 선택비를 갖는 조건의 경우 유기 SOG막(104)과 같이 탄소 함량이 높은 물질에 대한 선택비도 높아 유기 SOG막(104)이 식각 정지막으로 작용할 수 있다. Referring to FIG. 9, an etching process is performed using the patterned capping layer 110 as an etching mask to expose an upper surface of the organic SOG film 104. The etching for forming the via hole 116 uses a condition in which the selectivity with respect to the capping layer 110 is high. That is, an etching gas having an etching rate of the interlayer insulating layer 108 that is relatively larger than that of the capping layer 110 is used. For example, C x F y (x, y is natural water) gas and oxygen (O 2 ) gas and argon (Ar) gas, or C x F y (x, y is natural water) gas and nitrogen (N 2 ) gas. And argon (Ar) gas, and in the C x F y (x, y is a natural water) gas, y / x may be reduced or oxygen (O 2 ) or nitrogen (N 2 ) flow rate may be used to form the via via hole 114. It is possible to implement by reducing than when etching. In addition, in the case of a condition having a high selectivity with respect to the capping film 110, the organic SOG film 104 may act as an etch stop film because the selectivity for the high carbon content, such as the organic SOG film 104 is high.

도 10을 참조하면, 비아홀(116)이 형성된 반도체 기판(100) 상에 단차를 따라 구리의 확산을 방지하기 위한 배리어막(미도시)을 증착한다. 배리어막은 Ti막, TiN막, Ta막, TaN막 또는 이들을 조합한 막으로 형성할 수 있다. Referring to FIG. 10, a barrier layer (not shown) is deposited on the semiconductor substrate 100 on which the via holes 116 are formed to prevent diffusion of copper along a step. The barrier film may be formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof.

이어서, 상기 배리어막 상에 텅스텐막을 증착한 후, 화학 기계적 연마 (Chemical Mechanical Polishing; CMP)를 이용한 평탄화 공정을 실시하여 비아 플러그(118)를 형성한다.Subsequently, after the tungsten film is deposited on the barrier film, a planarization process using chemical mechanical polishing (CMP) is performed to form the via plug 118.

<제2 실시예>Second Embodiment

도 11 내지 도 14는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.11 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 11을 참조하면, 제1 실시예에서 도 2 내지 도 4를 참조하여 설명한 바와 같이 동일하게 공정을 진행한다. 이어서, 일정 높이로 제어된 유기 SOG막(104) 상부에 층간절연막(208)을 형성한다. 상기 층간절연막(208)은 FSG(Flourien Silicate Glass)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막으로 형성할 수 있다. Referring to FIG. 11, the process is performed in the same manner as described with reference to FIGS. 2 to 4 in the first embodiment. Next, an interlayer insulating film 208 is formed over the organic SOG film 104 controlled to a certain height. The interlayer insulating layer 208 may be formed of a FSG (Flourien Silicate Glass) film or a PE-TEOS (Plasma Enhanced-Tetra Ethyl Ortho Silicate) film.

도 12를 참조하면, 층간절연막(208) 상에 포토레지스트를 도포하고, 비아홀을 정의하는 포토레지스트 패턴(212)을 형성한다. Referring to FIG. 12, a photoresist is applied on the interlayer insulating film 208, and a photoresist pattern 212 defining a via hole is formed.

도 13을 참조하면, 포토레지스트 패턴(212)을 식각 마스크로 사용하여 층간절연막(208)을 식각하여 비아홀(216)을 형성한다. 비아홀(216) 형성을 위한 식각은 금속 배선(202)의 상부 표면이 노출되도록 실시한다. 비아홀(216) 형성을 위한 식각은 유기 SOG막(204)에 대한 선택비가 높은 조건을 이용한다. 즉, 층간절연막(208)의 식각률이 유기 SOG막(204)의 식각률보다 상대적으로 큰 식각 가스를 사용한다. 유기 SOG막(204)에 대한 높은 선택비를 갖는 조건의 경우 유기 SOG막(204)과 같이 탄소 함량이 높은 물질에 대한 선택비도 높아 유기 SOG막(204)이 식각 정지막으로 작용할 수 있다. Referring to FIG. 13, the via hole 216 is formed by etching the interlayer insulating layer 208 using the photoresist pattern 212 as an etching mask. Etching for forming the via hole 216 may be performed to expose the upper surface of the metal wire 202. Etching for forming the via hole 216 uses a high selectivity ratio for the organic SOG film 204. That is, an etching gas having an etching rate of the interlayer insulating film 208 that is relatively larger than that of the organic SOG film 204 is used. In the case of a condition having a high selectivity to the organic SOG film 204, the organic SOG film 204 may act as an etch stop film due to a high selectivity to a material having a high carbon content, such as the organic SOG film 204.

포토레지스트 패턴(212)을 제거한다. 포토레지스트 패턴(212)은 산소 분위기에서, 10℃∼40℃ 정도의 온도, 5mTorr∼50mTorr 정도의 압력에서 스트립(strip) 공정을 실시하여 제거할 수 있다. 상기 스트립(strip)을 실시할 때 산소는 20∼50sccm 정도의 유량으로 흘려준다. 이때, 유기 SOG막(204)이 비아홀(216)을 통해 노출되어 있으므로 산소 플라즈마에 의한 손상을 최소화하기 위하여 가능한 낮은 바이어스 파워를 적용한다. 예를 들면, 50∼100와트(W)의 바이어스 파워와 500∼2000W의 소스 파워 하에서 스트립을 실시할 수 있다.The photoresist pattern 212 is removed. The photoresist pattern 212 may be removed by performing a strip process at an oxygen atmosphere at a temperature of about 10 ° C. to 40 ° C. and a pressure of about 5 mTorr to 50 mTorr. When the strip is performed, oxygen flows at a flow rate of about 20 to 50 sccm. In this case, since the organic SOG film 204 is exposed through the via hole 216, a low bias power is applied to minimize damage caused by oxygen plasma. For example, stripping can be performed under a bias power of 50 to 100 watts (W) and a source power of 500 to 2000 watts.

도 14를 참조하면, 비아홀(216)이 형성된 반도체 기판(200) 상에 단차를 따라 구리의 확산을 방지하기 위한 배리어막(미도시)을 증착한다. 배리어막은 Ti막, TiN막, Ta막, TaN막 또는 이들을 조합한 막으로 형성할 수 있다. Referring to FIG. 14, a barrier film (not shown) is deposited on the semiconductor substrate 200 on which the via hole 216 is formed along the step to prevent diffusion of copper. The barrier film may be formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof.

이어서, 상기 배리어막 상에 텅스텐막을 증착한 후, 화학 기계적 연마 (Chemical Mechanical Polishing; CMP)를 이용한 평탄화 공정을 실시하여 비아 플러그(218)를 형성한다.
Subsequently, after the tungsten film is deposited on the barrier film, a planarization process using chemical mechanical polishing (CMP) is performed to form the via plug 218.

본 발명에 의한 반도체 소자의 제조방법에 의하면, 소자의 고집적화에 따라 금속 배선과 비아홀 사이의 오러레이 마진이 줄어들더라도 보더리스 비아의 발생을 줄일 수 있고, 비아홀 형성을 위한 과도 식각시 테일(tail)이 발생하지 않으며, 금 속 배선과 비아 플러그 사이의 전기적 쇼트가 발생하는 문제를 억제할 수 있다. 또한, 비아홀 내부의 폴리머 제거가 용이하여 배선 신뢰성을 향상시킬 수 있을 뿐만 아니라 금속 배선 사이를 저유전 물질로 채울 수 있으므로 RC 딜레이(delay) 측면도 개선시킬 수 있다. According to the method of manufacturing a semiconductor device according to the present invention, the occurrence of borderless vias can be reduced even if the overlay margin between the metal wiring and the via hole decreases according to the high integration of the device, and the tail during transient etching for forming the via hole. This does not occur, and it is possible to suppress the problem of an electrical short between the metal wiring and the via plug. In addition, since the polymer inside the via hole is easily removed, wiring reliability can be improved, and the RC delay side can be improved by filling a low dielectric material between metal wirings.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (9)

반도체 기판 상에 금속 배선을 형성하는 단계;Forming a metal wiring on the semiconductor substrate; 상기 금속 배선이 형성된 반도체 기판 상에 상기 금속 배선의 상부 표면을 덮도록 유기 SOG막을 도포하는 단계;Applying an organic SOG film on the semiconductor substrate on which the metal wiring is formed to cover an upper surface of the metal wiring; 상기 금속 배선에 의한 단차를 커버하도록 상기 유기 SOG막 상에 바텀반사방지코팅막을 도포하는 단계;Applying a bottom anti-reflective coating film on the organic SOG film to cover the step by the metal wiring; 상기 금속 배선 상부 표면이 노출되도록 에치백을 실시하는 단계;Performing etch back to expose the upper surface of the metal wiring; 에치백된 상기 반도체 기판 상에 층간절연막 및 캡핑막을 형성하는 단계;Forming an interlayer insulating film and a capping film on the etched back semiconductor substrate; 상기 캡핑막 상에 포토레지스트를 도포하고, 비아홀을 정의하는 포토레지스트 패턴을 형성하는 단계;Applying a photoresist on the capping layer and forming a photoresist pattern defining a via hole; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되기 전에 식각이 정지되도록 상기 캡핑막 및 상기 층간절연막을 식각하여 파샬 비아홀을 형성하는 단계;Etching the capping layer and the interlayer insulating layer using the photoresist pattern as an etching mask to stop etching before the upper surface of the metal wire is exposed; 상기 포토레지스트 패턴을 스트립하여 제거하는 단계; Stripping and removing the photoresist pattern; 패터닝된 상기 캡핑막을 식각 마스크로 사용하여 상기 금속 배선의 상부 표면이 노출되도록 상기 층간절연막을 식각하여 비아홀을 형성하는 단계; 및Forming a via hole by etching the interlayer insulating layer using the patterned capping layer as an etching mask to expose an upper surface of the metal line; And 상기 비아홀 내에 도전 물질을 매립하고 평탄화하여 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법. And embedding and planarizing a conductive material in the via hole to form a via plug. 삭제delete 제1항에 있어서, 상기 에치백은 질소(N2) 가스와 산소(O2) 가스, 산소(O2) 가스, 헬륨(He) 가스와 산소(O2) 가스, 헬륨(He) 가스와 질소(N2) 가스, 헬륨(He) 가스와 수소(H2) 가스 또는 수소(H2) 가스와 산소(O2) 가스를 사용하거나 이들의 조합 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the etch back is nitrogen (N 2 ) gas and oxygen (O 2 ) gas, oxygen (O 2 ) gas, helium (He) gas and oxygen (O 2 ) gas, helium (He) gas and A semiconductor comprising nitrogen (N 2 ) gas, helium (He) gas and hydrogen (H 2 ) gas, or hydrogen (H 2 ) gas and oxygen (O 2 ) gas, or a combination thereof. Method of manufacturing the device. 제1항에 있어서, 상기 에치백은 식각 후 상기 유기 SOG막의 높이가 일정하도록 상기 바텀반사방지코팅막과 상기 유기 SOG막에 대한 식각 선택비가 1:1이 되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The semiconductor device of claim 1, wherein the etching back is performed such that an etching selectivity of the bottom anti-reflective coating layer and the organic SOG layer is 1: 1 so that the height of the organic SOG layer is constant after etching. Way. 제1항에 있어서, 상기 층간절연막은 FSG(Flourine Silicate Glass)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the interlayer insulating layer is formed of a FSG (Flourine Silicate Glass) film or a PE-TEOS (Plasma Enhanced-Tetra Ethyl Ortho Silicate) film. 제1항에 있어서, 상기 캡핑막은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the capping layer is formed of a silicon nitride layer (Si 3 N 4 ) or a silicon oxynitride layer (SiON). 제1항에 있어서, 상기 파샬 비아홀 또는 상기 비아홀 형성을 위한 식각은 CxFy(x,y는 자연수) 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 사용하거나, CxHyFz(x,y,z는 자연수) 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the etching of the partial via hole or the via hole is performed using C x F y (x, y is a natural water) gas, oxygen (O 2 ) gas, and argon (Ar) gas, or C x H y. A method of manufacturing a semiconductor device, wherein Fz (x, y, z is natural water) gas, oxygen (O 2 ) gas, and argon (Ar) gas are used. 제7항에 있어서, 상기 비아홀 형성을 위한 식각은 상기 캡핑막에 대한 선택비가 높은 조건을 이용하고, 상기 파샬 비아홀 형성을 위한 식각 시보다 상기 CxFy(x,y는 자연수) 가스에서 y/x를 작게 하거나 산소(O2) 가스의 유량을 줄여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 7, wherein the etching for forming the via hole uses a condition in which the selectivity with respect to the capping layer is high, and in the C x F y (x, y is a natural water) gas than the etching for forming the partial via hole. A method for manufacturing a semiconductor device, characterized by reducing / x or reducing the flow rate of oxygen (O 2 ) gas. 삭제delete
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