KR101094955B1 - Method of fabricating semiconductor device - Google Patents

Method of fabricating semiconductor device Download PDF

Info

Publication number
KR101094955B1
KR101094955B1 KR1020080133014A KR20080133014A KR101094955B1 KR 101094955 B1 KR101094955 B1 KR 101094955B1 KR 1020080133014 A KR1020080133014 A KR 1020080133014A KR 20080133014 A KR20080133014 A KR 20080133014A KR 101094955 B1 KR101094955 B1 KR 101094955B1
Authority
KR
South Korea
Prior art keywords
ion implantation
well
conductive
semiconductor device
forming
Prior art date
Application number
KR1020080133014A
Other languages
Korean (ko)
Other versions
KR20100074542A (en
Inventor
이진구
오재근
주민애
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080133014A priority Critical patent/KR101094955B1/en
Publication of KR20100074542A publication Critical patent/KR20100074542A/en
Application granted granted Critical
Publication of KR101094955B1 publication Critical patent/KR101094955B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치의 리트로그레이드 웰(Retrograde Well, RW) 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 리트로그레이드 웰을 형성함에 있어서, 불순물을 기판에 수직으로 이온주입하여 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성하는 것을 특징으로 하고 있으며, 상술한 본 발명에 따르면, 경사이온주입법을 사용하지 않고 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성함으로써, 경사이온주입공정시 발생하는 그림자영역 및 산란으로 인한 문제점을 원천적으로 방지함과 동시에 반도체 장치의 제조공정을 단순화시키고, 제조수율을 향상시킬 수 있는 효과가 있다.The present invention relates to a method for manufacturing a retrograde well (RW) of a semiconductor device. The method for manufacturing a semiconductor device according to the present invention includes forming a retrograde well by implanting impurities vertically into a substrate to form a well. The ion implantation region and the field stop ion implantation region are formed at the same time. According to the present invention described above, by forming the well ion implantation region and the field stop ion implantation region simultaneously without using the gradient ion implantation method, the gradient ion It is possible to prevent problems caused by shadow areas and scattering during the injection process at the same time and to simplify the manufacturing process of the semiconductor device and to improve the manufacturing yield.

리트로그레이드, 웰, 이온주입 Retrograde, well, ion implantation

Description

반도체 장치 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD OF FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 리트로그레이드 웰(Retrograde Well, RW) 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method for manufacturing a retrograde well (RW) of a semiconductor device.

일반적으로 반도체 장치 대부분은 CMOS 기술로 제작되고 있는데, CMOS기술은 NMOS와 PMOS 두 종류의 트랜지스터를 한 칩상에 구현하는 기술이다. NMOS와 PMOS를 하나의 기판상에 구현하기 위해서는 이들 트랜지스터를 분리하기 위한 웰(Well) 형성기술이 필요하다. In general, most semiconductor devices are manufactured by CMOS technology, which implements two types of transistors, NMOS and PMOS, on a single chip. In order to implement NMOS and PMOS on a single substrate, a well forming technique for separating these transistors is required.

최근에는 독립적인 기판 바이어스 제어(back bias control)가 가능하고, 기생 바이폴라트랜지스터(BJT)의 전류 이득 감소 및 래치업(Latch-up) 특성을 개선할 수 있는 리트로그레이드 트리플 웰(Retrograde Triple Well, RTW) 형성기술을 사용하고 있다. Recently, retrograde triple well (RTW) enables independent back bias control and improves the current gain and latch-up characteristics of parasitic bipolar transistors (BJTs). ) Forming technology is used.

도 1은 종래기술에 따른 리트로그레이드 트리플 웰을 도시한 단면도이다. 1 is a cross-sectional view showing a retrode triple well according to the prior art.

도 1에 도시된 바와 같이, NMOS영역과 PMOS영역을 구비하는 기판(11)에 깊은 N웰(Deep N well, 12)이 형성되고, 깊은N웰(12) 상의 기판(11)에 PMOS를 위한 N웰(13)이 구비되고, N웰(13)의 NMOS영역에 리트로그레이드 P웰(14)이 형성되어 있다. 이때, 리트로그레이드 P웰(14) 하부영역 즉, 웰이온주입영역(14A)의 불순물 도핑농도는 중간영역 즉, 필드스탑이온주입영역(Field Stop, 14B)의 도핑농도보다 큰 리트로그레이드 프로파일(100)을 갖는다(도 4참조)As shown in FIG. 1, a deep N well 12 is formed in a substrate 11 having an NMOS region and a PMOS region, and a deep N well 12 is formed in the substrate 11 on the deep N well 12. An N well 13 is provided, and a reloglaed P well 14 is formed in the NMOS region of the N well 13. At this time, the impurity doping concentration of the lower region of the retrade P well 14, that is, the well ion implantation region 14A is greater than the doping concentration of the intermediate region, that is, the field stop ion implantation region (Field Stop, 14B). ) (See Figure 4)

하지만, 상술한 종래기술은 서로 다른 도핑농도와 이온주입깊이를 갖는 리트로그레이드 P웰(14)의 웰이온주입영역(14A)과 필드스탑이온주입영역(14B)을 형성하기 위하여 경사이온주입법(tilt implantation)을 사용하고, 이온주입공정을 복수회 진행한다. 이때, 리트로그레이드 P웰(14) 형성공정시 경사이온주입법을 사용함에 따라 반도체 장치의 특성이 열화되는 문제점이 있는 바, 이를 도 2를 참조하여 설명한다. However, the prior art described above uses a tilt ion implantation method to form the well ion implantation region 14A and the field stop ion implantation region 14B of the retrode P well 14 having different doping concentrations and ion implantation depths. The implantation process is used, and the ion implantation process is performed a plurality of times. At this time, there is a problem in that the characteristics of the semiconductor device deteriorate due to the use of the gradient ion implantation method in the process of forming the retrode P well 14, which will be described with reference to FIG. 2.

도 2는 종래기술에 따른 경사이온주입법을 사용하여 리트로그레이드 P웰 형성공정시 발생하는 문제점을 간략히 도시한 단면도이다. FIG. 2 is a cross-sectional view briefly illustrating a problem occurring during the process of forming a retrode P well using a gradient ion implantation method according to the related art.

도 2를 참조하여 종래기술에 따른 리트로그레이드 P웰 형성공정을 살펴보면, 기판(11)상에 P웰(14)을 형성하기 위한 이온주입마스크(15)를 형성한 후, 제1이온주입각(예컨대, 3.5°)으로 P형 불순물을 경사이온주입하여 웰이온주입영역(14A)을 형성한 후, 제2이온주입각(예컨대, 5°)으로 P형 불순물을 경사이온주입하여 필드스탑이온주입영역(14B)을 형성하는 일련의 과정을 통해 형성한다. 여기서, 경사이온주입공정시 이온주입마스크(15)에 의한 산란(scattering, 110) 및 그림자영역(shadowing, 120)이 발생하여 원하지 않는 곳에 불순물이 이온주입되는 문제점이 발생한다. 이로 인해, P웰(14) 내 불순물 분포가 불균일하여 반도체 장치의 문턱전압이 변동되는 문제점이 발생한다. Referring to FIG. 2, a re-translated P well forming process according to the related art is described. After forming the ion implantation mask 15 for forming the P well 14 on the substrate 11, the first ion implantation angle ( For example, after forming the well ion implantation region 14A by injecting the P-type impurity at an angle of 3.5 DEG), inclining the P-type impurity at the second ion implantation angle (for example, 5 °), implanting the field stop ion. Formed through a series of processes to form the region 14B. Here, during the gradient ion implantation process, scattering (scattering) 110 and shadowing area 120 by the ion implantation mask 15 are generated, resulting in a problem in which impurities are ion implanted. This causes a problem in that the impurity distribution in the P well 14 is uneven and the threshold voltage of the semiconductor device fluctuates.

또한, 주입된 불순물을 활성화시키기 위한 후속 열처리 공정시 불순물의 수평확산이 일어나는데, 산란(110) 및 그림자영역(120)에 의해 원하지 않는 곳에 이온주입된 불순물의 수평확산으로 인해 기설정된 P웰(14)의 면적보다 P웰(14)의 면적이 증가하는 문제점이 발생한다. In addition, the horizontal diffusion of the impurities occurs in a subsequent heat treatment process for activating the implanted impurities, the predetermined P well 14 due to the horizontal diffusion of the impurities implanted into the unwanted place by the scattering 110 and the shadow area 120 A problem arises in that the area of the P well 14 is larger than the area of.

또한, 경사이온주입법을 사용하여 웰이온주입영역(14A)와 필드스탑이온주입영역(14B)을 형성하기 위해서는 적어도 2회 이상의 이온주입공정이 필요하기 때문에 제조공정이 복잡해지고, 이로 인해 반도체 장치의 제조수율(yield)이 저하되는 문제점이 발생한다. In addition, at least two ion implantation steps are required to form the well ion implantation region 14A and the field stop ion implantation region 14B using the gradient ion implantation method, which makes the manufacturing process complicated. There is a problem that the production yield (yield) is reduced.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리트로그레이드 웰을 형성함에 있어서, 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device manufacturing method capable of simultaneously forming a well ion implantation region and a field stop ion implantation region in forming a retrolled well. There is this.

또한, 본 발명의 다른 목적은 경사이온주입공정시 발생하는 그림자영역 및 산란으로 인한 문턱전압 변동 및 웰의 면적이 기설정된 웰의 면적보다 증가하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다. In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the threshold voltage fluctuation due to the shadow region and scattering occurring during the gradient ion implantation process and the area of the well to increase than the area of the well. .

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 리트로그레이드 웰을 형성함에 있어서, 불순물을 기판에 수직으로 주입하는 한번의 이온주입공정을 실시하여 필드스탑이온주입영역을 형성함과 동시에 웰이온주입영역을 형성하는 것을 특징으로 한다. 또한, 상기 이온주입 후에 열처리하는 단계를 더 포함할 수 있다. According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, in which a field stop ion implantation region is formed by performing a single ion implantation process in which impurities are vertically implanted into a substrate. At the same time, the well ion implantation region is formed. In addition, the method may further include a heat treatment after the ion implantation.

상기 불순물은 P형 불순물일 수 있으며, 상기 이온주입은 100KeV ~ 300KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다. The impurity may be a P-type impurity, and the ion implantation may be performed using ion implantation energy in the range of 100 KeV to 300 KeV.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판에 제1도전형 웰을 형성하는 단계; 및
이온주입마스크를 주입장벽으로 상기 제1도전형 웰에 제2도전형 불순물을 이온주입하여 리트로그레이드 제2도전형 웰을 형성하는 단계를 포함하며,
상기 리트로그레이드 제2도전형 웰은 상기 제2도전형 불순물을 상기 기판에 수직으로 주입하는 한번의 이온주입공정을 실시하여 필드스탑이온주입영역을 형성함과 동시에 웰이온주입영역을 형성하는 단계를 포함한다. 또한, 상기 제2도전형 웰을 형성한 후에 열처리하는 단계를 더 포함할 수 있다. According to another aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a first conductive well on a substrate; And
And implanting a second conductive well into the first conductive well by implanting a second conductive well into the first conductive well using an ion implantation mask,
In the retrolled second conductive well, a single ion implantation step of injecting the second conductive impurity vertically into the substrate forms a field stop ion implantation region and a well ion implantation region. Include. The method may further include performing heat treatment after forming the second conductive well.

상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형일 수 있으며, 예컨대, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형일 수 있다. The first conductive type and the second conductive type may be complementary conductive types, for example, the first conductive type may be N type, and the second conductive type may be P type.

상기 제2도전형 웰을 형성하는 단계는, 100KeV ~ 300KeV 범위의 이온주입에너지와 5×1012 ~ 5×1014 atoms/cm2 범위의 도즈량을 사용하여 실시할 수 있다. The forming of the second conductive well may be performed using ion implantation energy in the range of 100 KeV to 300 KeV and a dose amount in the range of 5 × 10 12 to 5 × 10 14 atoms / cm 2 .

상기 제1도전형 웰을 형성하는 단계는, 500KeV ~ 1.5MeV 범위의 이온주입에너지와 5×1012 ~ 5×1013 atmos/cm2 범위의 도즈량을 사용하여 실시할 수 있다. The forming of the first conductive well may be performed using ion implantation energy in the range of 500 KeV to 1.5 MeV and dose in the range of 5 × 10 12 to 5 × 10 13 atmos / cm 2 .

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 불순물을 기판의 수직으로 이온주입하여 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성함으로써, 반도체 장치의 제조공정을 단순화시키고, 제조수율을 향상시킬 수 있는 효과가 있다. The present invention, which is based on the above-described problem solving means, simplifies the manufacturing process of a semiconductor device and improves the manufacturing yield by simultaneously implanting impurities into the substrate perpendicularly to form a well ion implantation region and a field stop ion implantation region. It can be effected.

또한, 본 발명은 경사이온주입법을 사용하지 않고 웰이온주입영역과 필드스탑이온주입영역을 형성함으로써, 경사이온주입공정시 발생하는 그림자영역 및 산란으로 인한 문제점을 원천적으로 방지할 수 있는 효과가 있다. In addition, the present invention by forming the well ion implantation region and the field stop ion implantation region without using the gradient ion implantation method, it is possible to prevent the problems caused by the shadow area and scattering generated during the gradient ion implantation process at the source. .

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술한 본 발명은 리트로그레이드 웰(Retrograde Well, RW)을 형성함에 있어서, 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해 본 발명은 이온주입공정시 경사이온주입법을 사용하지 않고, 기판에 수직으로 불순물을 이온주입하는 것을 기술적 원리로 한다.The present invention described below provides a method of manufacturing a semiconductor device capable of simultaneously forming a well ion implantation region and a field stop ion implantation region in forming a retrograde well (RW). To this end, the present invention is a technical principle of implanting impurities perpendicular to the substrate without using a gradient ion implantation method in the ion implantation process.

본 발명의 일실시예를 설명하기에 앞서, 본 발명의 기술적 원리를 설명하면 다음과 같다. Prior to describing an embodiment of the present invention, the technical principles of the present invention will be described.

먼저, 종래에 경사이온주입법을 사용하여 웰이온주입영역과 필드스탑이온주입영역을 형성한 이유는 이온주입공정시 발생하는 채널링(channealing) 현상을 방지하기 위함이다. 채널링현상은 주입되는 불순물이온이 원하는 깊이 이상으로 주입되는 현상을 말하는데, 기판을 구성하는 원소와 충돌없이 원소와 원소사이를 통과하여 불순물이온이 주입되기 때문에 발생하는 현상이다.First, the reason why the well ion implantation region and the field stop ion implantation region are conventionally formed by using the gradient ion implantation method is to prevent the channeling phenomenon occurring during the ion implantation process. Channeling phenomenon refers to a phenomenon in which impurity ions to be implanted are implanted beyond a desired depth, which is caused by impurity ions being injected through elements and elements without colliding with elements constituting the substrate.

이에 반해, 본 발명은 채널링현상을 이용하여 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성한다. 구체적으로, 기판에 불순물을 수직으로 이온주입하여 채널링현상을 유발시키되, 이온주입에너지를 조절하여 불순물의 이온주입깊이와 불순물의 도핑농도분포를 조절하는 것이다. 이하, 본 발명을 실시예와 실험결과를 통해 보다 구체적으로 설명한다. In contrast, the present invention simultaneously forms a well ion implantation region and a field stop ion implantation region using a channeling phenomenon. Specifically, the ion implantation is vertically implanted into the substrate to cause the channeling phenomenon, by controlling the ion implantation energy to control the ion implantation depth and the doping concentration distribution of the impurity. Hereinafter, the present invention will be described in more detail through examples and experimental results.

[실시예][Example]

도 3a 내지 도 3b는 본 발명의 일실시예에 따른 리트로그레이드 트리플 웰을 구비하는 반도체 장치 제조방법을 도시한 공정단면도이다.3A through 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device having a retrode triple well according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 제1영역과 제2영역을 구비하는 기판(31)을 준비한다. 여기서, 기판(31)은 실리콘기판일 수 있다. 그리고, 제1영역은 NMOS영역일 수 있고, 제2영역은 PMOS영역일 수 있다.As shown in FIG. 3A, a substrate 31 having a first region and a second region is prepared. Here, the substrate 31 may be a silicon substrate. The first region may be an NMOS region, and the second region may be a PMOS region.

다음으로, 기판(31)에 제1도전형의 불순물을 이온주입하여 제1도전형 깊은웰(Deep Well, 32)을 형성한다. 이때, 이온주입공정은 경사이온주입법 또는 수직이온주입법(불순물을 기판에 수직으로 주입)을 사용할 수 있다. Next, the first conductive deep well 32 is formed by ion implanting impurities of the first conductive type into the substrate 31. At this time, the ion implantation process may use a gradient ion implantation method or a vertical ion implantation method (implanted impurity perpendicular to the substrate).

여기서, 제1도전형은 N형 일 수 있고, 따라서 제1도전형의 불순물로는 비소(As), 인(P)등을 사용할 수 있다. Here, the first conductivity type may be N type, and thus, as the impurity of the first conductivity type, arsenic (As), phosphorus (P), or the like may be used.

다음으로, 제1도전형 깊은웰(32)이 형성된 기판(11)에 제1도전형의 불순물을 이온주입하여 제1도전형 깊은웰(32) 상에 제1도전형 웰(33)을 형성한다. 이때, 이온주입공정은 경사이온주입법 또는 수직이온주입법(불순물을 기판에 수직으로 주입)을 사용할 수 있다. Next, the first conductive well 33 is formed on the first conductive deep well 32 by ion implanting impurities of the first conductive type into the substrate 11 on which the first conductive deep well 32 is formed. do. At this time, the ion implantation process may use a gradient ion implantation method or a vertical ion implantation method (implanted impurity perpendicular to the substrate).

여기서, 제1도전형 웰(33)은 제2영역에 형성되는 반도체 장치 예컨대, 트랜지스터를 위한 것이다. 제1도전형 웰(33)을 형성하기 위한 이온주입공정의 이온주입깊이는 기판(31) 상부면을 기준으로 제1도전형 깊은웰(32)을 형성하기 위한 이온주입공정의 이온주입깊이보다 얕다. Here, the first conductive well 33 is for a semiconductor device formed in the second region, for example, a transistor. The ion implantation depth of the ion implantation process for forming the first conductivity type well 33 is greater than the ion implantation depth of the ion implantation process for forming the first conductivity type deep well 32 with respect to the upper surface of the substrate 31. Shallow.

구체적으로, 제1도전형 웰(33)이 N웰일 경우, 제1도전형 웰(33)을 형성하기 위한 이온주입공정은 N형 불순물 예컨대, 비소(As) 또는 인(P)을 500KeV ~ 1.5MeV 범위의 이온주입에너지와 5×1012 ~ 5×1013 atoms/cm2 범위의 도즈량을 사용하여 실시할 수 있다. In detail, when the first conductive well 33 is an N well, an ion implantation process for forming the first conductive well 33 may include N-type impurities such as arsenic (As) or phosphorus (P) of 500 KeV to 1.5. The ion implantation energy in the MeV range and the dose in the range of 5 × 10 12 to 5 × 10 13 atoms / cm 2 can be used.

다음으로, 기판(31) 상에 제1영역을 오픈하고, 제2영역을 덮는 이온주입마스크를 형성한다. 이온주입마스크(34)는 포토레지스트(Photo Resist, PR)로 형성할 수 있다.Next, the first region is opened on the substrate 31, and an ion implantation mask covering the second region is formed. The ion implantation mask 34 may be formed of photoresist (PR).

도 3b에 도시된 바와 같이, 이온주입마스크(34)를 주입장벽으로 제1도전형 웰(33)에 제2도전형 불순물을 이온주입하여 리트로그레이드 제2도전형 웰(35)을 형성한다. 이때, 본 발명은 제2도전형 불순물을 기판에 수직(즉, 이온주입각 = 0°)으로 이온주입하여 웰이온주입영역(35A)과 필드스탑이온주입영역(35B)을 동시에 형성하는 것을 특징으로 한다. As shown in FIG. 3B, the second conductive well 35 is formed by ion implanting a second conductive impurity into the first conductive well 33 using the ion implantation mask 34 as an injection barrier. In this case, the present invention is characterized in that the well ion implantation region 35A and the field stop ion implantation region 35B are simultaneously formed by implanting the second conductive impurity perpendicularly to the substrate (ie, ion implantation angle = 0 °). It is done.

여기서, 제2도전형은 제1도전형과 상보적인 도전형으로, P형일 수 있다. 따라서, 제2도전형 웰을 P웰일 수 있으며, 제2도전형 불순물을 P형 불순물일 수 있다. P형 불순물로는 붕소(B)를 사용할 수 있다. Here, the second conductive type is a conductive type complementary to the first conductive type, and may be a P type. Thus, the second conductive well may be a P well, and the second conductive impurity may be a P type impurity. Boron (B) may be used as the P-type impurity.

구체적으로, 리트로그레이드 제2도전형 웰(35)이 P웰일 경우, 제2도전형 웰(35) 형성방법은 P형 불순물 예컨대, 붕소(B)를 100KeV ~ 300KeV 범위의 이온주입에너지와 5×1012 ~ 5×1014 atoms/cm2 범위의 도즈량을 사용하여 실시할 수 있다.Specifically, when the retrolaid second conductive well 35 is a P well, the second conductive well 35 may be formed using P-type impurities such as boron (B) with ion implantation energy in the range of 100 KeV to 300 KeV and 5 ×. It can be carried out using a dose amount in the range of 10 12 to 5 x 10 14 atoms / cm 2 .

다음으로, 도면에 도시하지는 않았지만, 주입된 불순물들을 활성화시키기 위한 열처리를 실시한다. 열처리는 퍼니스(furnace)열처리법을 사용하여 실시할 수 있다. Next, although not shown in the figure, a heat treatment is performed to activate the implanted impurities. The heat treatment can be carried out using a furnace heat treatment method.

이와 같이, 본 발명은 불순물을 기판(31)의 수직으로 이온주입하여 웰이온주입영역(35A)과 필드스탑이온주입영역(35B)을 동시에 형성함으로써, 반도체 장치의 제조공정을 단순화시키고, 제조수율을 향상시킬 수 있는 효과가 있다. As described above, the present invention simplifies the manufacturing process of the semiconductor device by simultaneously implanting impurities perpendicularly to the substrate 31 to form the well ion implantation region 35A and the field stop ion implantation region 35B, thereby simplifying the manufacturing process of the semiconductor device. There is an effect to improve.

또한, 본 발명은 경사이온주입법을 사용하지 않고 웰이온주입영역(35A)과 필드스탑이온주입영역(35B)을 형성함으로써, 경사이온주입공정시 발생하는 그림자영역 및 산란으로 인한 문제점을 원천적으로 방지할 수 있는 효과가 있다. 즉, 그림자효과 및 산란으로 인한 문턱전압변동 및 웰의 면적이 기설정된 웰의 면적보다 증가하는 것을 방지할 수 있다. In addition, the present invention by forming the well ion injection region (35A) and the field stop ion injection region (35B) without using the gradient ion implantation method, thereby preventing problems due to the shadow region and scattering occurring during the gradient ion implantation process It can work. That is, it is possible to prevent the threshold voltage fluctuation due to the shadowing effect and the scattering and the area of the well from increasing than the area of the predetermined well.

[실험결과][Experiment result]

이하, 본 발명의 일실시예에 따라 웰이온주입영역과 필드스탑이온주입영역을 동시에 형성한 리트로그레이드 웰과, 경사이온주입법을 사용하여 복수회 이온주입공정을 통해 웰이온주입영역과 필드스탑이온주입영역을 형성한 리트로그레이드 웰을 비교한다.Hereinafter, a retrode well formed simultaneously with a well ion implantation region and a field stop ion implantation region according to an embodiment of the present invention, and a well ion implantation region and a field stop ion through a plurality of ion implantation processes using a gradient ion implantation method The retrode wells forming the injection zones are compared.

도 4는 본발명의 일실시예에 따른 리트로그레이드 웰과 종래기술에 따른 리트로그레이드 웰의 깊이에 따른 불순물 농도분포를 나타낸 그래프이다. 여기서, 불순물은 붕소(B)인 경우를 예시하여 나타내었다. Figure 4 is a graph showing the impurity concentration distribution according to the depth of the retrode well according to the embodiment of the present invention and the retrode well according to the prior art. Here, the impurity is illustrated by exemplifying the case of boron (B).

도 4에 나타낸 바와 같이, 종래기술에 따른 리트로그레이드 웰 즉, 경사이온주입법을 사용하여 형성된 리트로그레이트 웰의 불순물 도핑농도분포와 본 발명의 일실시예에 따른 리트로그레이드 웰의 불순물 도핑농도분포가 유사한 것을 확인할 수 있다. 즉, 종래기술 및 본 발명의 리트로그레이드 웰이 웰의 하부영역에 형성되는 웰이온주입영역의 도핑농도가 웰의 중간영역에 형성되는 필드스탑이온주입영역의 도핑농도보다 큰 것을 확인할 수 있다.As shown in FIG. 4, the impurity doping concentration distribution of the retreat well according to the related art is similar to that of the retreat well according to the related art. You can see that. That is, the doping concentration of the well ion implantation region formed in the lower region of the well and the prior art and the present invention can be confirmed that the doping concentration of the field stop ion implantation region formed in the middle region of the well.

이러한 결과는 본 발명의 일실시예에 따른 리트로그레이드 웰이 종래기술에 따라 형성된 리트로그레이드 웰과 동일한(또는 유사한) 전기적 특성을 구현할 수 있다는 것을 의미한다.This result means that the retrode well according to one embodiment of the present invention can implement the same (or similar) electrical properties as the retrode well formed according to the prior art.

도 5a 내지 도 5c는 본발명의 기술적 원리가 적용된 웰과 종래기술에 따라 형성된 웰의 인접한 웰간의 간격 및 그에 따른 전기적특성을 나타낸 그래프이다. 여기서, 각도면의 100KeV, 300KeV는 이온주입에너지를 의미하고, 'BV'는 항복전압(Brake Down) 의미한다. 5A to 5C are graphs showing the spacing between the wells to which the technical principles of the present invention are applied and adjacent wells of wells formed according to the prior art and corresponding electrical characteristics thereof. Here, 100 KeV and 300 KeV of the angular plane mean ion implantation energy, and 'BV' means breakdown voltage.

도 5a는 P웰(PW)에 리트로그레이드웰(RW)을 형성한 경우를 나타낸 것으로서, 인접한 P웰과의 간격이 감소할수록 종래기술에 따라 형성된 리트로그레이드 웰보다 본 발명의 기술적 원리를 적용한 리트로그레이드 웰의 전기적 특성이 유수한 것을 확인할 수 있다.FIG. 5A illustrates a case in which the retrolled well RW is formed in the P well PW, and as the distance from the adjacent P well decreases, the retrolled blade according to the present invention is applied to the retrolled well formed according to the prior art. It can be seen that the electrical properties of the wells are excellent.

도 5b는 N웰(NW)에 N웰보다 불순물 도핑농도가 큰 고농도 N웰(N+)을 형성한 경우를 나타낸 것으로, 인접한 N웰과의 간격이 감소할수록 종래기술에 따라 형성된 고농도 N웰보다 본 발명의 기술적 원리를 적용한 고농도 N웰의 전기적 특성이 우수한 것을 확인할 수 있다. 특히, 인접한 N웰과의 간격이 0.2um일때, 본 발명의 기술적 원리를 적용한 고농도 N웰의 전기적 특성이 현저하게 우수한 것을 확인할 수 있 다. 5B illustrates a case where a high concentration N well (N +) having a higher impurity doping concentration than an N well is formed in an N well (NW). It can be confirmed that the electrical characteristics of the high concentration N well to which the technical principle of the invention is applied are excellent. In particular, when the distance between the adjacent N well is 0.2um, it can be seen that the electrical characteristics of the high concentration N well to which the technical principle of the present invention is applied is remarkably excellent.

도 5c는 P웰(PW)에 P웰보다 불순물 도핑농도가 큰 고농도 P웰(P+)을 형성할 경우를 나타낸 것으로, 인접한 P웰과 간격이 감소하더라도 종래기술에 따라 형성된 고농도 P웰과 본 발명의 기술적 원리가 적용된 고농도 P웰과 의 전기적 특성이 유사한것을 확인할 수 있다. 5c illustrates a case where a high concentration P well P + having a higher impurity doping concentration than a P well is formed in the P well PW, and the present invention has a high concentration P well formed according to the prior art even if the distance between adjacent P wells is reduced. It can be seen that the electrical characteristics of the P-well with the technical principle of are similar to those of the high concentration P well.

도 5a 내지 도 5c에 나타낸 결과를 정리하면, 종래기술에 따라 형성된 웰보다 본 발명의 기술적 원리가 적용된 웰이 인접한 웰간의 간격이 감소할수록 보다 우수한 전기적 특성을 갖고 있음을 확인할 수 있다. 5A to 5C, it can be seen that wells formed according to the related art have better electrical characteristics as the spacing between adjacent wells is reduced than wells formed according to the prior art.

결국, 본 발명은 인접한 웰간의 간격을 감소시킬 수 있으며, 이를 통해 넷다이(Net Die)를 증가시켜 반도체 장치의 제조수율을 보다 향상시킬 수 있는 효과가 있다. As a result, the present invention can reduce the spacing between adjacent wells, thereby increasing the net die (Net Die) has the effect of further improving the manufacturing yield of the semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.

도 1은 종래기술에 따른 리트로그레이드 트리플 웰을 도시한 단면도. 1 is a cross-sectional view of a retrode triple well according to the prior art;

도 2는 종래기술에 따른 경사이온주입법을 사용하여 리트로그레이드 P웰 형성공정시 발생하는 문제점을 간략히 도시한 단면도. Figure 2 is a simplified cross-sectional view showing a problem that occurs during the process of forming a retrode P well using a gradient ion implantation method according to the prior art.

도 3a 내지 도 3b는 본 발명의 일실시예에 따른 리트로그레이드 웰을 구비하는 반도체 장치 제조방법을 도시한 공정단면도.3A to 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device having a retrode well according to an embodiment of the present invention.

도 4는 본발명의 일실시예에 따른 리트로그레이드 웰과 종래기술에 따른 리트로그레이드 웰의 깊이에 따른 불순물 농도분포를 나타낸 그래프. Figure 4 is a graph showing the impurity concentration distribution according to the depth of the retrode well and the retrode well according to the prior art according to an embodiment of the present invention.

도 5a 내지 도 5c는 본발명의 기술적 원리가 적용된 웰과 종래기술에 따라 형성된 웰의 인접한 웰간의 간격 및 그에 따른 전기적특성을 나타낸 그래프.5a to 5c are graphs showing the spacing between the wells to which the technical principles of the present invention are applied and adjacent wells of wells formed according to the prior art, and accordingly their electrical characteristics.

*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

31 : 기판 32 : 제1도전형 깊은웰31: substrate 32: first conductive deep well

33 : 제1도전형 웰 34 : 이온주입마스크33: first conductivity type well 34: ion implantation mask

35 : 제2도전형 웰 35A : 웰이온주입영역35: second conductive well 35A: well ion implantation region

35B : 필드스탑이온주입영역35B: Field stop ion implantation area

Claims (12)

리트로그레이드 웰을 형성함에 있어서, In forming a retrolog well, 불순물을 기판에 수직으로 주입하는 한번의 이온주입공정을 실시하여 필드스탑이온주입영역을 형성함과 동시에 웰이온주입영역을 형성하는 반도체 장치 제조방법. A method of manufacturing a semiconductor device, wherein a field stop ion implantation region is formed by performing a single ion implantation step of implanting impurities vertically into a substrate, and at the same time forming a well ion implantation region. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 이온주입 후에 열처리하는 단계를 더 포함하는 반도체 장치 제조방법. And heat-treating the ion implantation method. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 불순물을 P형 불순물을 포함하는 반도체 장치 제조방법. A semiconductor device manufacturing method comprising the impurity as a P-type impurity. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서, The method of claim 3, 상기 이온주입은 100KeV ~ 300KeV 범위의 이온주입에너지를 사용하여 실시하는 반도체 장치 제조방법. The ion implantation is a semiconductor device manufacturing method using the ion implantation energy in the range of 100KeV ~ 300KeV. 기판에 제1도전형 웰을 형성하는 단계; 및Forming a first conductive well in the substrate; And 이온주입마스크를 주입장벽으로 상기 제1도전형 웰에 제2도전형 불순물을 이온주입하여 리트로그레이드 제2도전형 웰을 형성하는 단계를 포함하며,And implanting a second conductive well into the first conductive well by using an ion implantation mask as an injection barrier to form a retrolaid second conductive well, 상기 리트로그레이드 제2도전형 웰은 상기 제2도전형 불순물을 상기 기판에 수직으로 주입하는 한번의 이온주입공정을 실시하여 필드스탑이온주입영역을 형성함과 동시에 웰이온주입영역을 형성하는 반도체 장치 제조방법. The retrolled second conductive well is a semiconductor device which forms a field stop ion implantation region and a well ion implantation region by performing a single ion implantation process of vertically injecting the second conductive impurity into the substrate. Manufacturing method. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서, The method of claim 5, 상기 제2도전형 웰을 형성한 후에 열처리하는 단계를 더 포함하는 반도체 장치 제조방법. And heat treating the second conductive well after forming the second conductive well. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제5항에 있어서, The method of claim 5, 상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형인 반도체 장치 제조방법. And the first conductive type and the second conductive type are conductive types complementary to each other. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제5항 또는 제7항에 있어서, The method according to claim 5 or 7, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 반도체 장치 제조방법. And the first conductive type is N type, and the second conductive type is P type. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제8항에 있어서, The method of claim 8, 상기 제2도전형 웰을 형성하는 단계는, Forming the second conductive well, 100KeV ~ 300KeV 범위의 이온주입에너지를 사용하여 실시하는 반도체 장치 제조방법. A method for manufacturing a semiconductor device using ion implantation energy in the range of 100 KeV to 300 KeV. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제8항에 있어서, The method of claim 8, 상기 제2도전형 웰을 형성하는 단계는, Forming the second conductive well, 5×1012 ~ 5×1014 atoms/cm2 범위의 도즈량을 사용하여 실시하는 반도체 장치 제조방법.A method for manufacturing a semiconductor device using a dose amount in the range of 5 × 10 12 to 5 × 10 14 atoms / cm 2 . 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제8항에 있어서, The method of claim 8, 상기 제1도전형 웰을 형성하는 단계는, Forming the first conductive well, 500KeV ~ 1.5MeV 범위의 이온주입에너지를 사용하여 실시하는 반도체 장치 제조방법. A method for manufacturing a semiconductor device using ion implantation energy in the range of 500 KeV to 1.5 MeV. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 상기 제1도전형 웰을 형성하는 단계는, Forming the first conductive well, 5×1012 ~ 5×1013 atmos/cm2 범위의 도즈량을 사용하여 실시하는 반도체 장치 제조방법. A semiconductor device manufacturing method using a dose amount in the range of 5 × 10 12 to 5 × 10 13 atmos / cm 2 .
KR1020080133014A 2008-12-24 2008-12-24 Method of fabricating semiconductor device KR101094955B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080133014A KR101094955B1 (en) 2008-12-24 2008-12-24 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080133014A KR101094955B1 (en) 2008-12-24 2008-12-24 Method of fabricating semiconductor device

Publications (2)

Publication Number Publication Date
KR20100074542A KR20100074542A (en) 2010-07-02
KR101094955B1 true KR101094955B1 (en) 2011-12-15

Family

ID=42637050

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133014A KR101094955B1 (en) 2008-12-24 2008-12-24 Method of fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR101094955B1 (en)

Also Published As

Publication number Publication date
KR20100074542A (en) 2010-07-02

Similar Documents

Publication Publication Date Title
CN101405867B (en) Modular bipolar-CMOS-DMOS analog integrated circuit and power transistor technology
US7238987B2 (en) Lateral semiconductor device and method for producing the same
KR100681969B1 (en) Semiconductor device manufacturing using low energy high tilt angle ion implantation
US20150279969A1 (en) Double-Resurf LDMOS With Drift And PSURF Implants Self-Aligned To A Stacked Gate "BUMP" Structure
KR101245935B1 (en) Semiconductor device and method for thereof
KR20010042320A (en) Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion
JPH0283966A (en) Manufacture of semiconductor device
WO2006020064A2 (en) Asymmetric hetero-doped high-voltage mosfet (ah2mos)
US20140021545A1 (en) Pocket counterdoping for gate-edge diode leakage reduction
US9105712B1 (en) Double RESURF LDMOS with separately patterned P+ and N+ buried layers formed by shared mask
US20080268628A1 (en) N-type semiconductor component with improved dopant implantation profile and method of forming same
KR102087444B1 (en) Semiconductor device and manufacturing method thereof
WO2012120899A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20140021539A1 (en) Power Transistor with High Voltage Counter Implant
KR100899764B1 (en) Semiconductor device and method for manufacturing the same
TWI496219B (en) Cmos devices with reduced short channel effects
US6815301B2 (en) Method for fabricating bipolar transistor
US8344481B2 (en) Bipolar transistors with hump regions
CN102487084B (en) MOSFET (metal-oxide-semiconductor field effect transistor) and manufacturing method thereof
KR101094955B1 (en) Method of fabricating semiconductor device
US10522663B2 (en) Integrated JFET structure with implanted backgate
US20090152587A1 (en) Deep guard regions for reducing latch-up in electronics devices
US7678640B1 (en) Method of threshold voltage control in metal-oxide-semiconductor devices
CN105576026B (en) Semiconductor devices and preparation method thereof
US8962410B2 (en) Transistors with different threshold voltages

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee