KR101090467B1 - Method for forming recess gate of semiconductor device - Google Patents

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Abstract

반도체기판 내 균일한 리세스 깊이를 나타내도록 함으로써 셀 트랜지스터의 문턱전압 산포를 개선할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제시한다. 본 발명의 리세스 게이트 형성방법은, 활성영역이 한정된 반도체기판 상에, 리세스 게이트가 형성될 영역의 반도체기판을 노출시키는 마스크층을 형성하는 단계와, 마스크층에 의해 노출된 반도체기판에 도펀트를 주입하되, 리세스 깊이를 균일하게 하기 위하여 반도체기판의 영역에 따라 다른 농도로 도펀트를 주입하는 단계와, 도펀트가 주입된 반도체기판의 노출된 영역을 일정 깊이 식각하는 단계, 및 리세스된 영역을 포함하는 영역에 게이트 구조를 형성하는 단계를 포함한다.A method of forming a recess gate of a semiconductor device capable of improving a threshold voltage distribution of a cell transistor by displaying a uniform recess depth in a semiconductor substrate is provided. A method of forming a recess gate according to the present invention includes forming a mask layer exposing a semiconductor substrate in a region where a recess gate is to be formed, on a semiconductor substrate having an active region defined therein, and a dopant in a semiconductor substrate exposed by the mask layer. Implanting dopants at different concentrations according to the region of the semiconductor substrate, and etching the exposed region of the semiconductor substrate into which the dopant is implanted to a predetermined depth, and recessed regions Forming a gate structure in the region including the.

리세스 게이트, 리세스 깊이, 산포, 도펀트 Recess gate, recess depth, scatter, dopant

Description

반도체 소자의 리세스 게이트 형성방법{Method for forming recess gate of semiconductor device}Method for forming recess gate of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a recess gate of a semiconductor device.

최근 반도체 메모리소자의 고집적화로 소자의 디자인 룰(design rule)이 급격히 작아짐에 따라 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시(refresh) 특성의 저하를 유발하는 단채널 효과(short channel effect)가 발생한다. 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 게이트를 채용한 반도체 소자가 제안되었다. 리세스 게이트를 갖는 반도체 소자는 반도체기판을 일정 깊이 식각하여 리세스시킨 다음 리세스된 영역을 도전물질로 채워 게이트 구조를 형성함으로써 유효 채널 길이를 보다 연장시킬 수 있다.Recently, due to the high integration of semiconductor memory devices, the size of cell transistors is reduced and the channel length of the transistors is shortened as the design rules of the devices are drastically reduced. If the channel length of the transistor is shortened, a short channel effect occurs that causes a decrease in threshold voltage, an increase in leakage current, and a decrease in refresh characteristics. Recently, a semiconductor device employing a recess gate that increases a channel length to suppress a short channel effect has been proposed. A semiconductor device having a recess gate may further extend the effective channel length by etching the semiconductor substrate by a predetermined depth to recess the semiconductor substrate, and then filling the recessed region with a conductive material to form a gate structure.

그런데, 반도체 소자가 고집적화됨에 따라, 반도체기판 내에서 리세스 게이트가 형성되는 영역에 따라서 리세스 깊이에 차이가 발생하며, 이로 인해 셀 트랜 지스터의 문턱전압이 균일하지 않게 되는 문제점이 발생하고 있다.However, as the semiconductor devices are highly integrated, there is a difference in the recess depth depending on the region where the recess gate is formed in the semiconductor substrate, which causes a problem that the threshold voltage of the cell transistor is not uniform.

도 1은 반도체기판 내에서의 리세스 깊이의 분포를 나타낸 맵(map)이고, 도 2는 리세스 게이트의 임계치수(CD)의 분포를 나타낸 맵이다.FIG. 1 is a map showing a distribution of recess depths in a semiconductor substrate, and FIG. 2 is a map showing a distribution of a critical dimension CD of a recess gate.

일반적으로 원형의 맵으로 나타나지만 소자의 종류나 마스크에 따라서 맵의 양상은 달라질 수 있다. 도시된 바와 같이 리세스 게이트의 깊이와 임쳬치수 모두 반도체기판 내에서의 위치에 따라서 차이를 나타냄을 알 수 있다. 이렇게 게이트의 리세스 깊이가 균일하지 않을 경우 리세스 깊이에 따라 셀 트랜지스터의 문턱전압도 다르게 나타난다.Generally, it is shown as a circular map, but the appearance of the map may vary depending on the type of device or the mask. As shown, it can be seen that both the depth of the recess gate and the impingement dimension differ depending on the position in the semiconductor substrate. In this case, when the recess depth of the gate is not uniform, the threshold voltage of the cell transistor also varies according to the recess depth.

도 3은 리세스 깊이에 따른 셀 문턱전압의 분포를 나타낸 도면이다.3 is a diagram illustrating a cell threshold voltage distribution depending on a recess depth.

도 3을 참조하면, 리세스 게이트의 깊이가 36.5 ∼ 39㎚ 변화할 때 셀 문턱전압은 0.8 ∼ 0.94mV 변화하여 대략 140mV 정도의 문턱전압 산포가 발생한다.Referring to FIG. 3, when the depth of the recess gate is changed by 36.5 to 39 nm, the cell threshold voltage is changed by 0.8 to 0.94 mV, and a threshold voltage distribution of about 140 mV occurs.

이와 같이 반도체기판 내에서 리세스 게이트가 형성되는 영역에 따라 리세스 깊이에 차이가 발생하면 셀 트랜지스터의 문턱전압에 차이가 나타나며, 셀 문턱전압이 균일하지 않을 경우 균일한 소자 특성을 나타내지 못하게 된다.As such, when a difference in the depth of the recess occurs depending on a region in which the recess gate is formed in the semiconductor substrate, a difference occurs in the threshold voltage of the cell transistor, and when the cell threshold voltage is not uniform, uniform device characteristics may not be exhibited.

본 발명이 이루고자 하는 기술적 과제는 반도체기판 내 균일한 리세스 깊이를 나타내도록 함으로써 셀 트랜지스터의 문턱전압 산포를 개선할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 있다.An object of the present invention is to provide a method of forming a recess gate of a semiconductor device capable of improving a threshold voltage distribution of a cell transistor by displaying a uniform recess depth in a semiconductor substrate.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법은, 활성영역이 한정된 반도체기판 상에, 리세스 게이트가 형성될 영역의 반도체기판을 노출시키는 마스크층을 형성하는 단계와, 마스크층에 의해 노출된 반도체기판에 도펀트를 주입하되, 리세스 깊이를 균일하게 하기 위하여 반도체기판의 영역에 따라 다른 농도로 도펀트를 주입하는 단계와, 도펀트가 주입된 반도체기판의 노출된 영역을 일정 깊이 식각하는 단계, 및 리세스된 영역을 포함하는 영역에 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a recess gate of a semiconductor device according to the present invention includes forming a mask layer exposing a semiconductor substrate in a region in which a recess gate is to be formed, on a semiconductor substrate having an active region defined therein; Injecting a dopant into the semiconductor substrate exposed by the mask layer, injecting the dopant at a different concentration according to the region of the semiconductor substrate in order to make the recess depth uniform, and the exposed region of the semiconductor substrate implanted with the dopant Etching a predetermined depth, and forming a gate structure in the region including the recessed region.

상기 도펀트를 주입하는 단계에서, 상기 반도체기판의 중심부에 비해 외곽의 도펀트의 농도를 높게 하여 주입할 수 있다.In the injecting the dopant, the concentration of the dopant in the outer portion may be higher than that of the center portion of the semiconductor substrate.

상기 도펀트를 주입하는 단계에서, 반도체 이온 또는 비활성 이온을 주입할 수 있다.In the implanting of the dopant, semiconductor ions or inert ions may be implanted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으 며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as limited by the embodiments described below.

도 4 내지 도 6은 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.4 to 6 are cross-sectional views illustrating a method of forming a recess gate of a semiconductor device according to the present invention.

도 4를 참조하면, 소자분리막(102)이 형성된 반도체기판(100) 상에 패드산화막(104) 및 하드마스크(106)를 차례로 형성한다.Referring to FIG. 4, the pad oxide film 104 and the hard mask 106 are sequentially formed on the semiconductor substrate 100 on which the device isolation film 102 is formed.

소자분리막(102)은 예를 들면 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 방법으로 형성할 수 있다. 패드산화막(104)은 예를 들면 LP-TEOS 또는 고온산화막(HTO)을 200 ∼ 500Å 정도의 두께로 증착하여 형성할 수 있다. 하드마스크(106)는 반도체기판(100)을 리세스하기 위한 식각 공정에서 리세스 게이트가 형성되지 않는 영역의 반도체기판을 보호하는 마스크 역할을 하는 것으로, 예를 들면 폴리실리콘막을 300 ∼ 800Å 정도의 두께로 증착하여 형성할 수 있다. 상기 하드마스크 위에 리세스될 영역을 정의하기 위한 노광단계에서 빛의 반사를 방지하기 위한 반사방지막을 형성할 수 있다. 다음에, 상기 하드마스크(106) 위에, 리세스될 영역을 한정하는 포토레지스트 패턴(110)을 형성한다.The device isolation layer 102 may be formed by, for example, shallow trench isolation (STI). The pad oxide film 104 may be formed by, for example, depositing an LP-TEOS or a high temperature oxide film (HTO) to a thickness of about 200 to 500 kPa. The hard mask 106 serves as a mask to protect the semiconductor substrate in the region where the recess gate is not formed in the etching process for recessing the semiconductor substrate 100. For example, the hard mask 106 may be formed to have a polysilicon film having a thickness of about 300 to 800 Å. It can be formed by depositing to a thickness. An anti-reflection film may be formed on the hard mask to prevent reflection of light in an exposure step for defining a region to be recessed. Next, on the hard mask 106, a photoresist pattern 110 defining a region to be recessed is formed.

도 5를 참조하면, 포토레지스트 패턴을 마스크로 하여 하드마스크(106)를 패터닝한 다음, 포토레지스트 패턴을 제거한다. 패터닝된 하드마스크를 식각 마스크로 하여 패드산화막을 식각하여 리세스 게이트가 형성될 영역의 반도체기판(100)을 노출시킨다. 패터닝된 하드마스크(106)를 이온주입 마스크로 하여 노출된 반도체기판(100)의 도펀트를 주입한다. 이때 사용되는 도펀트로는 실리콘(Si) 또는 게르마 늄(Ge)과 같은 반도체 이온이나, 아르곤(Ar), 질소(N2) 또는 크세논(Xe)과 같은 비활성 이온을 사용할 수 있다. Referring to FIG. 5, the hard mask 106 is patterned using the photoresist pattern as a mask, and then the photoresist pattern is removed. The pad oxide layer is etched using the patterned hard mask as an etch mask to expose the semiconductor substrate 100 in the region where the recess gate is to be formed. The dopant of the exposed semiconductor substrate 100 is implanted using the patterned hard mask 106 as an ion implantation mask. In this case, the dopant may be a semiconductor ion such as silicon (Si) or germanium (Ge), or an inert ion such as argon (Ar), nitrogen (N 2 ), or xenon (Xe).

특히, 반도체기판의 영역에 따라 도펀트의 농도를 다르게 설정한다. 주입되는 도펀트의 농도가 높을수록 식각율이 높기 때문에 식각 깊이가 증가할 수 있다. 통상 반도체기판의 중심부보다는 외곽에서 리세스 깊이가 얕게 나타나기 때문에 외곽에서의 식각율을 증가시키기 위해서는 반도체기판의 중심부보다 외곽으로 갈수록 주입되는 도펀트의 농도를 증가시키는 것이 바람직하다. 리세스 깊이와 도펀트의 농도는 소자에 따라 달라질 수 있으므로 시뮬레이션 등을 통해 각 소자에 적합한 값을 설정할 수 있다.In particular, the concentration of the dopant is set differently according to the area of the semiconductor substrate. The higher the concentration of the dopant to be injected, the higher the etching rate, so the etching depth may increase. In general, since the depth of the recess is shallower at the outside than the center of the semiconductor substrate, it is preferable to increase the concentration of the dopant injected toward the outside of the center of the semiconductor substrate in order to increase the etching rate at the outside. Since the depth of the recess and the concentration of the dopant may vary depending on the device, a value suitable for each device may be set through simulation and the like.

도 6을 참조하면, 하드마스크(106)를 식각 마스크로 사용하여 노출된 반도체기판(100)을 일정 깊이 식각하여 리세스시킨다. 리세스될 영역의 반도체기판에는 영역에 따라 다른 농도로 도펀트가 주입되어 있기 때문에 식각율에 차이가 나타나게 된다. 특히, 통상적으로 리세스 게이트 형성을 위한 반도체기판 식각시 로딩효과 등에 의해 반도체기판의 중심부의 식각율이 외곽에 비해 높게 나타나는데, 본 발명과 같이 반도체기판의 중심부에 비해 외곽쪽에 도펀트의 농도를 높게 할 경우 외곽에서의 식각율을 증가시켜 전체적으로 균일한 리세스 깊이를 확보할 수 있게 된다. 계속해서, 도시하지는 않았지만, 하드마스크를 제거하고 잘 알려진 리세스 게이트 형성공정에 따라 궁정을 수행하여 균일한 리세스 깊이를 갖는 리세스 게이트를 형성한다.Referring to FIG. 6, the exposed semiconductor substrate 100 is etched to a predetermined depth by using the hard mask 106 as an etching mask and recessed. Since the dopant is implanted in the semiconductor substrate of the region to be recessed at a different concentration depending on the region, there is a difference in the etching rate. In particular, the etching rate of the center portion of the semiconductor substrate is typically higher than that of the outer edge due to the loading effect during the etching of the semiconductor substrate for forming the recess gate. As shown in the present invention, the concentration of the dopant on the outer side of the semiconductor substrate may be increased. In this case, by increasing the etch rate at the outside, it is possible to ensure an overall uniform recess depth. Subsequently, although not shown, the hard mask is removed and a calibration is performed according to a well-known recess gate forming process to form a recess gate having a uniform recess depth.

상술한 본 발명의 반도체소자의 리세스 게이트 형성방법에 따르면, 리세스 게이트 형성을 위한 식각을 실시하기 전에 리세스가 게이트 형성될 영역의 반도체기판에 도펀트를 주입하되, 영역에 따라 다른 도펀트 농도로 주입한다. 이렇게 영역에 따란 다른 농도로 도펀트를 주입한 후 식각을 실시하면, 도펀트의 농도에 따라 식각율에 차이를 나타내게 되며 적절한 도펀트 농도를 설정하면 리세스 깊이의 산포를 줄여 균일한 문턱전압 특성을 얻을 수 있다. 또한, 도펀트의 주입 깊이를 조절하여 정밀한 리세스 깊이 조절이 가능할 수 있다.According to the method of forming a recess gate of the semiconductor device of the present invention described above, a dopant is implanted into a semiconductor substrate in a region where the recess is to be gated before etching to form the recess gate, but at different dopant concentrations depending on the region. Inject. In this way, when dopants are injected and then etched at different concentrations, the etching rate is different depending on the concentration of the dopant. If the appropriate dopant concentration is set, the dispersion of the recess depth can be reduced to obtain a uniform threshold voltage characteristic. have. In addition, the depth of the dopant may be adjusted to precisely adjust the depth of the recess.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 반도체기판 내에서의 리세스 깊이의 분포를 나타낸 맵(map)이다.1 is a map showing a distribution of recess depths in a semiconductor substrate.

도 2는 리세스 게이트의 임계치수(CD)의 분포를 나타낸 맵이다.2 is a map showing the distribution of the critical dimension CD of the recess gate.

도 3은 리세스 깊이에 따른 셀 문턱전압의 분포를 나타낸 도면이다.3 is a diagram illustrating a cell threshold voltage distribution depending on a recess depth.

도 4 내지 도 6은 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.4 to 6 are cross-sectional views illustrating a method of forming a recess gate of a semiconductor device according to the present invention.

Claims (3)

활성영역이 한정된 반도체기판 상에, 리세스 게이트가 형성될 영역의 반도체기판을 노출시키는 마스크층을 형성하는 단계;Forming a mask layer on the semiconductor substrate having a defined active region, the mask layer exposing the semiconductor substrate in the region where the recess gate is to be formed; 상기 마스크층에 의해 노출된 반도체기판에 도펀트를 주입하되, 리세스 깊이를 균일하게 하기 위하여 반도체기판의 영역에 따라 다른 농도로 도펀트를 주입하는 단계;Injecting a dopant into the semiconductor substrate exposed by the mask layer, but injecting the dopant at a different concentration depending on the region of the semiconductor substrate to make the recess depth uniform; 도펀트가 주입된 상기 반도체기판의 노출된 영역을 식각하여 상기 반도체 기판 상의 위치와 무관하게 일정한 깊이를 가지는 리세스 영역을 형성하는 단계; 및Etching the exposed region of the semiconductor substrate into which the dopant is implanted to form a recess region having a constant depth regardless of the position on the semiconductor substrate; And 상기 리세스 영역을 포함하는 영역에 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.And forming a gate structure in a region including the recess region. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 도펀트를 주입하는 단계에서,In the step of injecting the dopant, 상기 반도체기판의 중심부에 비해 외곽의 도펀트의 농도를 높게 하여 주입하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.Recess gate forming method of a semiconductor device, characterized in that the implantation at a higher concentration of the dopant of the outer portion than the central portion of the semiconductor substrate. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 도펀트를 주입하는 단계에서,In the step of injecting the dopant, 반도체 이온 또는 비활성 이온을 주입하는 것을 특징으로 하는 반도체 소자 의 게이트 형성방법.A method for forming a gate of a semiconductor device, characterized by implanting semiconductor ions or inactive ions.
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