KR101089890B1 - 전력 증폭 회로 - Google Patents

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Abstract

본 발명은 전력 증폭 회로에 관한 것으로, 입력되는 신호(Sin)를 두 신호로 분리시키고, 상기 분리된 두 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키는 제1 위상 시프터(100); 상기 제1 위상 시프터(100)에서 위상 시프트된 제1 신호(S1) 및 제2 신호(S2)를 각각 증폭하는 전력 증폭부(200); 상기 전력 증폭부(200)에서 증폭된 제1 신호(SA1) 및 제2 신호(SA2) 각각을 기설정된 서로 다른 위상만큼 시프트시키고, 상기 위상 시프트된 제1 신호 및 제2 신호를 결합시키는 제2 위상 시프터(300); 및 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)를 통한 신호를 검출하여, 상기 제2 위상 시프터(300)의 출력신호(Sout)의 크기에 상승하는 크기를 갖는 검출신호(Sd)를 제공하는 검출 회로부(400)를 포함할 수 있다.
전력, 증폭기, 위상 천이, 위상 시프트, 아이솔레이션 포트, 검출

Description

전력 증폭 회로{POWER AMPLIFIER CIRCUIT}
본 발명은 송신 시스템에 적용될 수 있는 전력 증폭 회로에 관한 것으로, 특히 위상 시프트의 아이솔레이션 검출포트(CPL)를 이용하여 출력신호를 검출할 수 있도록 함으로서, 간단히 검출회로의 구현이 가능하고, 이에 따라 출력신호의 감시 및 제어에 필요한 검출신호를 제공할 수 있는 전력 증폭 회로에 관한 것이다.
일반적으로, WCDMA(Wideband Code Division Multiple Access)은 최대 23dBm의 전력이 송신기의 안테나 출력에서 요구되며, WCDMA에서 사용되는 신호는 평균 신호 대비 피크 신호가 3.4dB 정도로 큰 모듈레이션 방법을 사용한다.
이는 송신기 시스템의 높은 선형성이 요구되며, 이를 만족하기 위해 PA(Power Amplifier)는 선형적인 동작 특성을 갖도록 설계되어야 한다.
현재까지 선형적인 동작 특성을 갖는 전력 증폭 회로(PA)를 구현하기 위해 많은 방법이 연구되었으며, 그 중에서 전력 증폭 회로의 대표적인 구현 예로는 도허티 증폭기(Doherty Amplifier)와 발란스드 증폭기(Balanced Amplifier)가 있다.
이러한 종래 전력 증폭기는 입/출력에 90도 위상 천이기를 사용함으로써 광대역 임피던스 매칭을 가능하게 한다. 이는 전력 증폭기의 부하(load)인 안테나의 입력 임피던스 변화에 둔감하게 작용하는 강점을 가지고 있다.
이때, 90도 위상 천이기를 평판 타입(Planner type)으로 구현하면 사이즈 문제가 발생하므로 럼프드 소자(Lumped Element)를 사용하여 구현하는 방법이 많이 연구되었다.
한편, 도허티(Doherty) 증폭기는, 두 개의 싱글 엔디드 증폭기(Single ended Amplifier)가 병렬로 연결되며, 주패스(Main path)에 있는 캐리어 증폭기(carrier amp.)와 부패스(Second path)가 있는 피킹 증폭기(peaking amp.)로 이루어져 있다.
상기 주패스(Main path) 단독으로 동작하다 일정 출력 파워 이상에서 부패스(Second path)가 켜져서 출력 파워를 증가시키는 원리를 가지고 있으며, 상기 캐리어 증폭기(carrier amp.)는 선형동작을 하는 바이어스 전압으로 구동시키고, 상기 피킹 증폭기(peaking amp.)는 효율이 높도록 바이어스 전압을 결정한다.
상기 두 패스의 출력 파워를 합성하기 위해 위상 천이기를 사용하며, 상기 위상천이기의 성능이 부하 임피던스의 변화에 둔감하게 작용하는 효과를 얻을 수 있다. 그리고 출력에서의 90도 위상 반전은 입력에서는 반대로 -90도 위상 반전을 시켜야 한다. 이는 출력에서 90도 위상 반전되는 패스의 입력에 -90도 위상반전을 시키는 방법이 있고, 다른 한 패스의 입력에 +90도 위상 반전을 시켜 입력과 출력 의 위상을 맞춰 줄 수 있다.
그런데, 이와 같은 전력 증폭기에서는, 출력 신호를 검출하기 위해서는, 출력신호를 출력하는 출력라인에서 신호를 커플링하여 검출하는 별도의 검출신호를 구현하여야 하므로, 검출회로 구현이 복잡하고 구현 비용이 상승하게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은, 위상 시프트의 아이솔레이션 검출포트(CPL)를 이용하여 출력신호를 검출할 수 있도록 함으로서, 간단히 검출회로의 구현이 가능하고, 이에 따라 출력신호의 감시 및 제어에 필요한 검출신호를 제공할 수 있는 전력 증폭 회로를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 제1 기술적인 측면은, 입력되는 신호를 두 신호로 분리시키고, 상기 분리된 두 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키는 제1 위상 시프터; 상기 제1 위상 시프터에서 위상 시프트된 제1 신호 및 제2 신호를 각각 증폭하는 전력 증폭부; 상기 전력 증폭부에서 증폭된 제1 신호 및 제2 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키고, 상기 위상 시프트된 제1 신호 및 제2 신호를 결합시키는 제2 위상 시프터; 및 상기 제2 위상 시프터의 아이솔레이션 포트를 통한 신호를 검출하여, 상기 제2 위상 시프터의 출력신호의 크기에 상승하는 크기를 갖는 검출신호를 제공하는 검출 회로부를 포함하는 전력 증폭 회로를 제안한다.
상기 제2 위상 시프터는, 상기 증폭된 제1 신호를 입력받는 제1 입력포트와 상기 증폭된 제2 신호를 입력받는 제2 입력포트 사이에 연결된 제1 위상 천이 소 자; 상기 제1 입력포트와 출력포트 사이에 연결된 제2 위상 천이 소자; 상기 제2 입력포트와 상기 아이솔레이션 포트 사이에 연결된 제3 위상 천이 소자; 및 상기 아이솔레이션 포트와 상기 출력포트 사이에 연결된 제4 위상 천이 소자를 포함하고, 상기 제1 및 제1 위상 천이 소자는 동일한 위상 천이 특성을 가지고, 상기 제2 및 제3 위상 천이 소자는 동일한 위상 천이 특성을 가지는 것을 특징으로 한다.
상기 검출 회로부는, 상기 제2 위상 시프터의 아이솔레이션 포트에 연결된 저항을 포함하고, 상기 저항은 상기 제2 위상 시프터의 출력 임피던스보다 높은 임피던스를 갖는 것을 특징으로 한다.
상기 검출 회로부는, 상기 제2 위상 시프터의 아이솔레이션 포트에 연결된 일단을 갖는 저항 및 상기 저항의 타단과 상기 검출신호를 출력하는 출력단 사이에 연결되어, 상기 저항을 통한 검출신호를 출력하는 버퍼부를 포함하고, 상기 저항은 상기 제2 위상 시프터의 출력 임피던스보다 높은 임피던스를 갖는 것을 특징으로 한다.
상기 버퍼부는, 상기 저항의 타단 및 기설정된 제1 바이어스 전압단에 연결된 게이트와, 동작전압단에 연결된 드레인과, 상기 검출신호를 출력하는 출력단에 연결된 소오스를 갖는 NMOS 트랜지스터로 이루어진 것을 특징으로 한다.
상기 버퍼부는, 상기 저항의 타단 및 기설정된 제2 바이어스 전압단에 연결된 게이트와, 동작전압단에 연결된 드레인과, 상기 검출신호를 출력하는 출력단에 연결된 소오스를 갖는 PMOS 트랜지스터로 이루어진 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 위상 시프트의 아이솔레이션 검출포트(CPL)를 이용하여 출력신호를 검출할 수 있도록 함으로서, 간단히 검출회로의 구현이 가능하고, 이에 따라 출력신호의 감시 및 제어에 필요한 검출신호를 제공할 수 있는 효과가 있다.
이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 실시 예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 1은 본 발명에 따른 전력 증폭 회로의 블록도이다.
도 1을 참조하면, 본 발명에 따른 전력 증폭 회로는, 입력되는 신호(Sin)를 두 신호로 분리시키고, 상기 분리된 두 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키는 제1 위상 시프터(100)와, 상기 제1 위상 시프터(100)에서 위상 시프트된 제1 신호(S1) 및 제2 신호(S2)를 각각 증폭하는 전력 증폭부(200)와, 상기 전력 증폭부(200)에서 증폭된 제1 신호(SA1) 및 제2 신호(SA2) 각각을 기설정된 서로 다른 위상만큼 시프트시키고, 상기 위상 시프트된 제1 신호 및 제2 신호를 결합시 키는 제2 위상 시프터(300)와, 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)를 통한 신호를 검출하여, 상기 제2 위상 시프터(300)의 출력신호(Sout)의 크기에 상승하는 크기를 갖는 검출신호(Sd)를 제공하는 검출 회로부(400)를 포함할 수 있다.
상기 제1 위상시프터(100) 및 제2 위상 시프터(300)는, 도허티 증폭기(Doherty Amplifier)에 이용되는 90도 하이브리드가 될 수도 있고, 또는 발란스드 증폭기(Balanced Amplifier)에 이용되는 +45도/-45도 위상천이기가 될 수 있다.
도 2는 본 발명의 제2 위상 시프터의 제1 구현 예시도이다. 도 2를 참조하면, 상기 제2 위상 시프터(300)는, 상기 증폭된 제1 신호를 입력받는 제1 입력포트(IN1)와 상기 증폭된 제2 신호를 입력받는 제2 입력포트(IN2) 사이에 연결된 제1 위상 천이 소자(311)와, 상기 제1 입력포트(IN1)와 출력포트(OUT) 사이에 연결된 제2 위상 천이 소자(321)와, 상기 제2 입력포트(IN2)와 상기 아이솔레이션 포트(IS) 사이에 연결된 제3 위상 천이 소자(322)와, 상기 아이솔레이션 포트(IS)와 상기 출력포트(OUT) 사이에 연결된 제4 위상 천이 소자(312)를 포함할 수 있다.
이때, 상기 제1 및 제1 위상 천이 소자(311,312)는 동일한 위상 천이 특성을 가지고, 상기 제2 및 제3 위상 천이 소자(321,322)는 동일한 위상 천이 특성을 가질 수 있다.
도 3은 본 발명의 검출 회로부의 제1 구현 예시도이다.
도 3을 참조하면, 상기 검출 회로부(400)는, 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)에 연결된 저항(410)을 포함할 수 있다.
이때, 상기 저항(410)은 상기 제2 위상 시프터(300)의 출력 임피던스보다 높은 임피던스를 가질 수 있다.
또한, 상기 검출 회로부(400)는, 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)에 연결된 일단을 갖는 저항(410)과, 상기 저항(410)의 타단과 상기 검출신호(Sd)를 출력하는 출력단(OT) 사이에 연결되어, 상기 저항(410)을 통한 검출신호(Sd)를 출력하는 버퍼부(420)를 포함할 수 있다.
이때, 상기 저항(410)은 상기 제2 위상 시프터(300)의 출력 임피던스보다 높은 임피던스를 가질 수 있다.
도 4는 본 발명의 버퍼부의 제1 구현 예시도이다.
도 4를 참조하면, 상기 버퍼부(420)는, 상기 저항(410)의 타단 및 기설정된 제1 바이어스 전압(Vb1)단에 연결된 게이트와, 동작전압(Vdd)단에 연결된 드레인과, 상기 검출신호(Sd)를 출력하는 출력단(OT)에 연결된 소오스를 갖는 NMOS 트랜지스터(NM)로 이루어질 수 있다.
도 5는 본 발명의 버퍼부의 제2 구현 예시도이다.
도 5를 참조하면, 상기 버퍼부(420)는, 상기 저항(410)의 타단 및 기설정된 제2 바이어스 전압(Vb2)단에 연결된 게이트와, 동작전압(Vdd)단에 연결된 드레인과, 상기 검출신호(Sd)를 출력하는 출력단(OT)에 연결된 소오스를 갖는 PMOS 트랜지스터(PM)로 이루어질 수 있다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 1 내지 도 5를 참조하여 본 발명의 전력 증폭 회로에 대해 설명하면, 먼저 도 1에서, 본 발명의 전력 증폭 회로의 제1 위상 시프터(100)는, 입력되는 신호(Sin)를 두 신호로 분리시키고, 상기 분리된 두 신호 각각을 기설정된 서로 다른 위상만큼 시프트시고, 상기 위상 시프트된 제1 신호(S1) 및 제2 신호(S2)를 전력 증폭부(200)에 출력한다.
상기 전력 증폭부(200)는, 상기 제1 위상 시프터(100)에서 위상 시프트된 제1 신호(S1) 및 제2 신호(S2)를 각각 증폭하여 제2 위상 시프터(300)에 출력한다.
구체적인 구현 예로는, 제1 증폭기 및 제2 증폭기를 포함하여, 상기 제1 증폭기는 상기 제1 위상 시프터(100)로부터의 제1 신호(S1)를 증폭하고, 상기 증폭된 제1 신호(SA1)를 상기 제2 위상 시프터(300)에 출력하고, 상기 제2 증폭기는 상기 제1 위상 시프터(100)로부터의 제2 신호(S2)를 증폭하고, 상기 증폭된 제2 신호(SA2)를 상기 제2 위상 시프터(300)에 출력한다.
상기 제2 위상 시프터(300)는, 상기 전력 증폭부(200)에서 증폭된 제1 신호(SA1) 및 제2 신호(SA2) 각각을 기설정된 서로 다른 위상만큼 시프트시키고, 상기 위상 시프트된 제1 신호 및 제2 신호를 결합시킨다.
한편, 본 발명의 검출 회로부(400)는, 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)를 통한 신호를 검출하여, 상기 제2 위상 시프터(300)의 출력신호(Sout)의 크기에 상승하는 크기를 갖는 검출신호(Sd)를 제공할 수 있다.
도 2 내지 도 5를 참조하여 제2 위상 시프터(300) 및 검출 회로부(400)에 대해 보다 자세히 설명한다.
먼저, 도 2를 참조하면, 전술한 바와 같이, 상기 제2 위상 시프터(300)는, 상기 증폭된 제1 신호를 입력받는 제1 입력포트(IN1)와 상기 증폭된 제2 신호를 입력받는 제2 입력포트(IN2) 사이에 연결된 제1 위상 천이 소자(311)와, 상기 제1 입력포트(IN1)와 출력포트(OUT) 사이에 연결된 제2 위상 천이 소자(321)와, 상기 제2 입력포트(IN2)와 상기 아이솔레이션 포트(IS) 사이에 연결된 제3 위상 천이 소자(322)와, 상기 아이솔레이션 포트(IS)와 상기 출력포트(OUT) 사이에 연결된 제4 위상 천이 소자(312)를 포함할 수 있다.
이때, 상기 제1 및 제1 위상 천이 소자(311,312)는 동일한 위상 천이 특성을 가지고, 상기 제2 및 제3 위상 천이 소자(321,322)는 동일한 위상 천이 특성을 가 질 수 있다.
예를 들어, 상기 제1 및 제1 위상 천이 소자(311,312)가 동일한 커패시턴스를 갖는 커패시터로 이루어질 수 있고, 상기 제2 및 제3 위상 천이 소자(321,322)는 동일한 인덕턴스를 갖는 인덕터로 이루어질 수 있다.
다음, 도 3을 참조하면, 상기 검출 회로부(400)의 저항(410)은, 상기 제2 위상 시프터(300)의 아이솔레이션 포트(IS)를 통한 신호를 버퍼부(420)에 전달하며, 이때, 상기 저항(410)은 상기 제2 위상 시프터(300)의 출력 임피던스보다 높은 임피던스를 갖도록 설정되어, 상기 출력신호(Sout) 대비 -20[dB] 낮은 신호를 상기 버퍼부(420)에 전달한다.
이에 따라, 상기 출력단(OUT)로 출력되는 출력신호(Sout)의 손실을 크게 하지 않으면서 신호를 검출할 수 있게 된다.
또한, 상기 버퍼부(420)는, 상기 저항(410)을 통한 검출신호(Sd)를 상기 검출 회로부(400)의 출력단(OT)을 통해 출력하고, 상기 검출 회로부(400)의 출력단(OT)을 통해 유입되는 신호를 차단할 수 있다.
상기 버퍼부(420)의 실제 구현 회로를 도 4 및 도 5를 참조하여 설명한다.
도 4를 참조하여 본 발명의 버퍼부(420)의 제1 구현에 대해 설명하면, 상기 버퍼부(420)는 NMOS 트랜지스터(NM)로 이루어질 수 있고, 이때, 상기 NMOS 트랜지 스터(NM)는 기설정된 제1 바이어스 전압(Vb1)에 의해서 도통상태로 되어, 상기 저항(410)을 통한 신호를 상기 검출신호(Sd)를 출력하는 출력단(OT)에 전달한다.
도 5를 참조하여 본 발명의 버퍼부(420)의 제2 구현에 대해 설명하면, 상기 버퍼부(420)는 PMOS 트랜지스터(PM)로 이루어질 수 있고, 이때, 상기 PMOS 트랜지스터(PM)는 기설정된 제2 바이어스 전압(Vb2)에 의해서 도통상태로 되어, 상기 저항(410)을 통한 신호를 상기 검출신호(Sd)를 출력하는 출력단(OT)에 전달한다.
전술한 바와 같은 본 발명에서, 전력 증폭기(Power Amplifier)를 도허티(Doherty) 증폭기 혹은 발란스드(Balanced) 증폭기로 구성 할 경우, 위상 시프트의 아이솔레이션 포트를 감지용 CPL 포트로 이용하여 검출 회로부를 구현하였으며, 이에 따라 보다 간단한 검출 회로부 구현이 가능하다.
도 1은 본 발명에 따른 전력 증폭 회로의 블록도.
도 2는 본 발명의 제2 위상 시프터의 제1 구현 예시도.
도 3은 본 발명의 검출 회로부의 제1 구현 예시도.
도 4는 본 발명의 버퍼부의 제1 구현 예시도.
도 5는 본 발명의 버퍼부의 제2 구현 예시도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 제1 위상 시프터 200 : 전력 증폭부
300 : 제2 위상 시프터 311 : 제1 위상 천이 소자
321 : 제2 위상 천이 소자 322 : 제3 위상 천이 소자
312 : 제4 위상 천이 소자 400 : 검출 회로부
410 : 저항 420 : 버퍼부
IS : 아이솔레이션 포트 NM : NMOS 트랜지스터
PM : PMOS 트랜지스터

Claims (6)

  1. 삭제
  2. 입력되는 신호를 두 신호로 분리시키고, 상기 분리된 두 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키는 제1 위상 시프터;
    상기 제1 위상 시프터에서 위상 시프트된 제1 신호 및 제2 신호를 각각 증폭하는 전력 증폭부;
    상기 전력 증폭부에서 증폭된 제1 신호 및 제2 신호 각각을 기설정된 서로 다른 위상만큼 시프트시키고, 상기 위상 시프트된 제1 신호 및 제2 신호를 결합시키는 제2 위상 시프터; 및
    상기 제2 위상 시프터의 아이솔레이션 포트를 통한 신호를 검출하여, 상기 제2 위상 시프터의 출력신호의 크기에 상승하는 크기를 갖는 검출신호를 제공하는 검출 회로부를 포함하고,
    상기 제2 위상 시프터는,
    상기 증폭된 제1 신호를 입력받는 제1 입력포트와 상기 증폭된 제2 신호를 입력받는 제2 입력포트 사이에 연결된 제1 위상 천이 소자;
    상기 제1 입력포트와 출력포트 사이에 연결된 제2 위상 천이 소자;
    상기 제2 입력포트와 상기 아이솔레이션 포트 사이에 연결된 제3 위상 천이 소자; 및
    상기 아이솔레이션 포트와 상기 출력포트 사이에 연결된 제4 위상 천이 소자를 포함하고,
    상기 제1 및 제1 위상 천이 소자는 동일한 위상 천이 특성을 가지고, 상기 제2 및 제3 위상 천이 소자는 동일한 위상 천이 특성을 가지는 것을 특징으로 하는 전력 증폭 회로.
  3. 제2항에 있어서, 상기 검출 회로부는,
    상기 제2 위상 시프터의 아이솔레이션 포트에 연결된 저항을 포함하고,
    상기 저항은 상기 제2 위상 시프터의 출력 임피던스보다 높은 임피던스를 갖는 것을 특징으로 하는 전력 증폭 회로.
  4. 제2항에 있어서, 상기 검출 회로부는,
    상기 제2 위상 시프터의 아이솔레이션 포트에 연결된 일단을 갖는 저항 및
    상기 저항의 타단과 상기 검출신호를 출력하는 출력단 사이에 연결되어, 상기 저항을 통한 검출신호를 출력하는 버퍼부를 포함하고,
    상기 저항은 상기 제2 위상 시프터의 출력 임피던스보다 높은 임피던스를 갖는 것을 특징으로 하는 전력 증폭 회로.
  5. 제4항에 있어서, 상기 버퍼부는,
    상기 저항의 타단 및 기설정된 제1 바이어스 전압단에 연결된 게이트와, 동 작전압단에 연결된 드레인과, 상기 검출신호를 출력하는 출력단에 연결된 소오스를 갖는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 전력 증폭 회로.
  6. 제4항에 있어서, 상기 버퍼부는,
    상기 저항의 타단 및 기설정된 제2 바이어스 전압단에 연결된 게이트와, 동작전압단에 연결된 드레인과, 상기 검출신호를 출력하는 출력단에 연결된 소오스를 갖는 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 전력 증폭 회로.
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