KR101084864B1 - 액정표시장치 - Google Patents

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Abstract

후단게이트 방식과 두개의 게이트 로우 전압으로 구동되어 가로선 현상을 개선한 액정표시장치와 그의 구동방법이 개시된다.
본 발명의 액정표시 장치는 다수의 게이트 라인과 다수의 데이터 라인이 매트릭스 형태로 배열되고, 상기 게이트 라인과 데이터 라인에 박막트랜지스터가 연결되고, 상기 박막 트랜지스터에 연결된 화소전극과 후단 게이트 라인사이에 스토리지 캐패시터가 형성된 액정패널; 제 2 게이트 로우 전압, 게이트 하이 전압 및 제 1 게이트 로우 전압의 순서로 상기 게이트 라인을 구동시키는 게이트 드라이버; 및 상기 데이터 라인을 구동시키는 데이터 드라이버를 포함한다.
후단 Gate , LOG B형식, 가로선 현상, 2VGL, 스토리지 캐패시터

Description

액정표시장치 {Liquid crystal display device }
도 1은 종래 LOG형 액정표시장치를 나타내는 블록도.
도 2는 도 1의 하부기판을 나타내는 도면.
도 3은 도 1의 2VGL방식의 액정표시장치의 게이트 드라이버 IC의 내부 회로도.
도 4는 도 3의 게이트 전압들의 파형도.
도 5는 본 발명에 따른 액정표시장치를 나타내는 블록도.
도 6은 도 5의 하부기판을 나타내는 도면.
도 7은 도 5의 2VGL 방식의 게이트 드라이버 IC의 내부 회로도.
도 8은 발명의 액정표시장치의 게이트 전압들의 파형도.
본 발명은 액정 표시 장치에 관한것으로 특히, 게이트 라인들간의 가로선 현상등의 문제점을 개선하여 화질을 향상시킬 수 있는 액정표시장치 및 그 구동 방법에 관한 것이다.
통상의 액정 표시 장치(Liquid Crysral Display device)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정 패널을 구동하기 위한 구동회로를 구비한다
액정패널에는 게이트라인들과 데이터라인들이 교차로 배열되고 그 게이트라인들과 데이터라인들에 의해 정의된 화소는 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 상기 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터(TFT)의 게이트 단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다.
구동 회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하기 위한 타이밍 컨트롤러와, 액정표시장치에서 사용되는 여러가지의 구동전압들을 공급하는 전원공급부를 구비한다. 상기 타이밍 컨트롤러는 상기 게이트 드라이버 및 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 상기 전원 공급부는 입력전원을 이용하여 액정표시장치에서 필요하는 공통전압(Vcom), 게이트 하이전압(VGH), 게이트 로우전압(VGL)등과 같은 구동전압들을 생성한다. 상기 게이트 드라이버는 게이트 하이 전압(VGH)을 게이트라인들에 순차적으로 공급하여 상기 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 상기 데이터 드라이버는 게이트라인들 중 어느 하 나에 게이트 하이 전압(VGH)이 공급될 때마다 데이터라인들 각각에 화소데이터 신호를 공급한다. 이에 따라, 액정표시장치는 상기 액정셀별로 화소데이터 신호에 따라 화소전극과 공통전극사이에 발생된 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
이들 중 상기 액정패널과 직접 접속되는 상기 데이터 드라이버와 게이트 드라이버는 다수개의 IC(Intergrated Circuit)들로 집적화 된다. 집적화된 데이터 드라이버 IC와 게이트 드라이버 IC각각은 TCP(Tape Carrier Package)상에 실장되어 TAB(Tape Automated Bonding)방식으로 상기 액정패널에 접속되거나 COG(Chip On Glass)방식으로 액정패널 상에 실장된다.
최근들어 드라이버 IC들은 TAB방식으로 액정패널에 접속되는 경우에도 LOG형 방식을 채택하여 게이트PCB를 제거함으로써 액정표시장치가 더욱 박형화되고 있다. 특히, 상대적으로 적은 신호라인들을 필요로 하는 게이트 드라이버 IC들에 접속되는 신호라인들을 LOG형 방식으로 액정패널상에 형성함으로써 게이트 PCB를 제거하고 있다. 다시 말하여 TAB방식의 게이트 드라이버 IC들은 액정패널의 하부 글라스 상에 형성되는 신호라인들을 통해 직렬로 접속됨과 아울러 제어신호들 및 구동 전압 신호들(이하, 게이트 구동신호들이라 함)을 공통적으로 공급받게 된다.
실제로, LOG 형 신호라인들을 이용하여 게이트 PCB를 제거한 액정표시장치는 도1에 도시된 바와 같이 액정패널(1)과 상기 액정패널(1)과 데이터 PCB(12)사이에 접속되어진 다수개의 데이터 TCP(8)들과, 상기 액정패널(1)의 다른 측에 접속되어진 다수개의 게이트 TCP들(14)과, 데이터 TCP들(8) 각각에 신장되어진 데이터 드라 이버 IC(10)들과, 게이트 TCP들(14) 각각에 실장되어진 게이트 드라이버 IC들(16)을 구비한다.
상기 액정 패널(1)은 각종 신호라인들과 함께 박막트랜지스터 어레이가 형성된 하부기판(2)과, 칼라필터 어레이가 형성된 상부기판(4)과, 하부기판(2)과 상부기판(4)사이에 주입된 액정을 포함한다. 상기 액정패널(1)에는 게이트 라인들(20)과 데이터라인들(18)의 교차영역마다 형성된 액정셀들에 의해 구성되어 화상을 표시하는 화상표시영역(5)이 마련된다. 상기 화상표시 영역(5)의 외곽부에 위치하는 하부기판(2)의 외곽영역에는 데이터 라인들(18)로부터 신장되어진 데이터 패드들(미도시)과, 게이트라인들(20)으로부터 신장되어진 게이트 패드들(미도시)이 위치하게 된다. 또한 하부기판(2)의 외곽영역에는 상기 게이트 드라이버 IC(16)에 공급되는 게이트 구동신호들을 전송하기 위한 LOG형 신호라인군(26)이 위치된다.
상기 데이터 TCP(8)에는 상기 데이터 드라이버 IC(10)가 실장된다. 상기 데이터 드라이버 IC(10)가 전기적으로 접속된 입력패드들(24) 및 출력패드들(25)은 하부기판(2) 상의 데이터패드들과 전기적으로 접속된다. 특히, 첫번째 데이터 TCP(8)는 하부기판(2) 상의 LOG형 신호라인군(26)에 전기적으로 접속되는 게이트 구동신호 전송군(22)이 추가적으로 형성된다. 이 게이트 구동신호 전송군(22)은 타이밍 컨트롤러(미도시)및 전원공급부(미도시)로부터 공급되는 게이트 구동신호들을 데이터 PCB(12)를 경유하여 LOG형 신호라인군(26)에 공급하게 된다.
상기 데이터 드라이버 IC들(10)은 디지털 화소데이터 신호를 아날로그 신호인 화소전압신호로 변환하여 상기 액정패널(1)상의 데이터 라인들에 공급한다.
상기 게이트 TCP(14)에는 상기 게이트 드라이버 IC(16)가 실장되고, 상기 게이트 드라이버 IC(16)와 전기적으로 접속된 게이트 구동신호 전송라인군(28), 입력패드들(29) 및 출력패드들(30)이 형성된다. 상기 게이트 구동신호 전송라인군(28)은 하부기판(2) 상의 LOG형 신호라인군(26)과 전기적으로 접속되고, 입력 패드들(29)은 상기 게이트 구동 신호 전송라인군(28)과 전기적으로 접속되고, 출력패드들(30)은 하부기판(2) 상의 게이트패드들과 전기적으로 접속된다.
상기 게이트 드라이버 IC들(16)은 게이트 구동 신호들에 응답하여 스캔신호, 즉 게이트 하이접압 신호(VGH)를 게이트 라인들에 순차적으로 공급한다. 또한 게이트 드라이버 IC(16)들은 게이트 하이 전압 신호(VGH)가 공급되는 기간을 제외한 나머지 기간에는 게이트 로우전압 신호(VGL)를 게이트 라인들에 공급한다.
이러한 상기 게이트 드라이버 IC들(16)의 구조와 동장에 대해서는 나중에 도 3을 참조하여 상세히 설명될 것이다.
도 2는 도 1의 하부기판을 나타내는 도면이다.
도 2에 도시된 바와 같이, 하부기판(4)은 제 1 방향으로 배열된 다수의 게이트 라인들(GL(n-1) 내지 GL(n+1))과, 상기 게이트 라인들(GL(n-1) 내지 GL(n+1))에 수직인 제 2 방향으로 배열된 다수의 데이터 라인들(DL(m-1) 내지 DL(m+2))과, 상기 게이트 라인들(GL(n-1) 내지 GL(n+1)) 및 상기 데이터 라인들(DL(m-1) 내지 DL(m+2))에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 연결된 화소전극과, 상기 화소전극과 전단 게이트 라인 사이에 형성된 스토리지 캐패시터(Cst)를 구비한다.
게이트 하이 전압(VGH)에 의해 n번째 게이트 라인(GL(n))이 구동되면, 상기 n번째의 게이트 라인(GL(n)) 상의 화소전극에 데이터 전압이 인가되고, 이 데이터 전압은 스토리지 캐패시터(Cst)에 충전된다. 이러한 경우, n-1 번째의 게이트 라인GL(n-1)에는 게이트 로우 전압(VGL)이 인가된다. 이때, n번째 게이트 라인(즉, 후단 게이트 라인)(GL(n))상의 스토리지 캐패시터(Cst)에 충전된 데이터 전압에 의해 n-1번째 게이트 라인(즉, 전단 게이트 라인)(GL(n-1))에 인가되고 있는 게이트 로우 전압(VGL)이 왜곡되게 된다. 그리고, 상기 게이트 로우 전압(VGL)에 의해 전단 게이트 라인(GL(n-1)) 상의 스토리지 캐패시터에 충전된 데이터 전압이 왜곡된다. 그리고, 상기 n-1번째 게이트 라인(GL(n-1))상의 스토리지 캐패시터의 충전된 데이터 전압은 n-2번째 게이트 라인(미도시)의 게이트 로우 전압에 영향을 주고, 이러한 게이트 로우 전압에 의해 n-2번째의 게이트 라인(미도시) 상의 스토리지 캐패시터에 충전된 데이터 전압이 왜곡된다. 따라서 1프레임동안, 각각의 게이트 라인 상의 스토리지 캐패시터에 충전된 데이터 전압이 전단 게이트 라인들의 게이트 로우 전압에 영향을 주고, 이러한 전단 게이트 라인들의 게이트 로우 전압이 다시 전단 게이트 라인들 상의 스토리시 캐패시터에 충전된 데이터 전압을 왜곡시킴으로써, 가로선 현상등의 문제점들이 발생하였다.
도 3은 도 1의 2VGL방식 게이트 드라이버 IC의 내부 회로도를 나타낸다.
도 3에 도시된 바와 같이, 상기 게이트 드라이버 IC(16)은 다수개의 D-플립플롭(31,32,33)과, 상기 다수개의 D-플립플롭(31,32,33)에 각각 연결된 NAND게이트들(41,42,43)과, 상기 NAND게이트들(41,42,43)의 출력신호에 따라 소정의 게이트 신호를 출력시키는 제 1 C-MOS 트랜지스터들(61,63,65)과, 각 후단의 NAND게이트의 출력신호를 반전시키는 다수개의 NOT게이트들(51,52)과, 상기 다수개의 NOT게이트들(51,52)의 출력 신호에 따라 제 1 또는 제 2 게이트 로우 전압(VGL1,VGL2)을 출력시키는 제 2 C-MOS 트랜지스터들(62,64)로 구성된다. 상기 게이트 드라이버 IC(16)의 동작은 다음과 같이 설명된다. GSC신호(1)에 동기되어 제 1 GSP신호(1)가 입력될때 제 1 D-플립플롭(31)은 1인 출력신호를 출력 시킨다. 이어서 제 1 NAND게이트(41)는 1인 출력 신호 및 GSC신호(1)에 의해 0인 출력신호를 제 1 C-MOS 트랜지스터(61)로 출력시킨다. 이에 따라, 도 4에 도시된 바와 같이, 제 1 C-MOS 트랜지스터(61)로부터 게이트 하이전압(VGH)이 n-1번째 게이트 라인(GL(n-1))으로 인가된다.
그리고 GSC신호(1)에 동기되어 제 2 GSP신호(1)가 입력될때, 제 2 D-플립플롭(32)은 1인 출력신호를 출력시킨다. 이어서 제 2 NAND게이트(42)는 1인 출력 신호 및 GSC신호(1)에 의해 0인 출력 신호를 제 1 C-MOS 트랜지스터(63)로 출력시킨다. 이에따라, 도 4에 도시된 바와 같이, 제 1 C-MOS 트랜지스터(63)로부터 게이트 하이전압(VGH)이 n번째 게이트 라인(GL(n))으로 인가된다. 동시에 상기 제 2 NAND게이트(42)에서 0으로 출력된 신호는 제 1 NOT게이트(51)로 입력되어 1로 출력된다. 이때 상기 1로 출력된 신호는 제 2 C-MOS 트랜지스터(62)로 입력된다. 이에 따라, 도 4에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(62)로부터 제 2 게이트 로우 전압(VGL2)이 출력된다. 이때, 제 1 GSP 신호는 0이 되고, 이에따라, 제 1 NAND게이트(41)에 의해 1이 출력된다. 그러므로, 제 2 C-MOS 트랜지스터(62)로부터 출력 된 제 2 게이트 로우 전압(VGL2)이 n-1번째 게이트 라인(GL(n-1))으로 인가된다.
그리고 GSC신호(1)에 동기되어 상기 제 2 GSP신호(0)가 입력될때, 제 2 D-플립플롭(32)은 0을 출력시킨다. 이어서 제 2 NAND 게이트(42)는 0인 출력 신호 및 GSC신호(1)에 의해 1인 출력 신호가 제 1 NOT 게이트(51)로 입력되어 0으로 출력되어 제 2C-MOS 트랜지스터(62)로 입력된다. 이에 따라, 도 4에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(62)로부터 제 1 게이트 로우 전압(VGL1)이 n-1번째 게이트 라인(GL(n-1))으로 인가 된다. 그리고 GSC신호(1)에 동기 되어 제 3 GSP신호(1)이 입력될때, 제 3 D-플립플롭(33)은 1인 출력신호를 출력 시킨다. 이어서 제 3 NAND게이트(43)는 1인 출력 신호 및 GSC신호(1)에 의해 0인 출력 신호를 제 1 C-MOS 트랜지스터(65)로 출력시킨다. 이에 따라, 도 4에 도시된 바와 같이, 제 1 C-MOS 트랜지스터(65)로부터 게이트 하이 전압(VGH)이 n+1번째 게이트 라인(GL(n+1))으로 인가된다. 동시에 상기 제 3 NAND 게이트(43)에서 출력된 0인 출력 신호는 제 2 NOT게이트(52)로 입력되어 1로 출력된다. 이때 상기 1로 출력된 신호는 제 2 C-MOS 트랜지스터(64)로 입력된다. 이에 따라, 도 4에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(64)로부터 제 2 게이트 로우전압(VGL2)이 n 번째 게이트 라인(GL(n))으로 인가된다. 따라서 n-1번째 게이트 라인(GL(n-1))에 게이트 하이 전압(VGH)이 제 1 1H 구간 동안 인가되고, 이어서 n번째 게이트 라인(GL(n))에 게이트 하이 전압(VGH)이 제 2 1H 구간 동안 인가된다. 이때, n-1번째 게이트 라인(GL(n-1))에는 동시에 제 2 게이트 로우 전압(VGL2)이 제 2 1H 구간동안 인가된다. 그리고 n+1번째 게이트 라인(GL(n+1))에 게이트 하이 전압(VGH)이 제 3 1H 구간 동안 인가되 면, n-1번째 게이트 라인(GL(n-1))에는 제 1 게이트 로우 전압(VGL1)이 인가되고, n번째 게이트 라인(GL(n))에는 제 2 게이트 로우 전압(VGL2)가 인가된다. 이와 같이 2VGL 방식으로 전단 게이트 방식의 액정패널을 구동시킬 수 있다.
위에서 설명한 바와 같이, 전단 게이트 방식의 액정표시장치는 후단게이트라인 상의 스토리지 캐패시터에 충전된 데이터 전압으로 인해 전단게이트라인의 게이트 로우 전압에 영향을 주고, 이러한 게이트 로우 전압이 전단 게이트 라인 상의 스토리지 캐패시터에 충전된 데이터 전압을 왜곡시켜 가로선 현상이 발생되게 되어 화질이 저하되는 문제점이 있었다.
본 발명은 후단 게이트 라인과 전단 화소전극 사이에 스토리지 캐패시터를 발생시키는 후단 게이트 방식으로 변경시키고 2개의 게이트 로우 전압(2VGL)을 이용함으로써, 가로선 현상을 방지하여 화질을 향상시킨 액정표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본발명의 바람직한 실시예에 따르면, 액정표시장치는 다수의 게이트 라인과 다수의 데이터 라인이 매트릭스 형태로 배열되고, 상기 게이트 라인과 데이터 라인에 박막트랜지스터가 연결되고, 상기 박막 트랜지스터에 연결된 화소전극과 후단 게이트 라인사이에 스토리지 캐패시터가 형성된 액정패널과 제 2 게이트 로우 전압, 게이트 하이 전압 및 제 1 게이트 로우 전압의 순서로 상기 게이트 라인을 구동시키는 게이트 드라이버와 상기 데이터 라인을 구동시키는 데이터 드라이버를 구비한다.
이하, 첨부된 도면을 참조하여 본발명의 바람직한 실시예를 설명한다.
도 5는 본 발명의 따른 액정표시장치를 나타낸 블록도이다.
도 5에 도시된 바와 같이, 본 발명의 액정표시 장치는 액정셀이 매트릭스형태로 배열된 액정패널(101)과, 상기 액정패널(101)과 데이터 PCB(112)사이에 접속되어진 다수개의 데이터 TCP들(80)과, 상기 액정패널(101)의 다른 측에 접속되어진 다수개의 게이트 TCP들(114)과, 데이터 TCP들(80) 각각에 실장된 데이터 드라이버 IC들(100)과, 게이트 TCP들(114) 각각에 실장된 게이트 드라이버 IC들(116)과, 상기 게이트 드라이버 IC들(116)와 상기 데이터 드라이버 IC들(100)에 공급되는 구동전압들을 생성하는 전원공급부(미도시)와, 상기 게이트 드라이버 IC들(116)과 상기 데이터 드라이버 IC들(100)을 제어하기 위한 타이밍 컨트롤러(미도시)를 구비한다.
상기 액정패널(101)은 각종 신호라인들과 함께 박막트랜지스터 어레이가 형성된 하부기판(102)과, 칼라필터 어레이가 형성된 상부기판(104)과, 상기 하부기판(102)과 상기 상부기판(104)사이에 주입된 액정을 포함한다. 상기 액정패널(101)은 게이트 라인들과 데이터 라인들의 교차부마다 형성된 액정셀들에 의해 화상을 표시하는 화상표시 영역(105)이 마련된다. 상기 화상표시영역(105)의 외곽부에 위치하는 상기 하부기판(102)의 외곽영역에는 데이터 라인들로부터 신장되어진 데이터 패드들(미도시)과, 게이트 라인들으로부터 신장되어진 게이트 패드(미도시)들이 위치하게 된다. 상기 하부기판(102)의 외곽영역에는 상기 게이트 드라이버 IC들(116)에 공급되는 게이트 구동신호들을 전송하기 위한 LOG형 신호라인군(126) 이 위치한다.
도 6은 상기 액정패널(101)의 하부기판을 나타내는 도면이다.
도 6에 도시된 바와 같이, 하부기판(102)은 제 1 방향으로 배열된 다수의 게이트 라인들(GL(n-1) 내지 GL(n+1))과, 상기 게이트 라인들(GL(n-1) 내지 GL(n+1))에 수직인 제 2 방향으로 배열된 다수의 데이터 라인들(DL(m-1) 내지 DL(m+2))과, 상기 게이트 라인들(GL(n-1) 내지 GL(n+1)) 및 데이터 라인들(DL(m-1) 내지 DL(m+2))에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 연결된 화소 전극과, 상기 화소전극과 후단 게이트 라인 사이에 형성된 스토리지 캐패시터(Cst)를 구비한다.
도 6에 도시된 바와 같이, n-1번째의 게이트 라인(GL(n-1))이 구동되면, 상기 n-1번째의 게이트 라인(GL(n))상의 스토리지 캐패시터(Cst)에 데이터 전압이 충전된다. 이러한 경우, n-2 번째의 게이트 라인(즉, 전단 게이트 라인)(미도시)에는 게이트 로우 전압(VGL)이 인가되고 있다. 다시 말하면, n-1번째의 게이트 라인(즉, 후단 게이트 라인)(GL(n-1))이 구동됨에 따라 상기 후단 게이트 라인(GL(n-1)) 상의 스토리지 캐패시터(Cst)에 충전된 데이터 전압은 n번째 게이트 라인(GL(n))의 게이트 로우 전압(VGL)에 영향을 준다. 즉, 후단 게이트 라인과 전단 게이트 라인 상의 화소 전극 사이에 스토리지 캐패시터가 생성되는 후단 게이트방식으로 구동되는 액정표시 장치의경우, 종래와 같이 전단이 아닌, 후단의 게이트 로우 전압에 영향을 주어 가로선 현상이 완벽하게 제거되지 않는다. 따라서, 가로선 현상을 완벽하게 제거하기 위해서 종래의 게이트 드라이버 IC의 내부 회로 구조를 변경한다. 상기 종래의 게이트 드라이버 IC의 내부 회로 구조를 변경하면, 앞서 언급된 가로선 현상이 완벽하게 제거 되어 화질상의 문제점이 해결된다. 이에 관련된 상세한 설명은 도 7을 참조하여 설명할 것이다.
상기 데이터 드라이버 IC들(100)은 디지털 화소 데이터신호를 아날로그 신호로 변환하여 상기 액정패널(101)상의 데이터 라인들에 공급한다.
앞서 설명한 바와 같이, 후단 게이트 방식은 n-1번째 게이트 라인(GL(n-1)) 상에 스토리지 캐패시터에 충전된 데이터 전압이 n번째 게이트 라인(GL(n))의 게이트 로우 전압에 영향을 미친다. 따라서, 도 7에 도시된 바와 같이, 후단 게이트 방식에서의 발생되는 가로선 현상을 완벽히 제거 하기 위해서 2개의 게이트 로우 전압으로 구동되게 하고, 게이트 하이 전압(VGH)보다 1H 구간 동안만 제 2게이트 로우 전압(VGL2)이 먼저 인가되는 게이트 드라이버 IC의 회로로 구성했다.
도 7은 도 5의 2VGL 방식 게이트 드라이버 IC의 내부 회로도이다.
상기 게이트 드라이버 IC들(116)은 다수개의 D-플립플롭(71,72,73)과 상기 다수개의 D-플립플롭(71,72,73)에 각각 연결된 NAND게이트들(81,82,83)과, 상기 NAND게이트들(81,82,83)의 출력신호에 따라 소정의 게이트 신호를 출력시키는 제 1 C-MOS 트랜지스터들(161,163,165)과, 전단의 D-플립플롭으로 입력된 GSP신호를 반전시키는 다수개의 NOT게이트(91,92,93)들과, 상기 다수개의 NOT게이트들(91,92,93)의 출력 신호에 따라 제 1 또는 제 2 게이트 로우 전압(VGL1,VGL2)을 출력 시키는 제 2 C-MOS 트랜지스터들(162,164,166)로 구성된다. 상기 게이트 드라이버 IC(16)의 동작은 다음과 같이 설명된다.
도 7에 도시된 바와 같이, GSC신호(1)에 동기되어 제 1 GSP(1)가 입력 될때, 제 1 D-플립플롭(71)은 1인 출력 신호를 출력 시킨다. 이어서 제 1 NAND 게이트(81)는 1인 출력 신호 및 GSC(1)신호에 의해 0인 출력 신호가 제 1 C-MOS 트랜지스터(161)로 입력된다. 이에 따라, 도 8에 도시된 바와 같이, 제 1 C-MOS 트랜지스터(161) 로부터 게이트 하이 전압(VGH)이 n-1번째 게이트 라인(GL(n-1))로 인가된다. 동시에 상기 제 1 D-플립플롭(71)으로 입력된 제 1 GSP신호(1)는 제 2 NOT게이트(92)로 입력되어 0으로 출력 된다. 상기 0으로 출력된 신호가 제 2 C-MOS 트랜지스터(164)로 입력된다. 이에 따라, 도 8에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(164)로부터 제 2 게이트 로우 전압(VGL2)이 n번째 게이트 라인(GL(n))으로 인가된다. 그리고 GSC신호(1)에 동기되어 제 2 GSP신호(1)가 입력 될때, 제 2 D-플립플롭(72)은 1인 출력 신호를 출력 시킨다. 이어서 제 2 NAND 게이트(82)는 1인 출력 신호 및 GSC신호(1)에 의해 0인 출력 신호가 제 1 C-MOS 트랜지스터(163)로 입력 된다. 이에따라, 도 8에 도시된 바와 같이, 제 1 C-MOS 트랜지스터(163)로부터 게이트 하이 전압(VGH)이 n번째 게이트 라인(GL(n))으로 인가된다. 동시에 상기 제 2 D-플립플롭(72)로 입력된 제 2 GSP(1)신호는 제 3 NOT 게이트(93)으로 입력되어 0으로 출력 된다. 상기 0으로 출력된 신호가 제 2 C-MOS 트랜지스터(166)으로 입력된다. 이에 따라, 도 8에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(166)로부터 제 2 게이트 로우 전압(VGL2)이 n+1번째 게이트 라인(GL(n+1))으로 인가된다. 이와 동시에, 상기 제 2 D-플립플롭으로 입력되는 상기 제 2 GSP신호(1)인경우, 상기 제 1 D-플립플롭으로 입력되는 상기 제 1 GSP신호(0)이 된다. 상기 제 1 GSP신 호(0)은 상기 제 2 NOT게이트(92)로 입력되어 1로 출력된다. 상기 1로 출력된 신호는 제 2 C-MOS 트랜지스터(164)로 입력된다. 이에 따라, 도 8에 도시된 바와 같이, 제 2 C-MOS 트랜지스터(164)로부터 제 1 게이트 로우 전압(VGL1)이 n-1번째 게이트 라인(GL(n-1))으로 인가된다. 그리고 GSC신호(1)에 동기 되어 제 3 GSP신호(1)이 입력 될때 제 3 D-플립플롭(73)은 1인 출력신호를 출력시킨다, 이어서 제 3NAND 게이트(83)는 1인 출력 신호 및 GSC신호(1)에 의해 0인 출력 신호가 제 1 C-MOS 트랜지스터(165)로 입력된다. 이에따라, 도 8에 도시된 바와 같이 제 1 C-MOS 트랜지스터(165) 로부터 게이트 하이 전압(VGH)이 n+1번째 게이트 라인(GL(n+1))로 인가된다. 이와 같이, n-1 번째 게이트 라인(GL(n-1))에 게이트 하이 전압(VGH)가 인가되면, n번째 게이트 라인(GL(n))에는 제 2 게이트 로우 전압(VGL2)가 인가된다. 그리고 n번째 게이트 라인(GL(n))에 게이트 하이 전압(VGH2)이 인가되면, n-1번째 게이트 라인(GL(n-1))에는 제 1 게이트 로우 전압(VGL1)이 인가되고, n+1번째 게이트 라인(GL(n+1))에는 제 2 게이트 로우 전압(VGL2)가 인가된다. 이에 따라, n번째 게이트 라인(GL(n))과 n+1번째 게이트라인(GL(n+1))의 게이트 전압이 GOE신호만큼의 지연시간을 갖고 순착적으로 구동된다. 이때, n번째 게이트 라인(GL(n)) 상의 스토리지 캐패시터에 충전된 데이터 전압은 n+1번째 게이트 라인(GL(n+1))의 게이트 로우 전압에 영향을 주지만, 2개의 게이트 로우 전압(제 1 게이트 로우 전압(VGL1), 제 2 게이트 로우 전압(VGL2))으로 구동되게 하여 n+1번째 게이트 라인(GL(n+1))상의 게이트 로우 전압의 왜곡을 제거 할 수 있다. 즉, 도 8에 도시된 바와 같이 n-1번째 게이트 라인(GL(n-1))에 게이트 하이 전압(VGH)이 제 1 1H구간 동안 인가될 때, n번째 게이트 라인(GL(n))은 제 2 1H구간동안 제 2 게이트 로우 전압(VGL2)가 인가된다. 이때 n-1번째 게이트 라인(GL(n-1))상의 스토리지 캐패시터에 충전된 데이터 전압은 n번째 게이트 라인(GL(n))에 인가되는 제 2 게이트 로우 전압(VGL2)에 영향을 미친다. 따라서 상기 제 2 게이트 로우 전압(VGL2)에 왜곡을 가져온다, 이때, GOE 신호만큼의 지연시간을 갖고 게이트 하이 전압(VGH)이 n번째 게이트 라인(GL(n))에 인가되면, 상기 왜곡된 제 2 게이트 로우 전압(VGL2)는 n번째 게이트 라인(GL(n))에 인가되지 않는다. 따라서,상기 왜곡된 제 2 게이트 로우 전압(VGL2)이 더이상 n번째 게이트 라인(GL(n))에 영향을 주지 않는다.
이와 같이, 스토리지 캐패시터(Cst)가 후단 게이트 라인과 전단게이트라인상의 화소전극사이에 생성되게 하는 후단게이트 방식과 상기 후단게이트 방식을 구동하기 위해서 전단GSP신호를 이용하여 구동하는 게이트 드라이버 IC로 인해서 가로선 현상을 개선하여 화질을 향상 시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 액정표시장치에 의하면, 전단 게이트 방식에서 발생하기 쉬운 가로선 현상들의 불량을 후단 게이트 방식과 2개의 게이트 로우 전압이 구동되게 함으로써, 가로선 현상등의 불량을 개선하여 화질을 향상 시킬 수 있다.

Claims (11)

  1. 다수의 게이트 라인과 다수의 데이터 라인이 매트릭스 형태로 배열되고, 상기 게이트 라인과 데이터 라인에 박막트랜지스터가 연결되고, 상기 박막 트랜지스터에 연결된 화소전극과 후단 게이트 라인 사이에 스토리지 캐패시터가 형성된 액정패널;
    제 2 게이트 로우 전압, 게이트 하이 전압 및 제 1 게이트 로우 전압의 순서로 상기 게이트 라인을 구동시키는 게이트 드라이버; 및
    상기 데이터 라인을 구동시키는 데이터 드라이버
    를 포함하는 것을 특징으로 하는 액정표시 장치.
  2. 제 1항에 있어서,
    상기 스토리지 캐패시터에는 전단 게이트 라인에 의해 공급된 데이터 전압이 충전되는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서,
    상기 게이트 하이 전압은 상기 후단 게이트 라인보다 상기 전단 게이트 라인에 먼저 인가되는 것을 특징으로 하는 액정표시 장치.
  4. 제 1항에 있어서,
    상기 게이트 드라이버는,
    순차적으로 입력되는 GSP신호를 출력시키는 다수의 D-플립플롭;
    상기 D-플립플롭의 출력신호를 NAND게이트 처리하는 다수의 NAND게이트;
    상기 다수의NAND게이트의 출력 신호에 따라 상기 제 2게이트 로우 전압, 상기 게이트 하이전압 또는 제 1 게이트 로우 전압을 출력하는 다수의 제 1 C-MOS 트랜지스터;
    전단의 D-플립플롭으로 입력된 GSP신호를 반전시키는 다수의 NOT게이트; 및
    상기 NOT게이트 의 출력 신호에 따라 상기 제 1 게이트 로우 전압 또는 상기 제 2 게이트 로우 전압을 출력하는 다수의 제 2 C-MOS 트랜지스터를
    포함하는 것을 특징으로 하는 액정표시장치.
  5. 제 1항에 있어서,
    상기 게이트 하이전압 및 제 2 게이트 로우 전압은 수평구간 동안 공급되는 것을 특징으로 하는 액정표시장치.
  6. 제 1항에 있어서,
    상기 제 1 게이트 로우 전압은 상기 게이트 하이 전압 및 제 2 게이트 로우 전압이 공급되는 구간을 제외한 나머지 구간 동안 공급되는 것을 특징으로 하는 액정표시장치.
  7. 매트릭스 형태로 박막트랜지스터에 다수의 게이트 라인과 다수의 데이터 라인이 준비되는 단계;
    상기 박막 트랜지스터에 연결된 화소전극과 후단 게이트 라인 사이에 스토리지 캐패시터를 포함하는 액정표시장치에서,
    제 2 게이트 로우 전압, 게이트 하이 전압 및 제 1 게이트 로우 전압의 순서로 상기 게이트 라인을 구동시키는 단계; 및
    상기 데이터 라인을 구동시키는 단계
    를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  8. 제 7항에 있어서,
    상기 스토리지 캐패시터에는 전단 게이트 라인에 의해 공급된 데이터 전압이 충전되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  9. 제 8항에 있어서,
    상기 게이트 하이 전압은 상기 후단 게이트 라인보다 상기 전단 게이트 라인에 먼저 인가되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  10. 제 7항에 있어서,
    상기 게이트 하이전압 및 제 2 게이트 로우 전압은 수평구간 동안 공급되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  11. 제 7항에 있어서,
    상기 제 1 게이트 로우 전압은 상기 게이트 하이 전압 및 제 2 게이트 로우 전압이 공급되는 구간을 제외한 나머지 구간 동안 공급되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
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