KR101060578B1 - MRM using vertical transistor - Google Patents

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Abstract

본 발명은 MTJ와 버티컬 트랜지스터를 포함하는 MRAM에 관한 것으로, 소스와 드레인 영역이 반도체 기판의 평면에 수직인 방향으로 형성되어 채널이 반도체 기판에 수직으로 형성되는 버티컬 트랜지스터; 및 상기 버티컬 트랜지스터의 상부 전극에 연결되는 MTJ를 포함하는 것을 특징으로 한다. 본 발명에 의하면, STT현상을 이용한 MRAM에 있어서, MTJ를 버티컬 트랜지스터를 써서 그 높이를 조절함으로써 게이트 폭을 키워 전류 구동 능력을 개선하고 낮은 전류 밀도의 한계를 뛰어 넘는 것이 가능하다. 또한, 버티컬 트랜지스터를 이용하게 되면 트랜지스터와 일직선상에 놓일 수 있게 되므로 4F2의 셀 사이즈를 가질 수 있어 고집적화를 달성하는 것이 가능하다.The present invention relates to an MRAM including an MTJ and a vertical transistor, wherein the vertical transistor includes a vertical transistor in which a source and a drain region are formed in a direction perpendicular to a plane of the semiconductor substrate; And an MTJ connected to an upper electrode of the vertical transistor. According to the present invention, in the MRAM using the STT phenomenon, it is possible to increase the gate width by increasing the height of the MTJ using a vertical transistor to improve the current driving capability and to overcome the limitation of low current density. In addition, when the vertical transistor is used, it can be placed in line with the transistor, so that the cell transistor can have a cell size of 4F 2 , thereby achieving high integration.

버티컬 트랜지스터, MTJ, MRAM Vertical Transistors, MTJ, MRAM

Description

버티컬 트랜지스터를 이용한 ＭＲＡＭ {MAGNETIC RANDOM ACCESS MEMORY USING VERTICAL TRANSISTOR}MRM using vertical transistor {MAGNETIC RANDOM ACCESS MEMORY USING VERTICAL TRANSISTOR}

본 발명은 버티컬 트랜지스터를 이용한 MRAM에 관한 것으로, 더욱 상세하게는, STT현상을 이용한 MRAM에 있어서 전류 구동 능력을 개선하고 낮은 전류 밀도의 한계를 뛰어 넘을 수 있는 MRAM에 관한 것이다.The present invention relates to an MRAM using a vertical transistor, and more particularly, to an MRAM that can improve current driving capability and overcome the limitations of low current density in an MRAM using an STT phenomenon.

MTJ(Magnetic Tunnel Junction)를 이용한 MRAM은 자기장에 의한 스위칭에 의하여 라이팅 동작을 수행한다. 그러나, 자기장에 의한 스위칭은 MTJ의 크기가 작아지면서 더 큰 전류를 필요하게 되기 때문에, 고집적이 어렵다는 한계를 가지고 있다.MRAM using MTJ (Magnetic Tunnel Junction) performs a writing operation by switching by a magnetic field. However, the switching by the magnetic field has a limitation in that high integration is difficult because the size of the MTJ becomes smaller and a larger current is required.

이에 반해, STT(Spin Transfer Torque) 현상을 이용한 라이팅 방식은 MTJ의 사이즈가 작아지더라도 상대적으로 작은 전류만을 필요로 하기 때문에, 그 이용 가능성에 대한 관심도가 커지고 있다.On the contrary, since the writing method using the spin transfer torque (STT) phenomenon requires only a relatively small current even if the size of the MTJ is small, the interest in the availability thereof is increasing.

다만, 종래에는 100nm 이하의 플래너 트랜지스터(Planar Transistor)를 이용하여 MTJ를 스위칭하는 방법을 고안하였으나, 이를 위해 충분히 작은 전류 밀도를 가질 수 있도록 하는 기술은 개발되어 있지 못한 실정이다. 도 1은 종래기술에 따 른 플래너 트랜지스터와 MTJ를 나타내는 단면도로서, 도 1을 참조하면, 종래기술에 따른 MRAM은 셀 사이즈를 줄이는데 한계가 있다는 점을 잘 알 수 있다.In the related art, a method of switching MTJ using a planar transistor of 100 nm or less has been devised. However, a technique for enabling a sufficiently small current density has not been developed. 1 is a cross-sectional view showing a planar transistor and an MTJ according to the prior art. Referring to FIG.

약 100nm 이하의 MTJ를 구동시키기 위한 전류 구동 능력이 뛰어난 작은 사이즈의 트랜지스터를 구현하기 위해서는 작은 전류 밀도를 갖는 MTJ와 높은 전류 구동 능력을 가지는 트랜지스터의 개발이 선행되어야 함에도 불구하고, 종래기술은 아직까지 이러한 문제를 해결하지 못하고 있다.Although the development of a transistor having a small current density and a transistor having a high current driving capability has to be preceded in order to implement a small size transistor having excellent current driving capability to drive an MTJ of about 100 nm or less, the prior art has yet to be developed. This problem is not solved.

본 발명은 상술한 바와 같은 종래기술의 문제점을 감안하여 이루어진 것으로, STT현상을 이용한 MRAM에 있어서 전류 구동 능력을 개선하고 낮은 전류 밀도의 한계를 뛰어 넘을 수 있는 MRAM을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the problems of the prior art as described above, and an object of the present invention is to provide an MRAM capable of improving the current driving capability and surpassing the limit of low current density in an MRAM using the STT phenomenon.

본 발명은, 상기 목적을 달성하기 위하여, MTJ와 버티컬 트랜지스터를 포함하는 MRAM에 있어서, 소스와 드레인 영역이 반도체 기판의 평면에 수직인 방향으로 형성되어 채널이 반도체 기판에 수직으로 형성되는 버티컬 트랜지스터; 및 상기 버티컬 트랜지스터의 상부 전극에 연결되는 MTJ를 포함하는 것을 특징으로 하는 MRAM을 제공한다.According to an aspect of the present invention, there is provided an MRAM including an MTJ and a vertical transistor, comprising: a vertical transistor in which a source and a drain region are formed in a direction perpendicular to a plane of a semiconductor substrate, and a channel is formed perpendicular to the semiconductor substrate; And an MTJ connected to an upper electrode of the vertical transistor.

여기서, 상기 버티컬 트랜지스터는 상기 반도체 기판의 위에 형성되거나, 상기 반도체 기판에 함몰되어 형성될 수 있으며, 상기 버티컬 트랜지스터는 사각 기둥 혹은 원기둥의 형상을 취할 수 있다.The vertical transistor may be formed on the semiconductor substrate, or may be formed by being recessed in the semiconductor substrate, and the vertical transistor may have a rectangular pillar or a cylindrical shape.

또한, 상기 버티컬 트랜지스터는 4F2의 단위 셀 사이즈를 갖는 것이 가능하며, 상기 MTJ는 싱글 MTJ 혹은 듀얼 MTJ일 수 있다.In addition, the vertical transistor may have a unit cell size of 4F 2 , and the MTJ may be a single MTJ or a dual MTJ.

나아가, 상기 MTJ는 상기 반도체 기판에 평행하게 자화 방향을 가지는 플래너 MTJ일 수 있지만, 상기 반도체 기판에 수직인 방향으로 자화 방향을 가지는 퍼펜디큘러 MTJ인 것이 더욱 바람직하다.Further, the MTJ may be a planar MTJ having a magnetization direction parallel to the semiconductor substrate, but more preferably, the MTJ is a perpendicular MTJ having a magnetization direction in a direction perpendicular to the semiconductor substrate.

본 발명은 STT현상을 이용한 MRAM에 있어서 MTJ를 버티컬 트랜지스터를 써서 그 높이를 조절함으로써 게이트 폭을 키워 전류 구동 능력이 뛰어난 버티컬 트랜지스터와 함께 이용함으로써 당면한 문제인 낮은 전류 밀도의 필요 한계를 뛰어 넘을 수 있다. 또한, 버티컬 트랜지스터를 이용하게 되면 트랜지스터와 일직선상에 놓일 수 있게 되므로, 최소 4F2의 셀 사이즈를 갖도록 할 수 있어 고집적화를 구현할 수도 있다.The present invention can overcome the necessary limitation of low current density, which is a problem by using MTJ in a MRAM using STT phenomenon by using a vertical transistor to increase its gate width and using a vertical transistor having excellent current driving capability. In addition, when the vertical transistor is used, it can be placed in line with the transistor, so that the cell can have a cell size of at least 4F 2 , thereby achieving high integration.

나아가, 본 발명에 따른 MRAM에 퍼펜디큘러 MTJ를 채용할 경우, MTJ의 사이즈를 더욱 줄임으로써 나노와이어 수준의 버티컬 트랜지스터와 함께 이용하여 MRAM의 고집적화에 상당한 발전을 불러 일으킬 수 있다.Further, when the perpendicular MTJ is employed in the MRAM according to the present invention, by further reducing the size of the MTJ, it can be used in conjunction with the nanowire-level vertical transistor to cause significant development in the high integration of the MRAM.

이제 첨부도면을 참조하여 본 발명의 바람직한 일 실시형태에 대하여 상세하게 설명한다.Reference will now be made in detail to one preferred embodiment of the present invention with reference to the accompanying drawings.

우선, 도 2는 본 발명에 따른 버티컬 트랜지스터와 MTJ의 결합 구조를 나타내는 단면도이다.2 is a cross-sectional view showing a coupling structure of a vertical transistor and an MTJ according to the present invention.

도 2에 도시된 버티컬 트랜지스터(VTR)는 반도체 기판의 평면에 수직 방향으로 세워져 있으며, 소스와 드레인 영역이 수직하게 존재하여 결과적으로 채널이 반도체 기판에 수직인 방향으로 형성된 경우를 의미한다.
버티컬 트랜지스터(VTR)의 상부 전극(CN)은 MTJ의 일단과 연결되고, MTJ의 타단은 비트라인(BL)과 연결될 수 있다. 실시예에 따라, MTJ는 싱글 MTJ 혹은 듀얼 MTJ일 수 있다.The vertical transistor VTR shown in FIG. 2 is erected in a direction perpendicular to the plane of the semiconductor substrate, and the source and drain regions are perpendicular to each other, resulting in a channel formed in a direction perpendicular to the semiconductor substrate.
The upper electrode CN of the vertical transistor VTR may be connected to one end of the MTJ, and the other end of the MTJ may be connected to the bit line BL. According to an embodiment, the MTJ may be a single MTJ or dual MTJ.

버티컬 트랜지스터(VTR)의 경우, 트랜지스터 기둥(Pillar)의 길이를 키운다면 고집적화에는 영향을 주지 않으면서도 전류 구동 능력을 향상시키는 것이 가능하기 때문에, 뛰어난 성능의 트랜지스터를 얻을 수 있다. 이는 약 100nm의 MTJ를 구동하기 위해서 높은 전류의 트랜지스터를 위해 큰 사이즈의 플래너 트랜지스터를 쓰던 종래기술의 문제점을 해결할 수 있다.
트랜지스터 기둥(Pillar)는 사각 기중 또는 원기둥의 형상으로 제조될 수 있으며, 트랜지스터 기둥(Pillar)을 통하여 상부 전극(CN)과 반도체 기판에 인접하는 소스/드레인 사이에 채널이 형성된다.
트랜지스터 기둥(Pillar)은 반도체 기판 상에 형성될 수도 있고, 반도체 기판에 함몰되도록 형성될 수도 있다. 반도체 기판에 함몰되도록 형성되는 경우, 마스크 패턴을 사용하여 트랜지스터 기둥(Pillar)이 형성될 공간을 식각(etching)하여 형성할 수 있다. In the case of the vertical transistor (VTR), if the length of the transistor pillar (Pillar) is increased, it is possible to improve the current driving capability without affecting high integration, so that a transistor having excellent performance can be obtained. This solves the problem of the prior art, which used a large planar transistor for a high current transistor to drive an MTJ of about 100 nm.
The transistor pillar Pillar may be manufactured in a quadrangular shape or a cylindrical shape, and a channel is formed between the upper electrode CN and a source / drain adjacent to the semiconductor substrate through the transistor pillar Pillar.
The transistor pillar may be formed on the semiconductor substrate, or may be formed to be recessed in the semiconductor substrate. When formed to be recessed in the semiconductor substrate, the mask pattern may be used to etch a space in which the transistor pillar is to be formed.

도 3은 본 발명에 따른 MRAM 셀의 평면도를 나타내는 도면이다. 도 3에 도시된 바와 같이, 본 발명에 의하면 단위 셀이 가질 수 있는 가장 작은 사이즈 단위의 셀을 구현함으로써 MRAM의 고집적화를 달성할 수 있다. 도 3에 나타낸 것과 같이, 워드 라인(WL)과 비트 라인(BL)은 서로 직교하며, 그 크기는 저항이나 동작 특성에 따라 달라질 수 있다.
하나의 메모리 셀이 구현되는 크기를 점선으로 표시하였다. 하나의 메모리 셀은 가로 2F, 세로 2F의 크기를 차지하여 최종적으로 4F2의 크기를 가질 수 있으며, 이는 도 2 및 도 5에 도시된 바와 같이 수직형 트랜지스터(VTR) 상에 MTJ를 적층시킴으로써 구현되는 것이다. 도 1에 도시된 바와 같은 수평형 트랜지스터의 경우에는 소스와 드레인 그리고 게이트 각각을 위한 면적이 요구되기 때문에 하나의 메모리 셀 당 적어도 6F2 의 면적을 필요로 한다.3 is a plan view of an MRAM cell according to the present invention. As shown in FIG. 3, according to the present invention, high integration of MRAM may be achieved by implementing a cell having the smallest size unit that a unit cell may have. As shown in FIG. 3, the word line WL and the bit line BL are orthogonal to each other, and the size thereof may vary depending on resistance or operating characteristics.
The size at which one memory cell is implemented is indicated by a dotted line. One memory cell may occupy a size of 2F and 2F and may have a size of 4F 2 , which is realized by stacking MTJ on a vertical transistor (VTR) as shown in FIGS. 2 and 5. Will be. In the case of a horizontal transistor as shown in FIG. 1, an area for each of a source, a drain, and a gate is required, and therefore, an area of at least 6F 2 per memory cell is required.

이와 같은 버티컬 트랜지스터와 MTJ의 조합은 퍼펜디큘러 MTJ에도 이용할 수 있다. 도 2와 도 3에 도시된 실시형태의 경우에는, 막 면에 평행한 방향의 자화를 갖는 MTJ를 일반적으로 채용할 수 있겠지만, 이때에는 물질이 부피, 크기가 작아짐에 따라 자성을 잃는 성질 때문에 그 크기를 줄이는 것에 한계가 있다는 단점이 있다. 또한 이시 액시스(Easy Axis)를 갖도록 가로 세로의 비를 달리해 주어야 하는데, 이 경우에도 셀 사이즈가 커지는 단점이 있다.Such a combination of vertical transistor and MTJ can be used for perpendicular MTJ. In the case of the embodiment shown in Figs. 2 and 3, MTJ having magnetization in a direction parallel to the membrane surface may generally be employed, but at this time, due to the property of losing the magnetism as the material becomes smaller in volume and size, The disadvantage is that there is a limit to reducing the size. In addition, it is necessary to vary the aspect ratio to have an easy axis, in which case there is a disadvantage that the cell size becomes large.

이에 반해, 도 4 및 도 5에 도시된 퍼펜디큘러 MTJ의 경우, 자성 물질 고유의 자화 방향이 평면에 수직하므로, 작은 크기의 셀 사이즈를 갖더라도 그 특성을 유지할 수 있게 된다.In contrast, in the case of the perpendicular MTJ shown in FIGS. 4 and 5, the intrinsic magnetization direction of the magnetic material is perpendicular to the plane, so that the characteristics can be maintained even with a small cell size.

우선, 도 4는 퍼펜디큘러 MTJ의 구조를 나타내는 모식도이다. 도 4에서 a는 상부 자성층, b는 비자성층 c 는 하부 자성층을 나타낸다. 상부 자성층은 자화 방 향이 자유로운 자유층이며 하부 자성층은 자화 방향이 고정되어 있는 고정층으로 쓰인다. 두 자화 방향이 동일한 경우는 작은 저항값을, 다른 경우는 큰 저항값을 보여 두 저항값의 차이로 신호를 구분하여 2비트를 기록하는 것이 가능하다. 이러한 퍼펜디큘러 MTJ의 경우, 이방성이 커서 이지 액시스로의 자화 방향을 만들기가 쉽고 가로 세로 패터닝 사이즈를 크게 줄일 수 있다. 즉, 작은 사이즈의 MTJ 소자를 만들 수 있는 장점이 있는 것이다.First, FIG. 4 is a schematic diagram showing the structure of the perpendicular MTJ. In FIG. 4, a denotes an upper magnetic layer, b denotes a nonmagnetic layer c, and a lower magnetic layer. The upper magnetic layer is a free layer free of magnetization directions, and the lower magnetic layer is used as a fixed layer having a fixed magnetization direction. If the two magnetization directions are the same, a small resistance value is shown, and in the other case, a large resistance value is shown, so that two bits can be recorded by dividing the signal by the difference between the two resistance values. In the case of the perpendicular MTJ, the anisotropy is large, making it easy to make the magnetization direction to the easy axis, and the horizontal and vertical patterning size can be greatly reduced. That is, there is an advantage that can make a small size MTJ element.

따라서, 도 5에 도시된 바와 같이 퍼펜디큘러 MTJ(PMTJ)와 버티컬 트랜지스터(VTR)를 함께 사용할 경우, 30nm 이하 나노와이어 수준의 메모리 소자를 구현할 수 있게 된다.Accordingly, when the perpendicular MTJ (PMTJ) and the vertical transistor (VTR) are used together, as shown in FIG. 5, a memory device having a nanowire level of 30 nm or less may be implemented.

도 1은 종래기술에 따른 플래너 트랜지스터와 MTJ를 나타내는 단면도.1 is a cross-sectional view showing a planar transistor and MTJ according to the prior art.

도 2는 본 발명에 따른 버티컬 트랜지스터와 MTJ의 결합 구조를 나타내는 단면도.2 is a cross-sectional view showing a coupling structure of a vertical transistor and an MTJ according to the present invention.

도 3은 본 발명에 따른 MRAM의 평면도.3 is a plan view of an MRAM in accordance with the present invention.

도 4는 퍼펜디큘러 MTJ의 구조를 나타내는 모식도.4 is a schematic diagram showing the structure of the perpendicular MTJ.

도 5는 본 발명에 따른 MRAM에 퍼펜디큘러 MTJ를 채용한 구조를 나타내는 단면도.Fig. 5 is a sectional view showing a structure in which perpendicular MTJ is employed in MRAM according to the present invention.

Claims (6)

소스와 드레인 영역이 반도체 기판의 평면에 수직인 방향으로 형성되어 채널이 반도체 기판에 수직으로 형성되는 버티컬 트랜지스터; 및A vertical transistor in which source and drain regions are formed in a direction perpendicular to a plane of the semiconductor substrate, and a channel is formed perpendicular to the semiconductor substrate; And 상기 버티컬 트랜지스터의 상부 전극에 연결되는 MTJ를 포함하는 것을 특징으로 하는 MRAM.And an MTJ coupled to an upper electrode of the vertical transistor. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 버티컬 트랜지스터는 상기 반도체 기판의 위에 형성되거나, 상기 반도체 기판에 함몰되어 형성되는 것을 특징으로 하는 MRAM.Wherein the vertical transistor is formed on the semiconductor substrate or is recessed in the semiconductor substrate. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 버티컬 트랜지스터는 사각 기둥 혹은 원기둥의 형상을 취하는 것을 특징으로 하는 MRAM.The vertical transistor is MRAM characterized in that it takes the shape of a square pillar or cylinder. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 버티컬 트랜지스터는 4F2의 단위 셀 사이즈를 갖는 것을 특징으로 하는 MRAM.The vertical transistor has a unit cell size of 4F 2 MRAM, characterized in that. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 상기 MTJ는 싱글 MTJ 혹은 듀얼 MTJ인 것을 특징으로 하는 MRAM.The MTJ is characterized in that the single MTJ or dual MTJ. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 MTJ는 상기 반도체 기판에 평행하게 자화 방향을 가지는 플래너 MTJ 혹은 상기 반도체 기판에 수직인 방향으로 자화 방향을 가지는 퍼펜디큘러 MTJ인 것을 특징으로 하는 MRAM.The MTJ is a planar MTJ having a magnetization direction parallel to the semiconductor substrate or a perpendicular MTJ having a magnetization direction in a direction perpendicular to the semiconductor substrate.
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