KR101058698B1 - Analog divider - Google Patents

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Abstract

본 발명에 따른 아날로그 디바이더는, DC 블로킹 커패시터를 통해 입력 신호에 포함된 제 1 DC 오프셋을 제거하고, 저항과 인버터를 통해 미리 정해진 제 2 DC 오프셋을 상기 제 1 DC 오프셋이 제거된 입력 신호에 결합하는 선형 제어 블록; 상기 선형 제어 블록을 통과한 신호의 주기를 분주하는 디바이더 코어; 상기 디바이더 코어의 출력 신호를 인가받아 증폭시키는 출력 버퍼; 를 포함할 수 있다.The analog divider according to the present invention removes a first DC offset included in an input signal through a DC blocking capacitor, and couples a predetermined second DC offset to the input signal from which the first DC offset is removed through a resistor and an inverter. A linear control block; A divider core for dividing a period of a signal passing through the linear control block; An output buffer configured to receive and amplify the output signal of the divider core; It may include.

오프셋, 인버터, 출력 버퍼, DC 블로킹 커패시터, 저항 Offset, inverter, output buffer, DC blocking capacitor, resistor

Description

아날로그 디바이더{Analog divider}Analog divider

본 발명은 아날로그 디바이더에 관한 것으로, 보다 상세하게는 DC 블로킹 커패시터를 통해 입력 신호에 포함된 DC 오프셋을 제거하고 저항과 인버터를 통해 형성된 새로운 DC 오프셋을 합성하는 선형 제어 블록을 갖는 아날로그 디바이더에 관한 것이다.TECHNICAL FIELD The present invention relates to an analog divider, and more particularly, to an analog divider having a linear control block for removing a DC offset included in an input signal through a DC blocking capacitor and synthesizing a new DC offset formed through a resistor and an inverter. .

일반적으로 무선 통신을 위한 트랜시버(Transceiver)는 LC-VCO 형태의 PLL(Phase-Locked-Loop)을 이용한 주파수 합성기를 채택하고 있다. 여기서 수 GHZ에 이르는 LC-VCO의 높은 출력 주파수를 낮추기 위해서는 범용적으로 아날로그 디바이더를 사용한다.In general, a transceiver for wireless communication employs a frequency synthesizer using a phase-locked loop (PLL) in the form of an LC-VCO. An analog divider is used universally to lower the high output frequency of the LC-VCO, up to several GHZ.

일단 LC-VCO의 출력은 대략 사용하고자 하는 주파수의 2배 정도의 출력 주파수를 생성하도록 설정하고, 이것을 2분주 아날로그 디바이더를 사용하여 분주한 후, 분주된 신호를 Rx단, Tx단 및 체배 분주 디바이더로 전송한다.Once the output of the LC-VCO is set to produce an output frequency that is approximately twice the frequency you want to use, divide it using a two-division analog divider, and then divide the divided signal into the Rx, Tx, and multiply division dividers. To send.

이때, 2분주 아날로그 디바이더는 아날로그 래치(Latch)를 사용하여 설계된다. 아날로그 래치의 입력단은 차동 증폭기의 입력단과 같이 차동 입력 트랜지스터 쌍으로 구성되며, 입력 신호의 DC 오프셋과 입력 신호의 크기에 따라 구성되는 입 력 트랜지스터의 동작 바이어스 포인트 범위 안에서 출력 신호의 선형성과 회로의 소모 전력이 결정된다.At this time, the bi-division analog divider is designed using an analog latch. The input stage of the analog latch, like the input stage of the differential amplifier, consists of a pair of differential input transistors, and the linearity of the output signal and the circuit consumption within the operating bias point range of the input transistor, which is configured according to the DC offset of the input signal and the magnitude of the input signal. Power is determined.

그러나, LC-VCO의 출력은 사인파와 같은 높은 주파수를 가지고, 동작 조건에 따라 DC 오프셋이 일정하지 못하며 신호의 크기도 아주 작은 소신호라는 문제점이 있었다.However, the output of the LC-VCO has a high frequency, such as a sine wave, there is a problem that the DC offset is not constant according to the operating conditions and the small signal size is also very small.

본 발명은 DC 블로킹 커패시터를 통해 입력 신호에 포함된 DC 오프셋을 제거하고 저항과 인버터를 통해 형성된 새로운 DC 오프셋을 결합하는 선형 제어 블록을 갖는 아날로그 디바이더를 제공하는 것을 목적으로 한다.It is an object of the present invention to provide an analog divider with a linear control block that eliminates the DC offset included in the input signal through a DC blocking capacitor and combines the resistor and the new DC offset formed through the inverter.

본 발명에 따른 아날로그 디바이더는, DC 블로킹 커패시터를 통해 입력 신호에 포함된 제 1 DC 오프셋을 제거하고, 저항과 인버터를 통해 미리 정해진 제 2 DC 오프셋을 상기 제 1 DC 오프셋이 제거된 입력 신호에 결합하는 선형 제어 블록; 상기 선형 제어 블록을 통과한 신호의 주기를 분주하는 디바이더 코어; 상기 디바이더 코어의 출력 신호를 인가받아 증폭시키는 출력 버퍼; 를 포함할 수 있다.The analog divider according to the present invention removes a first DC offset included in an input signal through a DC blocking capacitor, and couples a predetermined second DC offset to the input signal from which the first DC offset is removed through a resistor and an inverter. A linear control block; A divider core for dividing a period of a signal passing through the linear control block; An output buffer configured to receive and amplify the output signal of the divider core; It may include.

본 발명에 따르면, 상기 선형 제어 블록은, 일단이 제 1 입력단에 연결되고, 타단이 제 1 출력단에 연결된 제 1 DC 블로킹 커패시터; 일단이 제 2 입력단에 연결되고, 타단이 제 2 출력단에 연결된 제 2 DC 블로킹 커패시터; 일단이 상기 제 1 DC 블로킹 커패시터의 타단과 제 1 출력단 사이의 노드에 연결된 제 1 저항; 일단이 상기 제 2 DC 블로킹 커패시터의 타단과 제 2 출력단 사이의 노드에 연결된 제 2 저항; 입력단이 상기 제 1 저항의 타단과 제 2 저항의 타단 사이의 노드에 연결되고, 출력단이 상기 입력단에 피드백되는 인버터; 를 포함할 수 있다.According to the present invention, the linear control block includes: a first DC blocking capacitor having one end connected to a first input terminal and the other end connected to a first output terminal; A second DC blocking capacitor, one end of which is connected to a second input terminal and the other end of which is connected to a second output terminal; A first resistor, one end of which is connected to a node between the other end of the first DC blocking capacitor and the first output terminal; A second resistor, one end of which is connected to a node between the other end of the second DC blocking capacitor and the second output end; An inverter having an input terminal connected to a node between the other end of the first resistor and the other end of the second resistor, and an output end fed back to the input terminal; It may include.

본 발명에 따르면, 상기 인버터는 CMOS 인버터일 수 있다.According to the present invention, the inverter may be a CMOS inverter.

본 발명에 따르면, 상기 디바이더 코어는, 상기 선형 제어 블록의 제 1 출력 단 및 제 2 출력단의 신호 모두가 클럭의 입력으로 인가되는 제 1 아날로그 래치; 상기 선형 제어 블록의 제 1 출력단 및 제 2 출력단의 신호 모두가 클럭의 입력으로 인가되는 제 2 아날로그 래치; 를 포함하며, 상기 제 2 아날로그 래치의 출력이 상기 제 1 아날로그 래치의 입력에 피드백될 수 있다.According to the present invention, the divider core may include: a first analog latch to which both signals of a first output terminal and a second output terminal of the linear control block are applied as an input of a clock; A second analog latch to which both signals of the first output terminal and the second output terminal of the linear control block are applied as inputs of a clock; And an output of the second analog latch may be fed back to an input of the first analog latch.

본 발명에 따르면, 상기 출력 버퍼는 소스 팔로우 증폭기일 수 있다.According to the present invention, the output buffer may be a source follower amplifier.

본 발명에 따른 아날로그 디바이더는, DC 블로킹 커패시터를 통해 입력 신호에 포함된 제 1 DC 오프셋을 제거하고, 2개의 저항과 1개의 인버터를 통해 미리 정해진 제 2 DC 오프셋을 상기 제 1 DC 오프셋이 제거된 입력 신호에 결합하는 선형 제어 블록; 상기 선형 제어 블록을 통과한 신호의 주기를 2분주하는 디바이더 코어; 상기 디바이더 코어의 출력 신호를 인가받아 증폭시키는 소스 팔로우 증폭기; 를 포함할 수 있다.The analog divider according to the present invention removes a first DC offset included in an input signal through a DC blocking capacitor, and removes the first DC offset from a second predetermined DC offset through two resistors and one inverter. A linear control block coupled to the input signal; A divider core dividing the period of the signal through the linear control block into two; A source follower amplifier configured to receive and amplify an output signal of the divider core; It may include.

본 발명에 따르면, DC 블로킹 커패시터를 통해 입력 신호에 포함된 DC 오프셋을 제거하고 저항과 인버터를 통해 형성된 새로운 DC 오프셋을 결합하는 선형 제어 블록을 포함함으로써, 작은 크기의 입력 소신호를 저항 값을 조절하여 쉽게 가변할 수 있고, 공정 조건 변화에 의존적이지 않으며, 기존의 방식에 비해 많은 면적을 줄일 수 있어 IC의 가격 경쟁력을 향상시키는 효과가 있다.According to the present invention, the DC blocking capacitor removes the DC offset included in the input signal and includes a linear control block that combines the resistor and the new DC offset formed through the inverter, thereby adjusting the resistance value of the small input small signal. It can be easily changed, is not dependent on changing process conditions, and can reduce a large area compared to conventional methods, thereby improving the IC's price competitiveness.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are only used to distinguish one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 아날로그 디바이더의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of an analog divider according to the present invention will be described in detail with reference to the accompanying drawings, and in the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals and redundant description thereof. Will be omitted.

도 1은 본 발명의 일 실시예에 따른 아날로그 디바이더의 블록도이다.1 is a block diagram of an analog divider according to an embodiment of the present invention.

도 1을 참고하면, 본 발명의 일 실시예에 따른 아날로그 디바이더(1)는 선형 제어 블록(11), 디바이더 코어(12) 및 출력 버퍼(13)를 포함할 수 있다.Referring to FIG. 1, an analog divider 1 according to an embodiment of the present invention may include a linear control block 11, a divider core 12, and an output buffer 13.

본 발명의 일 실시예에 따른 아날로그 디바이더(1)는 주로 VCO의 출력을 입력으로 하여 VCO의 높은 출력 주파수를 낮추는 역할을 수행할 수 있다.The analog divider 1 according to the exemplary embodiment of the present invention may serve to lower the high output frequency of the VCO mainly using the output of the VCO as an input.

도 2는 본 발명의 일 실시예에 따른 선형 제어 블록의 회로도이다.2 is a circuit diagram of a linear control block according to an embodiment of the present invention.

선형 제어 블록(11)은 제 1 및 제 2 DC 블로킹 커패시터(C1, C2)에 의하여 입력신호에 포함된 제 1 DC 오프셋을 제거할 수 있고, 제 1 저항 및 제 2 저항(R1, R2)과 인버터(111)에 의해 형성된 새로운 제 2 DC 오프셋을 제 1 DC 오프셋이 제거된 입력 신호에 합성할 수 있다.The linear control block 11 may remove the first DC offset included in the input signal by the first and second DC blocking capacitors C1 and C2, and the first and second resistors R1 and R2 may be removed. The new second DC offset formed by the inverter 111 may be combined with the input signal from which the first DC offset has been removed.

도 2를 참고하면, 본 발명의 일 실시예에 따른 선형 제어 블록(11)은 제 1 DC 블로킹 커패시터(C1), 제 2 DC 블로킹 커패시터(C2), 제 1 저항(R1), 제 2 저항(R2) 및 인버터(111)를 포함할 수 있다.Referring to FIG. 2, the linear control block 11 according to an embodiment of the present invention may include a first DC blocking capacitor C1, a second DC blocking capacitor C2, a first resistor R1, and a second resistor ( R2) and inverter 111 may be included.

제 1 DC 블로킹 커패시터(C1)는 일단이 제 1 입력단(1)에 연결될 수 있고, 타단이 제 1 출력단(3)에 연결될 수 있다.One end of the first DC blocking capacitor C1 may be connected to the first input terminal 1, and the other end thereof may be connected to the first output terminal 3.

제 2 DC 블로킹 커패시터(C2)는 일단이 제 2 입력단(2)에 연결될 수 있고, 타단이 제 2 출력단(4)에 연결될 수 있다.One end of the second DC blocking capacitor C2 may be connected to the second input terminal 2, and the other end thereof may be connected to the second output terminal 4.

제 1 저항(R1)은 일단이 제 1 DC 블로킹 커패시터(C1)의 타단과 제 1 출력단(3) 사이의 노드에 연결될 수 있다.One end of the first resistor R1 may be connected to a node between the other end of the first DC blocking capacitor C1 and the first output terminal 3.

제 2 저항(R2)은 일단이 제 2 DC 블로킹 커패시터(C2)의 타단과 제 2 출력단(4) 사이의 노드에 연결될 수 있다.One end of the second resistor R2 may be connected to a node between the other end of the second DC blocking capacitor C2 and the second output terminal 4.

인버터(111)는 입력단이 제 1 저항(R1)의 타단과 제 2 저항(R2)의 타단 사이의 노드에 연결될 수 있고, 출력단이 입력단에 피드백될 수 있다. 또한, 인버터(111)는 CMOS 인버터일 수 있다.The inverter 111 may have an input terminal connected to a node between the other end of the first resistor R1 and the other end of the second resistor R2, and the output terminal may be fed back to the input terminal. In addition, the inverter 111 may be a CMOS inverter.

선형 제어 블록(11)의 동작을 살펴보면, 일단 입력 신호가 인가되면 이 입력 신호는 제 1 DC 블로킹 커패시터(C1)와 제 2 DC 블로킹 커패시터(C2)를 통과하여 입력 신호에 포함된 제 1 DC 오프셋이 블로킹될 수 있다. 그리고, 2개의 저항(R1, R2)과 출력단이 입력단에 피드백되는 인버터(111)에 의해 결정되는 새로운 제 2 DC 오프셋이 형성되어 제 1 DC 오프셋이 제거된 입력 신호에 결합될 수 있다. 마지막으로, 미리 정해진 새로운 제 2 DC 오프셋이 결합된 신호가 디바이더 코어(12)에 입력될 수 있다.Referring to the operation of the linear control block 11, once the input signal is applied, the input signal passes through the first DC blocking capacitor C1 and the second DC blocking capacitor C2 and includes a first DC offset included in the input signal. This can be blocked. In addition, a new second DC offset determined by the inverter 111 in which the two resistors R1 and R2 and the output terminal are fed back to the input terminal may be formed and coupled to the input signal from which the first DC offset has been removed. Finally, a signal combined with a new predetermined second DC offset may be input to the divider core 12.

도 3은 본 발명의 일 실시예에 따른 디바이더 코어의 회로도이다.3 is a circuit diagram of a divider core according to an embodiment of the present invention.

도 3을 참고하면, 본 발명의 일 실시예에 따른 디바이더 코어(12)는 제 1 아날로그 래치(L1) 및 제 2 아날로그 래치(L2)를 포함할 수 있다.Referring to FIG. 3, the divider core 12 according to an embodiment of the present invention may include a first analog latch L1 and a second analog latch L2.

이때, 아날로그 래치는 입력단이 차동 증폭기의 입력단과 같이 차동 입력 트랜지스터 쌍으로 구성되며, 입력 신호의 DC 오프셋과 입력 신호의 크기에 따라 구성되는 입력 트랜지스터의 동작 바이어스 포인트 범위 안에서 출력 신호의 선형성과 회로의 소모 전력이 결정된다.At this time, the analog latch is composed of a pair of differential input transistors, such as the input terminal of the differential amplifier, and the linearity of the output signal and the circuit of the output signal within the operating bias point range of the input transistor configured according to the DC offset of the input signal and the magnitude of the input signal. Power consumption is determined.

제 1 아날로그 래치(L1)는 제 1 입력(D), 제 2 입력(Db), 제 1 출력(Q), 제 2 출력(Qb) 및 클럭(Clk)을 포함할 수 있다. 제 1 아날로그 래치(L1)는 선형 제어 블럭(11)의 제 1 및 제 2 출력신호를 클럭(Clk)의 입력으로 인가받을 수 있다. The first analog latch L1 may include a first input D, a second input Db, a first output Q, a second output Qb, and a clock Clk. The first analog latch L1 may receive the first and second output signals of the linear control block 11 as an input of the clock Clk.

제 2 아날로그 래치(L2)는 제 1 입력(D), 제 2 입력(Db), 제 1 출력(Q), 제 2 출력(Qb) 및 클럭(Clk)을 포함할 수 있다. 제 2 아날로그 래치(L2)는 선형 제어 블럭(11)의 제 1 및 제 2 출력신호를 클럭(Clk)의 입력으로 인가받을 수 있다. The second analog latch L2 may include a first input D, a second input Db, a first output Q, a second output Qb, and a clock Clk. The second analog latch L2 may receive the first and second output signals of the linear control block 11 as an input of the clock Clk.

또한, 제 1 아날로그 래치(L1)의 제 1 출력(Q)은 제 2 아날로그 래치(L2)의 제 1 입력(D)에 연결될 수 있고, 제 1 아날로그 래치(L1)의 제 2 출력(Qb)은 제 2 아날로그 래치(L2)의 제 2 입력(Db)에 연결될 수 있다.In addition, the first output Q of the first analog latch L1 may be connected to the first input D of the second analog latch L2, and the second output Qb of the first analog latch L1 may be connected. May be connected to the second input Db of the second analog latch L2.

또한, 제 2 아날로그 래치(L2)의 제 1 출력(Q)은 제 1 아날로그 래치(L1)의 제 2 입력(Db)에 피드백될 수 있고, 제 2 아날로그 래치(L2)의 제 2 출력(Qb)은 제 1 아날로그 래치(L1)의 제 1 입력(D)에 피드백될 수 있다.In addition, the first output Q of the second analog latch L2 may be fed back to the second input Db of the first analog latch L1, and the second output Qb of the second analog latch L2 may be fed back. ) May be fed back to the first input D of the first analog latch L1.

본 발명의 일 실시예에 따른 디바이더 코어(12)는 선형 제어 블럭(11)의 제 1 및 제 2 출력 신호를 클럭(Clk)의 입력으로 인가받아 이 신호의 주기를 2분주 할 수 있다.The divider core 12 according to an embodiment of the present invention may receive the first and second output signals of the linear control block 11 as the input of the clock Clk and divide the period of the signal by two.

도 4는 본 발명의 일 실시예에 따른 출력 버퍼의 회로도이다.4 is a circuit diagram of an output buffer according to an embodiment of the present invention.

출력버퍼(13)는 다음 단 구동을 위해 디바이더 코어(12)의 출력을 인가받아 증폭시키는 소스 팔로우(Source Follow) 증폭기일 수 있다.The output buffer 13 may be a source follower amplifier that receives and amplifies the output of the divider core 12 for the next stage driving.

도 4를 참고하면, 본 발명의 일 실시예에 따른 출력 버퍼(13)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)를 포함할 수 있다.Referring to FIG. 4, an output buffer 13 according to an embodiment of the present invention may include a first transistor T1, a second transistor T2, a third transistor T3, and a fourth transistor T4. Can be.

제 1 트랜지스터(T1)의 드레인단은 구동 전원에 연결될 수 있고, 게이트단은 제 1 입력단(1)에 연결될 수 있으며, 소스단은 제 1 출력단(3)에 연결될 수 있다.The drain terminal of the first transistor T1 may be connected to a driving power source, the gate terminal may be connected to the first input terminal 1, and the source terminal may be connected to the first output terminal 3.

제 2 트랜지스터(T2)의 드레인단은 구동 전원에 연결될 수 있고, 게이트단은 제 2 입력단(2)에 연결될 수 있으며, 소스단은 제 2 출력단(4)에 연결될 수 있다.The drain terminal of the second transistor T2 may be connected to a driving power source, the gate terminal may be connected to the second input terminal 2, and the source terminal may be connected to the second output terminal 4.

제 3 트랜지스터(T3)의 드레인단은 제 1 트랜지스터(T1)의 소스단과 제 1 출력단(3) 사이의 노드에 연결될 수 있고, 게이트단은 바이어스 전압에 연결될 수 있으며, 소스단은 접지에 연결될 수 있다.The drain terminal of the third transistor T3 may be connected to a node between the source terminal of the first transistor T1 and the first output terminal 3, the gate terminal may be connected to a bias voltage, and the source terminal may be connected to ground. have.

제 4 트랜지스터(T4)의 드레인단은 제 2 트랜지스터(T2)의 소스단과 제 2 출력단(4) 사이의 노드에 연결될 수 있고, 게이트단은 바이어스 전압에 연결될 수 있으며, 소스단은 접지에 연결될 수 있다.The drain terminal of the fourth transistor T4 may be connected to a node between the source terminal of the second transistor T2 and the second output terminal 4, the gate terminal may be connected to a bias voltage, and the source terminal may be connected to ground. have.

이러한 출력 버퍼(13)는 디바이더 코어(12)의 출력단에 연결되어 디바이더 코어(12)의 출력 신호를 증폭시킴으로써 출력 버퍼(13)의 출력단에 연결되는 다음 단을 구동시킬 수 있다.The output buffer 13 may be connected to the output terminal of the divider core 12 to amplify the output signal of the divider core 12 to drive the next stage connected to the output terminal of the output buffer 13.

본 발명의 일 실시예에 따른 아날로그 디바이더는 DC 블로킹 커패시터를 통해 입력 신호에 포함된 DC 오프셋을 제거하고 2개의 저항과 1개의 인버터를 통해 형성된 새로운 DC 오프셋을 결합하는 선형 제어 블록을 포함함으로써, 작은 크기의 입력 소신호를 저항 값을 조절하여 쉽게 가변할 수 있고, 공정 조건 변화에 의존적이지 않으며, 기존의 방식에 비해 많은 면적을 줄일 수 있어 IC의 가격 경쟁력을 향상시키는 장점이 있다.The analog divider according to an embodiment of the present invention includes a linear control block that eliminates the DC offset included in the input signal through the DC blocking capacitor and combines the two DC resistors and the new DC offset formed through one inverter. The input small signal of size can be easily changed by adjusting the resistance value, it is not dependent on the change of process conditions, and it can reduce the large area compared to the conventional method, thereby improving the IC's price competitiveness.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기 술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below. It will be understood that modifications and changes can be made.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 아날로그 디바이더의 블록도이다.1 is a block diagram of an analog divider according to an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 선형 제어 블록의 회로도이다.2 is a circuit diagram of a linear control block according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 디바이더 코어의 회로도이다.3 is a circuit diagram of a divider core according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 출력 버퍼의 회로도이다.4 is a circuit diagram of an output buffer according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1: 아날로그 디바이더1: analog divider

11: 선형 제어 블록11: linear control block

12: 디바이더 코어12: divider core

13: 출력 버퍼13: output buffer

111: 인버터111: inverter

Claims (7)

DC 블로킹 커패시터를 통해 입력 신호에 포함된 제 1 DC 오프셋을 제거하고, 저항과 인버터를 통해 미리 정해진 제 2 DC 오프셋을 상기 제 1 DC 오프셋이 제거된 입력 신호에 결합하는 선형 제어 블록;A linear control block for removing a first DC offset included in the input signal through a DC blocking capacitor and for coupling a second predetermined DC offset to the input signal from which the first DC offset has been removed through a resistor and an inverter; 상기 선형 제어 블록을 통과한 신호의 주기를 분주하는 디바이더 코어;A divider core for dividing a period of a signal passing through the linear control block; 상기 디바이더 코어의 출력 신호를 인가받아 증폭시키는 출력 버퍼;An output buffer configured to receive and amplify the output signal of the divider core; 를 포함하는 아날로그 디바이더.Analog divider comprising a. 제 1 항에 있어서,The method of claim 1, 상기 선형 제어 블록은,The linear control block, 일단이 제 1 입력단에 연결되고, 타단이 제 1 출력단에 연결된 제 1 DC 블로킹 커패시터;A first DC blocking capacitor, one end of which is connected to a first input terminal and the other end of which is connected to a first output terminal; 일단이 제 2 입력단에 연결되고, 타단이 제 2 출력단에 연결된 제 2 DC 블로킹 커패시터;A second DC blocking capacitor, one end of which is connected to a second input terminal and the other end of which is connected to a second output terminal; 일단이 상기 제 1 DC 블로킹 커패시터의 타단과 제 1 출력단 사이의 노드에 연결된 제 1 저항;A first resistor, one end of which is connected to a node between the other end of the first DC blocking capacitor and the first output terminal; 일단이 상기 제 2 DC 블로킹 커패시터의 타단과 제 2 출력단 사이의 노드에 연결된 제 2 저항;A second resistor, one end of which is connected to a node between the other end of the second DC blocking capacitor and the second output end; 입력단이 상기 제 1 저항의 타단과 제 2 저항의 타단 사이의 노드에 연결되고, 출력단이 상기 입력단에 피드백되는 인버터;An inverter having an input terminal connected to a node between the other end of the first resistor and the other end of the second resistor, and an output end fed back to the input terminal; 를 포함하는 아날로그 디바이더.Analog divider comprising a. 제 2 항에 있어서, The method of claim 2, 상기 인버터는 CMOS 인버터인 아날로그 디바이더.And said inverter is a CMOS inverter. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,4. The method according to any one of claims 1 to 3, 상기 디바이더 코어는,The divider core, 상기 선형 제어 블록의 제 1 출력단 및 제 2 출력단의 신호 모두가 클럭의 입력으로 인가되는 제 1 아날로그 래치;A first analog latch to which both signals of the first output terminal and the second output terminal of the linear control block are applied as an input of a clock; 상기 선형 제어 블록의 제 1 출력단 및 제 2 출력단의 신호 모두가 클럭의 입력으로 인가되는 제 2 아날로그 래치; 를 포함하며,A second analog latch to which both signals of the first output terminal and the second output terminal of the linear control block are applied as inputs of a clock; Including; 상기 제 2 아날로그 래치의 출력이 상기 제 1 아날로그 래치의 입력에 피드백되는 아날로그 디바이더.An analog divider, wherein an output of the second analog latch is fed back to an input of the first analog latch. 제 1 항에 있어서,The method of claim 1, 상기 출력 버퍼는 소스 팔로우 증폭기인 아날로그 디바이더.The output buffer is a source follower amplifier. DC 블로킹 커패시터를 통해 입력 신호에 포함된 제 1 DC 오프셋을 제거하고, 2개의 저항과 1개의 인버터를 통해 미리 정해진 제 2 DC 오프셋을 상기 제 1 DC 오프셋이 제거된 입력 신호에 결합하는 선형 제어 블록;A linear control block that removes the first DC offset included in the input signal through a DC blocking capacitor and couples a second predetermined DC offset to the input signal from which the first DC offset is removed via two resistors and one inverter. ; 상기 선형 제어 블록을 통과한 신호의 주기를 2분주하는 디바이더 코어;A divider core dividing the period of the signal through the linear control block into two; 상기 디바이더 코어의 출력 신호를 인가받아 증폭시키는 소스 팔로우 증폭기;A source follower amplifier configured to receive and amplify an output signal of the divider core; 를 포함하는 아날로그 디바이더.Analog divider comprising a. 제 6 항에 있어서,The method of claim 6, 상기 선형 제어 블록은,The linear control block, 일단이 제 1 입력단에 연결되고, 타단이 제 1 출력단에 연결된 제 1 DC 블로킹 커패시터;A first DC blocking capacitor, one end of which is connected to a first input terminal and the other end of which is connected to a first output terminal; 일단이 제 2 입력단에 연결되고, 타단이 제 2 출력단에 연결된 제 2 DC 블로킹 커패시터;A second DC blocking capacitor, one end of which is connected to a second input terminal and the other end of which is connected to a second output terminal; 일단이 상기 제 1 DC 블로킹 커패시터의 타단과 제 1 출력단 사이의 노드에 연결된 제 1 저항;A first resistor, one end of which is connected to a node between the other end of the first DC blocking capacitor and the first output terminal; 일단이 상기 제 2 DC 블로킹 커패시터의 타단과 제 2 출력단 사이의 노드에 연결된 제 2 저항;A second resistor, one end of which is connected to a node between the other end of the second DC blocking capacitor and the second output end; 입력단이 상기 제 1 저항의 타단과 제 2 저항의 타단 사이의 노드에 연결되고, 출력단이 상기 입력단에 피드백되는 CMOS 인버터;A CMOS inverter having an input terminal coupled to a node between the other end of the first resistor and the other end of the second resistor and the output terminal being fed back to the input terminal; 를 포함하는 아날로그 디바이더.Analog divider comprising a.
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JPS63246953A (en) 1987-04-02 1988-10-13 Toshiba Corp Demodulator

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