KR101053482B1 - NAND Flash Memory Test Device - Google Patents

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Abstract

본 발명은 난드 플래쉬 메모리의 테스트 소자에 관한 것으로, 스트링 구조에서 드레인 셀렉트 트랜지스터를 제거하고 비트라인 바이어스가 드레인 셀렉트 트랜지스터에 접속되어 있던 메모리 셀 트랜지스터로 바이어스가 직접 인가되도록 하거나, 드레인 셀렉트 트랜지스터를 메모리 셀 트랜지스터와 동일한 구조로 형성한 상태에서 바이어스를 인가함으로써, 테스트를 위한 고전압 인가 시 드레인 셀렉트 트랜지스터가 오프되거나 게이트 산화막을 통해 누설 전류가 발생되는 것을 방지하면서 테스트를 진행할 수 있어 스트링에서 발생되는 누설 전류의 원인을 정확하게 파악할 수 있다.
The present invention relates to a test element of a NAND flash memory, wherein a drain select transistor is removed from a string structure and a bias is directly applied to a memory cell transistor having a bit line bias connected to the drain select transistor, or the drain select transistor is a memory cell. By applying a bias in the same structure as that of the transistor, the test can be performed while preventing the drain select transistor from turning off or generating a leakage current through the gate oxide when the high voltage is applied for the test. You can pinpoint the cause.

플래쉬 메모리, 테스트 소자, 누설 전류, 드레인 셀렉트 트랜지스터Flash Memory, Test Devices, Leakage Current, Drain Select Transistor

Description

난드 플래쉬 메모리의 테스트 소자{Test device in a flash memory device} Test device in a flash memory device             

도 1은 낸드 플래쉬 메모리 소자의 스트링 구조를 설명하기 위한 개념도이다. 1 is a conceptual diagram illustrating a string structure of a NAND flash memory device.

도 2는 본 발명의 제1 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 2 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 3 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a second embodiment of the present invention.

도 4는 본 발명의 제3 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 4 is a conceptual diagram illustrating a string structure of a test device of a NAND flash memory according to a third embodiment of the present invention.

도 5는 본 발명의 제4 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다.
5 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a fourth embodiment of the present invention.

본 발명은 난드 플래쉬 메모리의 테스트 소자에 관한 것으로, 특히 누설 전 류의 발생 원인을 모니터링 하기 위한 난드 플래쉬 메모리의 테스트 소자에 관한 것이다.
The present invention relates to a test device of the NAND flash memory, and more particularly to a test device of the NAND flash memory for monitoring the cause of the leakage current.

반도체 메모리 소자는 실제로 데이터를 저장하기 위한 셀과, 셀이 동작되도록 셀에 외부 전압을 전달하기 위한 주변 트랜지스터들을 포함하여 이루어진다. 반도체 메모리 소자에는 낸드형 플래쉬 메모리 소자가 있으며, 낸드형 플래쉬 메모리 소자에 포함된 여러 개의 메모리 셀 트랜지스터들은 스트링(String)이라는 구조로 연결되어 있다. The semiconductor memory device actually includes a cell for storing data and peripheral transistors for delivering an external voltage to the cell to operate the cell. The semiconductor memory device includes a NAND flash memory device, and a plurality of memory cell transistors included in the NAND flash memory device are connected in a string structure.

도 1은 낸드형 플래쉬 메모리 소자의 스트링 구조를 설명하기 위한 개념도이다. 1 is a conceptual diagram illustrating a string structure of a NAND flash memory device.

도 1을 참조하면, 낸드형 플래쉬 메모리 소자의 스트링은 비트 라인에 연결된 드레인 셀렉트 트랜지스터(T101)와, 소오스에 연결된 소오스 셀렉트 트랜지스터(T102)와, 두개의 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀 트랜지스터(C1 내지 Cn)로 이루어진다. 여기서, 드레인 셀렉트 트랜지스터(T101)의 게이트는 주변 스트링에 포함된 드레인 셀렉트 트랜지스터의 게이트와 연결되어 드레인 셀렉트 라인(DSL)이 되며, 소오스 셀렉트 트랜지스터(T102)의 게이트는 주변 스트링에 포함된 소오스 셀렉트 트랜지스터의 게이트와 연결되어 소오스 셀렉트 라인(SSL)이 된다. 그리고, 메모리 셀 트랜지스터들(C1 내지 Cn)의 게이트들은 각각 워드 라인들(WL1 내지 WLn)이 된다. Referring to FIG. 1, a string of NAND type flash memory devices includes a drain select transistor T101 connected to a bit line, a source select transistor T102 connected to a source, and a plurality of memory cells connected in series between two select transistors. It consists of transistors C1 to Cn. Here, the gate of the drain select transistor T101 is connected to the gate of the drain select transistor included in the peripheral string to become the drain select line DSL, and the gate of the source select transistor T102 is the source select transistor included in the peripheral string. Is connected to the gate of the source select line SSL. The gates of the memory cell transistors C1 to Cn become word lines WL1 to WLn, respectively.

상기의 구조에 의해, 낸드형 플래쉬 메모리 소자는 스트링 단위로 동작하기 때문에, 스트링 내에서 발생되는 불량에 대하여 그 원인을 찾아내기가 쉽지 않으며, 원하는 테스트를 진행하는 것이 용이하지 않다. With the above structure, since the NAND type flash memory devices operate in string units, it is not easy to find the cause of the defects occurring in the strings, and it is not easy to carry out a desired test.

한편, 낸드형 플래쉬 소자의 경우, 셀이 프로그램 되는 동안 인접한 셀의 문턱 전압이 변하는 프로그램 방해(Program disturbance) 특성을 중요시 하는데, 프로그램 방해 요인은 크게 두 가지로 볼 수 있다. 이 중 하나는 소자 분리막에 의해 분리된 정션(또는 웰 영역)간의 누설 전류에 의한 것이며, 다른 하나는 스트링의 양 단에서 스트링 선택을 위해 형성되는 셀렉트 라인을 통하여 발생되는 GIDL(Gate-Induced Drain Leakage)이나 펀치(Punch)성 누설 전류에 의한 것이다. Meanwhile, in the case of a NAND flash device, a program disturbance characteristic of changing threshold voltages of adjacent cells while a cell is programmed is important. There are two main program disturbance factors. One of them is due to leakage current between junctions (or well regions) separated by device isolation layers, and the other is a gate-induced drain leakage generated through select lines formed for string selection at both ends of the string. ) Or punch-type leakage current.

일반적으로는, 스트링으로 구성된 셀에서는 상기의 원인에 의해 발생되는 누설 전류를 모니터(Monitor)하기가 쉽지 않다. 이는 스트링 구조의 양 단에 접속된 셀렉트 트랜지스터에 의해 누설 전류의 발생(A 또는 B) 원인을 파악하기가 어렵기 때문이다. In general, in a cell composed of strings, it is difficult to monitor leakage current caused by the above causes. This is because it is difficult to determine the cause of the leakage current (A or B) by the select transistors connected to both ends of the string structure.

이러한 누설 전류(A 또는 B)를 모니터링하기 위해서는 비트 라인에서 8V 이상의 전압을 인가하면서 모니터링 해야 하는데, 드레인 셀렉트 라인이 트랜지스터로 구성되기 때문에, 비트 라인 전압과 드레인 셀렉트 라인으로 인가되는 전압을 조절한다 하더라도 불안정하다. 그리고, 8V 이상에서는 FN 터널링에 의해 게이트 산화막에서 누설 전류가 발생되며, 8V의 전압을 인가하기 전에 드레인 셀렉트 트랜지스터(T101)가 오프되기 때문에 누설 전류의 원인을 파악하는데 어려움이 있다.
In order to monitor the leakage current (A or B), it is necessary to monitor by applying a voltage of 8V or more from the bit line. Since the drain select line is composed of transistors, the voltage applied to the bit line voltage and the drain select line is adjusted. Unstable At 8V or more, leakage current is generated in the gate oxide film by FN tunneling, and since the drain select transistor T101 is turned off before applying the voltage of 8V, it is difficult to determine the cause of the leakage current.

이에 대하여, 본 발명이 제시하는 난드 플래쉬 메모리의 테스트 소자는 스트링 구조에서 드레인 셀렉트 트랜지스터를 제거하고 비트라인 바이어스가 드레인 셀렉트 트랜지스터에 접속되어 있던 메모리 셀 트랜지스터로 바이어스가 직접 인가되도록 하거나, 드레인 셀렉트 트랜지스터를 메모리 셀 트랜지스터와 동일한 구조로 형성한 상태에서 바이어스를 인가함으로써, 테스트를 위한 고전압 인가 시 드레인 셀렉트 트랜지스터가 오프되거나 게이트 산화막을 통해 누설 전류가 발생되는 것을 방지하면서 테스트를 진행할 수 있어 스트링에서 발생되는 누설 전류의 원인을 정확하게 파악할 수 있다.
In contrast, the test device of the NAND flash memory according to the present invention removes the drain select transistor from the string structure and allows the bias to be directly applied to the memory cell transistor in which the bit line bias is connected to the drain select transistor. By applying a bias in the same structure as the memory cell transistor, the test can be performed while preventing the drain select transistor from turning off or generating a leakage current through the gate oxide when a high voltage is applied for the test. Accurately determine the cause of the current.

본 발명의 제1 실시예에 따른 난드 플래쉬 메모리의 테스트 소자는 스트링 구조가 다수의 메모리 셀 트랜지스터와 셀렉트 트랜지스터만이 직렬로 접속된 구조로 이루어지며, 비트라인에 테스트를 위한 고전압이 인가되더라도 다수의 메모리 셀 트랜지스터의 첫 번째 메모리 셀 트랜지스터가 오프되는 것을 방지하면서 누설 전류 특성을 모니터링 할 수 있다.
The test element of the NAND flash memory according to the first exemplary embodiment of the present invention has a string structure in which only a plurality of memory cell transistors and a select transistor are connected in series, and a plurality of memory cells are selected even when a high voltage is applied to the bit line for testing. The leakage current characteristic can be monitored while preventing the first memory cell transistor of the memory cell transistor from turning off.

본 발명의 제2 실시예에 따른 난드 플래쉬 메모리의 테스트 소자는 스트링 구조가 다수의 메모리 셀 트랜지스터만이 직렬로 접속된 구조로 이루어지며, 비트라인에 테스트를 위한 고전압이 인가되더라도 다수의 메모리 셀 트랜지스터의 첫 번째 메모리 셀 트랜지스터가 오프되는 것을 방지하면서 누설 전류 특성을 모니터 링 할 수 있다.
The test element of the NAND flash memory according to the second embodiment of the present invention has a string structure in which only a plurality of memory cell transistors are connected in series, and even though a high voltage is applied for a test to a bit line, the plurality of memory cell transistors The leakage current characteristic can be monitored while preventing the first memory cell transistor from turning off.

본 발명의 제3 실시예에 따른 난드 플래쉬 메모리의 테스트 소자는 스트링 구조가 드레인 셀렉트 트랜지스터, 다수의 메모리 셀 트랜지스터, 및 소오스 셀렉트 트랜지스터의 직렬 접속 구조로 이루어지되, 드레인 셀렉트 트랜지스터가 메모리 셀 트랜지스터와 동일한 구조로 이루어져, 비트라인에 테스트를 위한 고전압이 인가되더라도 드레인 셀렉트 트랜지스터가 오프되는 것을 방지하면서 누설 전류 특성을 모니터링 할 수 있다.
The test element of the NAND flash memory according to the third embodiment of the present invention has a string structure in which a drain select transistor, a plurality of memory cell transistors, and a source select transistor are connected in series, and the drain select transistor is the same as the memory cell transistor. The structure allows the leakage current characteristic to be monitored while preventing the drain select transistor from turning off even when a high voltage for testing is applied to the bit line.

본 발명의 제4 실시예에 따른 난드 플래쉬 메모리의 테스트 소자는 스트링 구조가 드레인 셀렉트 트랜지스터, 다수의 메모리 셀 트랜지스터, 및 소오스 셀렉트 트랜지스터의 직렬 접속 구조로 이루어지되, 드레인 셀렉트 트랜지스터 및 셀렉트 트랜지스터가 메모리 셀 트랜지스터와 동일한 구조로 이루어져, 비트라인에 테스트를 위한 고전압이 인가되더라도 드레인 셀렉트 트랜지스터가 오프되는 것을 방지하면서 누설 전류 특성을 모니터링 할 수 있다.
In the test device of the NAND flash memory according to the fourth exemplary embodiment of the present invention, a string structure includes a drain select transistor, a plurality of memory cell transistors, and a source select transistor in series connection structure, and the drain select transistor and the select transistor are memory cells. With the same structure as the transistor, even if a high voltage is applied to the bit line for testing, the leakage current characteristic can be monitored while preventing the drain select transistor from turning off.

상기에서, 메모리 셀 트랜지스터의 게이트는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층 구조로 이루어진다.
In the above, the gate of the memory cell transistor has a stacked structure of a tunnel oxide film, a floating gate, a dielectric film, and a control gate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2는 본 발명의 제1 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 2 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a first embodiment of the present invention.

도 2를 참조하면, 난드 플래쉬 메모리의 테스트 소자는 드레인 셀렉트 트랜지스터를 제외한 다수의 메모리 셀 트랜지스터(C1 내지 Cn)와 소오스 셀렉트 트랜지스터(T102)를 포함한다. 즉, 드레인 셀렉트 트랜지스터가 제거되고 드레인 셀렉트 트랜지스터에 연결되어 있던 메모리 셀 트랜지스터(C1)의 접합부(드레인)로 비트 라인이 직접 연결되는 구조로 이루어진다. Referring to FIG. 2, the test device of the NAND flash memory includes a plurality of memory cell transistors C1 to Cn and a source select transistor T102 excluding a drain select transistor. That is, the drain select transistor is removed and the bit line is directly connected to the junction (drain) of the memory cell transistor C1 connected to the drain select transistor.

이렇게, 스트링 구조에서 드레인 셀렉트 트랜지스터를 제거하면, 비트라인에 8V의 고전압을 인가하더라도 고전압이 첫 번째 메모리 셀 트랜지스터(C1)의 드레인으로 인가되기 때문에, 드레인 셀렉트 트랜지스터가 오프되듯이 메모리 셀 트랜지스터(C1)가 오프되는 현상은 발생되지 않는다. 따라서, 비트라인으로부터 메모리 셀 트랜지스터들(C1 내지 Cn)이 형성된 웰로 흐르는 누설 전류나, 비트라인으로부터 소오스로 흐르는 누설 전류를 용이하게 모니터링 할 수 있다. In this way, if the drain select transistor is removed from the string structure, even if a high voltage of 8V is applied to the bit line, the high voltage is applied to the drain of the first memory cell transistor C1. ) Does not occur. Therefore, the leakage current flowing from the bit line to the well in which the memory cell transistors C1 to Cn are formed or the leakage current flowing from the bit line to the source can be easily monitored.

도 3은 본 발명의 제2 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 3 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a second embodiment of the present invention.                     

도 3을 참조하면, 도 2에 도시된 테스트 소자의 스트링 구조처럼 소오스 셀렉트 트랜지스터(도 2의 T102)는 그대로 존재하고 드레인 셀렉트 트랜지스터(도 2의 T101)만이 제거되는 경우, 완전한 대칭 구조가 아님으로 인하여 누설 전류의 발생 원인을 파악하는데 어려움이 있을 수도 있다. 이 경우, 소오스 셀렉트 트랜지스터(도 2의 T102)도 제거할 수 있다. 즉, 비트 라인과 소오스 사이에 다수의 메모리 셀 트랜지스터들(C1 내지 Cn)만이 직렬로 연결된 테스트 소자로 누설 전류를 모니터링 하고 발생 원인을 파악할 수도 있다. Referring to FIG. 3, when the source select transistor (T102 of FIG. 2) is present and only the drain select transistor (T101 of FIG. 2) is removed as in the string structure of the test device shown in FIG. 2, it is not a perfect symmetry structure. This may make it difficult to determine the cause of leakage current. In this case, the source select transistor (T102 in Fig. 2) can also be removed. That is, only a plurality of memory cell transistors C1 to Cn are connected in series between the bit line and the source to monitor the leakage current and determine the cause of occurrence.

이 경우에도 마찬가지로, 스트링 구조에서 드레인 셀렉트 트랜지스터를 제거하면, 비트라인에 8V의 고전압을 인가하더라도 고전압이 첫 번째 메모리 셀 트랜지스터(C1)의 드레인으로 인가되기 때문에, 드레인 셀렉트 트랜지스터가 오프되듯이 메모리 셀 트랜지스터(C1)가 오프되는 현상은 발생되지 않는다. 따라서, 비트라인으로부터 메모리 셀 트랜지스터들(C1 내지 Cn)이 형성된 웰로 흐르는 누설 전류나, 비트라인으로부터 소오스로 흐르는 누설 전류를 용이하게 모니터링 할 수 있다. In this case as well, if the drain select transistor is removed from the string structure, even if a high voltage of 8V is applied to the bit line, the high voltage is applied to the drain of the first memory cell transistor C1. The phenomenon in which the transistor C1 is turned off does not occur. Therefore, the leakage current flowing from the bit line to the well in which the memory cell transistors C1 to Cn are formed or the leakage current flowing from the bit line to the source can be easily monitored.

뿐만 아니라, 도 2 및 도 3에서와 같이, 난드 플래쉬 메모리의 테스트 소자를 기본적인 스트링 구조에서 드레인 셀렉트 트랜지스터가 제거된 구조로 형성하면, 누설 전류(A 또는 B)를 모니터링하기 위하여 비트 라인에 8V 이상의 전압을 인가하더라도 드레인 셀렉트 트랜지스터에서 발생되던 누설 전류를 제거할 수 있어 스트링에서 발생되는 누설 전류(A 또는 B)를 정확하게 모니터링할 수 있다. In addition, as shown in FIGS. 2 and 3, when the test device of the NAND flash memory is formed in a structure in which the drain select transistor is removed from the basic string structure, an 8 V or more in the bit line is used to monitor the leakage current (A or B). Applying a voltage eliminates leakage current from the drain select transistor, allowing accurate monitoring of leakage current (A or B) in the string.

도 4는 본 발명의 제3 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 4 is a conceptual diagram illustrating a string structure of a test device of a NAND flash memory according to a third embodiment of the present invention.                     

도 4를 참조하면, 제3 실시예에 따른 난드 플래쉬 메모리의 테스트 소자는, 도 2 및 도 3과는 달리, 다수의 메모리 셀 트랜지스터(C1 내지 Cn)와 소오스 셀렉트 트랜지스터(T102) 뿐만 아니라 드레인 셀렉트 트랜지스터(T101)도 포함한다. 여기서, 드레인 셀렉트 트랜지스터(T101)는 일반적인 트랜지스터 구조로 이루어지는 것이 아니라, 메모리 셀 트랜지스터와 동일한 구조로 이루어진다. 즉, 드레인 셀렉트 트랜지스터(T101)는 메모리 셀 트랜지스터와 같이 플로팅 게이트와 콘트롤 게이트를 포함하는 구조로 이루어지며, 드레인 셀렉트 라인(DSL)으로 인가되는 바이어스가 드레인 셀렉트 트랜지스터(T101)의 콘트롤 게이트로 인가된다. 이때, 드레인 셀렉트 라인(DSL)으로 인가되는 바이어스를 메모리 셀 트랜지스터의 구조로 이루어진 드레인 셀렉트 트랜지스터(T101)가 충분히 턴온될 수 있을 정도의 높은 바이어스로 인가한다. 그리고, 드레인 셀렉트 라인(DSL)으로 인가되는 바이어스에 따라 드레인 셀렉트 트랜지스터(T101)를 소거 상태로 만들거나, 프로그램 정도를 조절하는 것이 바람직하다.Referring to FIG. 4, the test device of the NAND flash memory according to the third exemplary embodiment, unlike FIG. 2 and FIG. 3, the drain select as well as the plurality of memory cell transistors C1 to Cn and the source select transistor T102. The transistor T101 is also included. Here, the drain select transistor T101 does not have a general transistor structure but has the same structure as the memory cell transistor. That is, the drain select transistor T101 has a structure including a floating gate and a control gate like the memory cell transistor, and a bias applied to the drain select line DSL is applied to the control gate of the drain select transistor T101. . In this case, the bias applied to the drain select line DSL is applied with a bias high enough that the drain select transistor T101 having the structure of the memory cell transistor can be turned on sufficiently. The drain select transistor T101 is preferably in an erased state or a program degree is adjusted according to a bias applied to the drain select line DSL.

이 경우에는, 비트라인에 8V의 고전압을 인가하더라도 고전압이 메모리 셀 트랜지스터와 동일한 구조로 이루어진 드레인 셀렉트 트랜지스터(T101)의 드레인으로 인가되기 때문에, 일반 트랜지스터 구조로 이루어진 드레인 셀렉트 트랜지스터가 오프되듯이 드레인 셀렉트 트랜지스터(T101)가 오프되는 현상은 발생되지 않는다. 따라서, 비트라인으로부터 메모리 셀 트랜지스터들(C1 내지 Cn)이 형성된 웰로 흐르는 누설 전류나, 비트라인으로부터 소오스로 흐르는 누설 전류를 용이하게 모니터링 할 수 있다. In this case, even if a high voltage of 8 V is applied to the bit line, the high voltage is applied to the drain of the drain select transistor T101 having the same structure as that of the memory cell transistor, so that the drain select transistor having the general transistor structure is turned off. The phenomenon that the transistor T101 is turned off does not occur. Therefore, the leakage current flowing from the bit line to the well in which the memory cell transistors C1 to Cn are formed or the leakage current flowing from the bit line to the source can be easily monitored.                     

도 5는 본 발명의 제4 실시예에 따른 난드 플래쉬 메모리의 테스트 소자의 스트링 구조를 설명하기 위한 개념도이다. 5 is a conceptual diagram illustrating a string structure of a test element of a NAND flash memory according to a fourth embodiment of the present invention.

도 5를 참조하면, 도 4에 도시된 테스트 소자의 스트링 구조에서 드레인 셀렉트 트랜지스터(T101)가 메모리 셀 트랜지스터와 동일한 구조로 이루어져 완전한 대칭 구조가 아님으로 인하여 누설 전류의 발생 원인을 파악하는데 어려움이 있을 수 있다. 이 경우, 소오스 셀렉트 트랜지스터(T102)도 일반적인 트랜지스터 구조가 아니라, 메모리 셀 트랜지스터와 동일한 구조로 이루어지도록 할 수 있다. Referring to FIG. 5, since the drain select transistor T101 has the same structure as that of the memory cell transistor in the string structure of the test device illustrated in FIG. Can be. In this case, the source select transistor T102 may also have the same structure as that of the memory cell transistor instead of the general transistor structure.

상기에서와 같이, 난드 플래쉬 메모리의 테스트 소자를 기본적인 스트링 구조에서 드레인 셀렉트 트랜지스터(T101)가 메모리 셀 트랜지스터와 동일한 구조로 형성되고, 드레인 셀렉트 라인(DSL)으로 인가되는 전압이 콘트롤 게이트로 인가되면, 누설 전류(A 또는 B)를 모니터링하기 위하여 비트 라인에 8V 이상의 전압을 인가하더라도 플로팅 게이트에 의해 터널 산화막으로부터 콘트롤 게이트로 누설 전류가 발생되는 것을 방지할 수 있어 스트링에서 발생되는 누설 전류(A 또는 B)를 정확하게 모니터링할 수 있다. As described above, when the drain select transistor T101 is formed in the same structure as the memory cell transistor in the basic string structure, and the voltage applied to the drain select line DSL is applied to the control gate of the NAND flash memory, Even if a voltage of 8V or more is applied to the bit line to monitor the leakage current (A or B), it is possible to prevent the leakage current from the tunnel oxide film to the control gate by the floating gate, thereby preventing leakage current (A or B) generated from the string. ) Can be accurately monitored.

또한, 비트 라인에 8V 이상의 전압을 인가하더라도 드레인 셀렉트 트랜지스터가 오프되던 현상이 발생되지 않기 때문에 스트링에서 발생되는 누설 전류(A 또는 B)를 모니터링하여 누설 전류의 원인을 정확하게 파악할 수 있다.
In addition, even if a voltage of 8V or more is applied to the bit line, the drain select transistor does not turn off, so the leakage current (A or B) generated in the string can be monitored to accurately determine the cause of the leakage current.

상술한 바와 같이, 본 발명은 스트링 구조에서 드레인 셀렉트 트랜지스터를 제거하고 비트라인 바이어스가 드레인 셀렉트 트랜지스터에 접속되어 있던 메모리 셀 트랜지스터로 바이어스가 직접 인가되도록 하거나, 드레인 셀렉트 트랜지스터를 메모리 셀 트랜지스터와 동일한 구조로 형성한 상태에서 바이어스를 인가함으로써, 테스트를 위한 고전압 인가 시 드레인 셀렉트 트랜지스터가 오프되거나 게이트 산화막을 통해 누설 전류가 발생되는 것을 방지하면서 테스트를 진행할 수 있어 스트링에서 발생되는 누설 전류의 원인을 정확하게 파악할 수 있다. As described above, the present invention removes the drain select transistor from the string structure and allows the bias to be directly applied to the memory cell transistor having the bit line bias connected to the drain select transistor, or the drain select transistor to the same structure as the memory cell transistor. By applying a bias in the formed state, the test can be performed while preventing the drain select transistor from turning off or generating a leakage current through the gate oxide when the high voltage is applied for the test, thereby accurately determining the cause of the leakage current generated in the string. have.

Claims (5)

소오스에 연결된 소오스 셀렉트 트랜지스터와 상기 소오스 셀렉트 트랜지스터 및 비트라인 사이에 직렬로 연결된 다수의 메모리 셀 트랜지스터들로 스트링이 이루어지고, A string is formed of a source select transistor connected to a source and a plurality of memory cell transistors connected in series between the source select transistor and the bit line. 상기 비트라인에 테스트를 위한 고전압이 인가되더라도 상기 비트리인과 연결되는 메모리 셀 트랜지스터가 오프되는 것을 방지하면서 상기 스트링의 누설 전류 특성을 모니터링 할 수 있는 난드 플래쉬 메모리의 테스트 소자.A test device of a NAND flash memory capable of monitoring a leakage current characteristic of the string while preventing a memory cell transistor connected to the bit line from being turned off even when a high voltage for a test is applied to the bit line. 비트라인과 소오스 사이에 직렬로 연결된 다수의 메모리 셀 트랜지스터들로 스트링이 이루어지고, The string consists of a number of memory cell transistors connected in series between the bit line and the source, 상기 비트라인에 테스트를 위한 고전압이 인가되더라도 상기 다수의 메모리 셀 트랜지스터의 첫 번째 메모리 셀 트랜지스터가 오프되는 것을 방지하면서 상기 스트링의 누설 전류 특성을 모니터링 할 수 있는 난드 플래쉬 메모리의 테스트 소자.A test device of a NAND flash memory capable of monitoring leakage current characteristics of the string while preventing a first memory cell transistor of the plurality of memory cell transistors from being turned off even when a high voltage for a test is applied to the bit line. 비트라인에 연결되는 드레인 셀렉트 트랜지스터, 소오스에 연결되는 소오스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속된 메모리 셀 트랜지스터들로 스트링이 이루어지고, 상기 드레인 셀렉트 트랜지스터가 상기 메모리 셀 트랜지스터와 동일한 구조로 이루어져, A string is formed of a drain select transistor connected to a bit line, a source select transistor connected to a source, a memory cell transistor connected in series between the drain select transistor and the source select transistor, and the drain select transistor is connected to the memory cell. Made up of the same structure as the transistor, 상기 비트라인에 테스트를 위한 고전압이 인가되더라도 상기 드레인 셀렉트 트랜지스터가 오프되는 것을 방지하면서 상기 스트링의 누설 전류 특성을 모니터링 할 수 있는 난드 플래쉬 메모리의 테스트 소자.The test device of the NAND flash memory capable of monitoring the leakage current characteristics of the string while preventing the drain select transistor from being turned off even when a high voltage for a test is applied to the bit line. 비트라인에 연결되는 드레인 셀렉트 트랜지스터, 소오스에 연결되는 소오스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터와 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속된 메모리 셀 트랜지스터들로 스트링이 이루어지고, 상기 드레인 셀렉트 트랜지스터 및 상기 셀렉트 트랜지스터가 상기 메모리 셀 트랜지스터와 동일한 구조로 이루어져, A string is formed of a drain select transistor connected to a bit line, a source select transistor connected to a source, memory cell transistors connected in series between the drain select transistor and the source select transistor, and the drain select transistor and the select transistor Has the same structure as the memory cell transistor, 상기 비트라인에 테스트를 위한 고전압이 인가되더라도 상기 드레인 셀렉트 트랜지스터가 오프되는 것을 방지하면서 상기 스트링의 누설 전류 특성을 모니터링 할 수 있는 난드 플래쉬 메모리의 테스트 소자.The test device of the NAND flash memory capable of monitoring the leakage current characteristics of the string while preventing the drain select transistor from being turned off even when a high voltage for a test is applied to the bit line. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 메모리 셀 트랜지스터의 게이트가 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층 구조로 이루어진 난드 플래쉬 메모리의 테스트 소자.And a gate of the memory cell transistor having a stacked structure of a tunnel oxide film, a floating gate, a dielectric film, and a control gate.
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