KR101053481B1 - Output circuit of semiconductor device - Google Patents
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Abstract
본 발명은 출력단자와 다수의 외부전원 단자 간에 제공되는 다수의 풀업신호 출력회로들 및 출력단자와 접지단자 간에 제공되는 다수의 풀다운 회로를 포함하는 출력 드라이버, 내부회로로부터 데이터를 수신할 장치가 동기식 또는 비동기식 장치인지에 따라, 장치를 구동하기 위한 외부전원의 레벨 크기에 따라 출력 드라이버의 풀업신호 출력회로 및 풀다운신호 출력회로를 구동하기 위한 풀업 출력 프리 드라이버 및 풀다운 출력 프리 드라이버를 포함하는 반도체 장치의 출력회로로 이루어진다.The present invention relates to an output driver including a plurality of pull-up signal output circuits provided between an output terminal and a plurality of external power supply terminals, and a plurality of pull-down circuits provided between an output terminal and a ground terminal. Or a pull-up output pre-driver and a pull-down output pre-driver for driving the pull-up signal output circuit and the pull-down signal output circuit of the output driver according to the level of the external power source for driving the device, depending on whether the device is an asynchronous device. It consists of an output circuit.
출력회로, 비동기, 동기, VCCQ, 슬루 레이트, 핫캐리어 Output Circuit, Asynchronous, Synchronous, VCCQ, Slew Rate, Hot Carrier
Description
본 발명은 반도체 장치의 출력회로에 관한 것으로, 특히 출력 프리 드라이버 및 출력 드라이버를 구비한 반도체 장치의 출력회로에 관한 것이다. The present invention relates to an output circuit of a semiconductor device, and more particularly to an output circuit of a semiconductor device having an output pre-driver and an output driver.
반도체 장치는 내부 회로로부터 발생된 출력신호를 출력하기 위한 출력회로를 포함한다. The semiconductor device includes an output circuit for outputting an output signal generated from an internal circuit.
도 1은 종래기술에 따른 출력회로를 설명하기 위한 도면이고, 도 2는 종래기술에 따른 출력회로의 출력신호를 설명하기 위한 파형도이며, 도 3은 서로 다른 모드에 따른 임피던스 변화를 설명하기 위한 그래프이다. 1 is a view for explaining the output circuit according to the prior art, Figure 2 is a waveform diagram for explaining the output signal of the output circuit according to the prior art, Figure 3 is a diagram for explaining the change in impedance according to different modes It is a graph.
도 1을 참조하면, 출력회로는 내부회로로부터 출력된 출력신호(DOUT)를 인가받아 풀업 신호(UP) 또는 풀다운 신호(DO)를 출력하기 위한 출력 프리 드라이버(10)와, 풀업 신호(UP) 또는 풀다운 신호(DO)에 따라 외부전원(VCCQ)을 이용하여 패키지의 출력단자(DQ)로 출력신호를 출력하기 위한 출력 드라이버(20)를 포함한다. Referring to FIG. 1, the output circuit receives an output signal DOUT output from an internal circuit and outputs a pre-driver 10 for outputting a pull-up signal UP or a pull-down signal DO, and a pull-up signal UP. Or an
출력회로의 동작을 설명하면, 출력신호(DOUT)가 하이(high)이면 출력 프리 드라이버(10)는 로우(low)의 풀업 신호(UP) 및 풀다운 신호(DO)를 출력한다. 풀업 신호(UP) 및 풀다운 신호(DO)가 로우이면 출력 드라이버(20)는 하이의 출력신호를 출력단자(DQ)로 출력한다. Referring to the operation of the output circuit, when the output signal DOUT is high, the output pre-driver 10 outputs a low pull-up signal UP and a pull-down signal DO. If the pull-up signal UP and the pull-down signal DO are low, the
출력신호(DOUT)가 로우(low)이면 출력 프리 드라이버(10)는 하이(high)의 풀업 신호(UP) 및 풀다운 신호(DO)를 출력하고, 이에 따라 출력 드라이버(20)는 로우의 출력신호를 출력단자(DQ)로 출력한다. 또는, 출력신호(DOUT)가 하이이면 출력 프리 드라이버(10)는 로우의 풀업 신호(UP) 및 풀다운 신호(DO)를 출력하고, 이에 따라 출력 드라이버(20)는 하이의 출력신호를 출력단자(DQ)로 출력한다. If the output signal DOUT is low, the output pre-driver 10 outputs a high pull-up signal UP and a pull-down signal DO, and accordingly, the
출력단자(DQ)로 출력되는 출력신호의 슬루 레이트(slew rate; 단위시간당 출력전압의 변화량)는 도 2와 같다. 슬루 레이트는 외부전원의 레벨에 따라 변하게 된다. A slew rate of the output signal output to the output terminal DQ is shown in FIG. 2. The slew rate changes with the level of the external power source.
도 3을 참조하면, 출력파형(DQ/DQS)은 상술한 외부전원(VCCQ)의 레벨뿐만 아니라, 동기식(Synchronous) 또는 비동기식(Asynchronous)과 같이 서로 다른 모드일 때에도 영향을 받는다. 출력의 임피던스(impedance)는 동기식, 비동기식 또는 외부전원의 레벨에 따라 변화될 수 있다. Referring to FIG. 3, the output waveforms DQ / DQS are affected not only in the level of the external power supply VCCQ described above but also in different modes such as synchronous or asynchronous. The impedance of the output can vary depending on the level of the synchronous, asynchronous or external power supply.
외부전원(VCCQ)으로 주로 1.8V의 저레벨(L) 또는 3.3V의 고레벨(H)이 사용되기 때문에, 임피던스는 외부전원(VCCQ)의 레벨과 동기식 또는 비동기식 모드에 따라 각기 다른 값을 갖는다. 따라서, 외부전원(VCCQ) 및 구동 방식(동기식 또는 비동기식)을 고려하지 않은 상태에서 출력단자(DQ)를 통해 출력되는 데이터의 신뢰도가 저하될 수 있다. Since the low level L of 1.8 V or the high level H of 3.3 V is mainly used for the external power supply VCCQ, the impedance has different values depending on the level of the external power supply VCCQ and the synchronous or asynchronous mode. Therefore, the reliability of data output through the output terminal DQ may be lowered without considering the external power supply VCCQ and the driving method (synchronous or asynchronous).
본 발명이 해결하고자 하는 과제는, 동기식, 비동기식, 고전압 또는 저전압 외부전원이 사용되는 반도체 장치 모두에 적용하여 서로 다른 모드에서 각 모드에 맞는 출력신호를 출력하기 위한 반도체 장치의 출력회로를 제시한다. SUMMARY OF THE INVENTION An object of the present invention is to provide an output circuit of a semiconductor device for outputting an output signal for each mode in different modes applied to all semiconductor devices in which synchronous, asynchronous, high voltage or low voltage external power sources are used.
본 발명의 실시 예에 따른 반도체 장치의 출력회로는, 출력단자와 다수의 외부전원 단자 간에 제공되는 다수의 풀업신호 출력회로들 및 출력단자와 접지단자 간에 제공되는 다수의 풀다운 회로를 포함하는 출력 드라이버를 포함한다. 내부회로로부터 데이터를 수신할 장치가 동기식 또는 비동기식 장치인지에 따라, 장치를 구동하기 위한 외부전원의 레벨 크기에 따라 출력 드라이버의 풀업신호 출력회로 및 풀다운신호 출력회로를 구동하기 위한 풀업 출력 프리 드라이버 및 풀다운 출력 프리 드라이버를 포함하는 반도체 장치의 출력회로로 이루어진다. An output circuit of a semiconductor device according to an embodiment of the present invention includes an output driver including a plurality of pull-up signal output circuits provided between an output terminal and a plurality of external power supply terminals and a plurality of pull-down circuits provided between an output terminal and a ground terminal. It includes. A pull-up output pre-driver for driving the pull-up signal output circuit and the pull-down signal output circuit of the output driver according to the level of the external power source for driving the device, depending on whether the device to receive data from the internal circuit is a synchronous or asynchronous device; The output circuit of the semiconductor device including the pull-down output pre-driver.
본 발명에 의하면, 외부전원 및 구동 방식에 따라 각각의 모드에 맞는 출력신호를 출력할 수 있으므로, 출력신호의 신뢰도를 향상시킬 수 있다. According to the present invention, since the output signal for each mode can be output in accordance with the external power source and the driving method, the reliability of the output signal can be improved.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided for complete information.
도 4는 본 발명에 따른 출력회로를 설명하기 위한 도면이다. 4 is a view for explaining an output circuit according to the present invention.
출력회로는 출력 프리 드라이버(100), 풀업 출력 프리 드라이버(210), 풀다운 출력 프리 드라이버(220) 및 출력 드라이버(300)를 포함한다. The output circuit includes an output pre-driver 100, a pull-up output pre-driver 210, a pull-down output pre-driver 220, and an
출력 프리 드라이버(100)는 내부회로의 출력신호(DOUT)에 따라 동작하여 저전압 풀업신호(PU_L) 및 저전압 풀다운신호(PD_L)를 출력하거나, 고전압 풀업신호(PU_H) 및 고전압 풀다운신호(PD_H)를 출력한다. 'PU_Hb'는 고전압 풀업신호(PU_H)가 반전된 신호이고, 'PD_Hb'는 고전압 풀다운신호(PD_H)가 반전된 신호이다. The output pre-driver 100 operates according to the output signal DOUT of the internal circuit to output the low voltage pull-up signal PU_L and the low voltage pull-down signal PD_L, or output the high voltage pull-up signal PU_H and the high voltage pull-down signal PD_H. Output 'PU_Hb' is a signal in which the high voltage pull-up signal PU_H is inverted, and 'PD_Hb' is a signal in which the high voltage pull-down signal PD_H is inverted.
풀업 출력 프리 드라이버(210) 및 풀다운 출력 프리 드라이버(220)는 고전압 풀업신호(PU_H), 고전압 풀다운신호(PD_H)와 함께 반도체 장치의 모드에 따라 입력되는 다수의 모드 선택신호들(PU_H, PU_L, Sync_L, Sync_H, ASync_L, ASync_H, SUP, PD_H 및 PD_L)에 응답하여 각종 출력신호들(PU_Sync_L, PU_Sync_H, PU_ASync_L, PU_ASync_H, PD_Sync_L, PD_Sync_H, PD_ASync_L 및 PD_ASync_H)을 출력한다. The pull-up output pre-driver 210 and the pull-down output pre-driver 220 are coupled with the high voltage pull-up signal PU_H and the high voltage pull-down signal PD_H according to the mode of the semiconductor device. The mode selection signals PU_H, PU_L, Outputs various output signals PU_Sync_L, PU_Sync_H, PU_ASync_L, PU_ASync_H, PD_Sync_L, PD_Sync_H, PD_ASync_L and PD_ASync_H in response to Sync_L, Sync_H, ASync_L, ASync_H, SUP, PD_H and PD_L.
구체적으로, 상기 각종 모드 선택신호들은 내부회로로부터 출력하고자 하는 출력신호인 풀업신호 및 풀다운신호 중, 외부전원이 고전압인 경우 발생되는 고전압 풀업신호(PU_H) 및 고전압 풀다운신호(PD_H)와, 외부전원이 저전압인 경우 발생되는 저전압 풀업신호(PU_L) 및 저전압 풀다운신호(PD_L)를 포함한다. 상기 각종 모드 선택신호들은 동기식(synchronous) 모드에서 출력되는 고전압 동기신호(Sync_H) 및 저전압 동기신호(Sync_L)와, 비동기식(asynchronous) 모드에서 출력되는 고전압 비동기신호(ASync_H) 및 저전압 비동기신호(ASync_L)와, 외부전원의 레벨에 따라 결정되는 외부전원 선택신호(SUP)를 포함한다. In detail, the various mode selection signals include a high voltage pull-up signal PU_H and a high voltage pull-down signal PD_H, which are generated when an external power source is a high voltage, from among pull-up signals and pull-down signals that are output signals to be output from an internal circuit. The low voltage pull-up signal PU_L and the low voltage pull-down signal PD_L generated when the low voltage is included are included. The various mode selection signals include a high voltage sync signal Sync_H and a low voltage sync signal Sync_L output in a synchronous mode, and a high voltage asynchronous signal ASync_H and a low voltage asynchronous signal ASync_L output in an asynchronous mode. And an external power source selection signal SUP determined according to the level of the external power source.
상기 각종 출력신호들은 동기식 저전압 풀업신호(PU_Sync_L), 비동기식 저전압 풀업신호(PU_ASync_L), 동기식 고전압 풀업신호(PU_Sync_H), 비동기식 고전압 풀업신호(PU_ASync_H), 동기식 저전압 풀다운신호(PD_Sync_L), 비동기식 저전압 다운신호(PD_ASync_L), 동기식 고전압 다운신호(PD_Sync_H) 및 비동기식 고전압 다운신호(PD_ASync_H)를 포함한다. The various output signals include the synchronous low voltage pull up signal PU_Sync_L, the asynchronous low voltage pull up signal PU_ASync_L, the synchronous high voltage pull up signal PU_Sync_H, the asynchronous high voltage pull up signal PU_ASync_H, the synchronous low voltage pull down signal PD_Sync_L, and the asynchronous low voltage down signal PD_ASync_L), synchronous high voltage down signal PD_Sync_H, and asynchronous high voltage down signal PD_ASync_H.
출력 드라이버(300)는 풀업 출력 프리 드라이버(210) 및 풀다운 출력 프리 드라이버(220)로부터 출력된 신호들에 따라 출력단자(DQ)로 출력신호를 출력한다. The
상술한 각각의 드라이버들을 구체적으로 설명하면 다음과 같다. Each of the above-described drivers will be described in detail as follows.
도 5는 본 발명에 따른 출력 프리 드라이버를 설명하기 위한 회로도이다.5 is a circuit diagram illustrating an output predriver according to the present invention.
출력 프리 드라이버(100)는 내부회로의 출력신호(DOUT)에 따라 동작하여 저전압 풀업신호(PU_L) 및 저전압 풀다운신호(PD_L)를 출력하는 저전압 구동회로(110)와, 내부회로의 출력신호(DOUT)에 따라 동작하여 고전압 풀업신호(PU_H) 및 고전압 풀다운신호(PD_H)를 출력하는 고전압 구동회로(120)를 포함한다. 이때, 'PU_Hb'는 고전압 풀업신호(PU_H)가 반전된 신호이고, 'PD_Hb'는 고전압 풀다운신호(PD_H)가 반전된 신호이다. The output pre-driver 100 operates according to the output signal DOUT of the internal circuit to output the low voltage pull-up signal PU_L and the low voltage pull-down signal PD_L, and the output signal DOUT of the internal circuit. The high
저전압 구동회로(110)는 제1 전원전압단자(Vcc1)와 접지단자(Vss) 사이에 직렬로 연결되어 내부회로의 출력신호(DOUT)에 따라 저전압 풀업신호(PU_L)를 출력하는 제1 PMOS 스위칭 소자(T1) 및 제2 NMOS 스위칭 소자(T2)를 포함하며, 제1 전원전압단자(Vcc1)와 접지단자(Vss) 사이에 직렬로 연결되어 저전압 풀다운신호(PD_L)를 출력하는 제3 PMOS 스위칭 소자(T3) 및 제4 스위칭 NMOS 소자(T4)를 포함한다. The low
고전압 구동회로(120)는 제2 전원전압단자(Vcc2)와 접지단자(Vss) 사이에 직렬로 연결되어 고전압 풀업신호(PU_H)를 출력하는 제5 PMOS 스위칭 소자(T5) 및 제6 NMOS 스위칭 소자(T6)를 포함하며, 제2 전원전압단자(Vcc2)와 접지단자(Vss) 사이에 직렬로 연결되어 고전압 풀다운신호(PD_H)를 출력하는 제7 PMOS 스위칭 소자(T7) 및 제8 NMOS 스위칭 소자(T8)를 포함한다. The high
도 6은 본 발명에 따른 풀업 출력 프리 드라이버를 설명하기 위한 회로도이다. 6 is a circuit diagram illustrating a pull-up output pre-driver according to the present invention.
풀업 출력 프리 드라이버(210)는 고전압 풀업신호 제어회로(211), 고전압 풀업신호 출력회로(212), 비동기식 풀업신호 출력회로(213), 동기식 풀업신호 출력회로(214), 저전압 풀업신호 전달회로(215) 및 저전압 풀업신호 출력회로(216)를 포함한다. The pull-up output pre-driver 210 includes a high voltage pull-up
각각의 회로를 구체적으로 설명하면 다음과 같다.The detailed description of each circuit is as follows.
고전압 풀업신호 제어회로(211)는 반전된 고전압 풀업신호(PU_Hb) 및 고전압 풀업신호(PU_H)에 응답하여 제1 노드(Node1)로 출력신호를 출력한다. 고전압 풀업신호 제어회로(211)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제3 스위칭 소자(S3) 및 제1 스위칭 소자(S1)를 포함하며, 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제4 스위칭 소자(S4) 및 제2 스위칭 소자(S2)를 포함한다. 제3 스위칭 소자(S3)와 제4 스위칭 소자(S4)는 PMOS 트랜지스터로 구현되며, 드레인(drain)이 전원전압단자(Vcc)인 제4 노드(Node4)에 공통으로 연결된다. 제1 스위칭 소자(S1)와 제2 스위칭 소자(N2)는 소스(source)가 접지단자(Vss)인 제3 노드(Node3)에 공통으로 연결된다. 제2 스위칭 소자(S2)는 고전압 풀업신호(PU_H)에 따라 제1 노드(Node1)와 접지단자(Vss)를 연결하며, 제1 스위칭 소자(S1)는 반전된 풀업신호(PU_Hb)에 따라 제2 노드(Node2)와 접지단자(Vss)를 연결한다. 제3 스위칭 소자(S3)는 제1 노드(Node1)의 전위에 따라 전원전압단자(Vcc)와 제2 노드(Node2)를 연결하고, 제4 스위칭 소자(S4)는 제2 노드(Node2)의 전위에 따라 전원전압단자(Vcc)와 제1 노드(Node1)를 연결한다. The high voltage pull-up
고전압 풀업신호 출력회로(212)는 고전압 풀업신호 제어회로(211)의 출력신호에 따라 동기식 고전압 풀업신호(PU_Sync_H)를 출력하는 동기식 풀업신호 발생회로(U1)와, 비동기식 고전압 풀업신호(PU_ASync_H)를 출력하는 비동기식 풀업신호 발생회로(U2)를 포함한다. The high voltage pull-up
동기식 풀업신호 발생회로(U1)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제1 PMOS 소자(P1), 제1 NMOS 소자(N1) 및 제2 NMOS 소자(N2)를 포함한다. 제1 PMOS 소자(P1) 및 제1 NMOS 소자(N1)는 고전압 풀업신호 제어회로(211)의 출력신호에 따라 동작하며, 제2 NMOS 소자(N2)는 고전압 동기신호(Sync_H)에 따라 동작한다. 고전압 동기신호(Sync_H)와 고전압 풀업신호 제어회로(211)의 출력신호가 모두 하이(high)이면 로우의 동기식 고전압 출업신호(PU_Sync_H)를 출력하고, 고전압 풀업신호 제어회로(211)의 출력신호가 로우(low)이면 하이의 동기식 고전압 풀업신호(PU_Sync_H)를 출력한다. The synchronous pull-up signal generating circuit U1 may connect the first PMOS device P1, the first NMOS device N1, and the second NMOS device N2 connected in series between the power supply voltage terminal Vcc and the ground terminal Vss. Include. The first PMOS device P1 and the first NMOS device N1 operate according to the output signal of the high voltage pull-up
비동기식 풀업신호 발생회로(U2)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제2 PMOS 소자(P2), 제3 NMOS 소자(N3) 및 제4 NMOS 소자(N4)를 포함한다. 제2 PMOS 소자(P2) 및 제3 NMOS 소자(N3)는 고전압 풀업신호 제어회로(211)의 출력신호에 따라 동작하며, 제4 NMOS 소자(N4)는 제7 노드(Node7)의 전위에 따라 동작한다. 제7 노드(Node7)의 전위는 비동기식 풀업신호 출력회로(213)에 의해 결정된다. 만약, 제7 노드(Node7)의 전위와 고전압 풀업신호 제어회로(211)의 출력신호가 모두 하이이면 제6 노드(Node6)를 통해 로우의 비동기식 고전압 풀업신호(PU_ASync_H)가 출력되며, 고전압 풀업신호 제어회로(211)의 출력신호가 로우이면 제6 노드(Node6)를 통해 하이의 비동기식 고전압 풀업신호(PU_ASync_H)가 출력된다. The asynchronous pull-up signal generating circuit U2 is configured to connect the second PMOS device P2, the third NMOS device N3, and the fourth NMOS device N4 connected in series between the power supply voltage terminal Vcc and the ground terminal Vss. Include. The second PMOS device P2 and the third NMOS device N3 operate according to the output signal of the high voltage pull-up
특히, 고전압 풀업신호 출력회로(212)를 구성하는 제1 PMOS 소자(P1), 제1 NMOS 소자(N1), 제2 NMOS 소자(N2), 제2 PMOS 소자(P2), 제3 NMOS 소자(N3) 및 제4 NMOS 소자(N4)는 저전압 풀업신호와 관련된 출력신호를 출력하는 다른 회로들을 구 성하는 소자들보다 긴 채널(channel)을 갖도록 형성한다. 이는, 저전압보다 상대적으로 높은 고전압을 사용하는 경우, 저전압을 사용할 때보다 핫캐리어(hot-carrier)가 발생할 확률이 높기 때문에 이를 방지하기 위함이다. In particular, the first PMOS device P1, the first NMOS device N1, the second NMOS device N2, the second PMOS device P2, and the third NMOS device constituting the high voltage pull-up signal output circuit 212 ( N3) and the fourth NMOS element N4 are formed to have a longer channel than elements that constitute other circuits that output an output signal associated with the low voltage pull-up signal. This is to prevent this, because when using a high voltage relatively higher than the low voltage, there is a higher probability of generating a hot-carrier than when using a low voltage.
비동기식 풀업신호 출력회로(213)는 전원전압단자(Vcc)와 제6 노드(Node6) 사이에 직렬로 연결된 제5 PMOS 소자(P5), 제6 PMOS 소자(P6), 제7 NMOS 소자(N7) 및 제8 NMOS 소자(N8)를 포함한다. 제5 PMOS 소자(P5)는 제7 노드(Node7)의 전위에 따라 동작하고, 제6 PMOS 소자(P6) 및 제7 NMOS 소자(N7)는 제9 노드(Node9)의 전위에 따라 동작한다. 제6 PMOS 소자(P6) 및 제7 NMOS 소자(N7) 사이는 제6 노드(Node6)가 연결되어 비동기식 고전압 풀업신호(PU_ASync_H)가 출력된다. 만약, 외부전원 선택신호(SUP) 및 저전압 풀업신호(PU_L)가 모두 하이이면 로우의 비동기식 고전압 풀업신호(PU_ASync_L)가 출력된다. The asynchronous pull-up
동기식 풀업신호 출력회로(214)는 고전압 동기신호(Sync_H) 및 저전압 동기신호(Sync_L)에 따라 동기식 리셋신호(Sync_rst)를 출력하는 오아 게이트(OR)와, 동기식 리셋신호(Sync_rst)에 따라 동작하며 전원전압단자(Vcc)와 제5 노드(Node5) 사이에 연결된 제9 스위칭 소자(N9)를 포함한다. 또한, 동기식 풀업신호 출력회로(214)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제3 PMOS 소자(P3), 제4 PMOS 소자(P4), 제5 NMOS 소자(N5) 및 제6 NMOS 소자(N6)를 포함한다. 제6 NMOS 소자(N6)는 저전압 동기신호(Sync_L)에 따라 동작하며, 제3 PMOS 소자(P3)는 인버터(INV2)에 의해 반전된 저전압 동기신호(Sync_L)에 따라 동작한다. 제4 PMOS 소자(P4) 및 제5 NMOS 소자(N5)는 반전된 저전압 풀업신호(PU_L)에 따라 동작한다. 제4 PMOS 소자(P4)와 제5 NMOS 소자(N5) 사이의 제5 노드(Node5)를 통해 동기식 고전압 풀업신호(PU_Sync_H)가 출력된다. The synchronous pull-up
저전압 풀업신호 전달회로(215)는 인버터를 통해 저전압 풀업신호(PU_L)를 반전시킨다. The low voltage pull-up
저전압 풀업신호 출력회로(216)는 저전압 동기신호(Sync_L)에 따라 동작하며 전원전압단자(Vcc)와 제11 노드(Node11) 사이에 연결된 제7 PMOS 소자(P7)와, 저전압 풀업신호 전달회로(215)의 출력신호에 따라 동작하며 전원전압단자(Vcc)와 제11 노드(Node11) 사이에 연결된 제8 PMOS 소자(P8)와, 외부전원 선택신호(SUP)에 따라 동작하며 전원전압단자(Vcc)와 제12 노드(Node12) 사이에 연결된 제9 PMOS 소자(P9)와, 저전압 풀업신호 전달회로(215)의 출력신호에 따라 동작하며 전원전압단자(Vcc)와 제12 노드(Node12) 사이에 연결된 제10 PMOS 소자(P10)를 포함한다. 또한, 저전압 풀업신호 출력회로(216)는 제11 노드(Node11)와 접지단자(Vss) 사이에 직렬로 연결되어 저전압 풀업신호 전달회로(215)의 출력신호에 따라 동작하는 제9 NMOS 소자(N9)와 저전압 동기신호(Sync_L)에 따라 동작하는 제10 NMOS 소자(N10)를 포함하며, 제12 노드(Nose12)와 접지단자(Vss) 사이에 직렬로 연결되어 저전압 풀업신호 전달회로(215)의 출력신호에 따라 동작하는 제11 NMOS 소자(N11)와 외부전원 선택신호(SUP)에 따라 동작하는 제12 NMOS 소자(N12)를 포함한다. 제7 및 제8 PMOS 소자들(P7 및 P8)과 제9 및 제10 NMOS 소자들(N9 및 N10)의 동작에 의해 제11 노드(Node11)를 통해 동기식 저전압 풀업신호(PU_Sync_L)가 출력된다. 또한, 제9 및 제10 PMOS 소자들(P9 및 P10)과 제11 및 제12 NMOS 소자들(N11 및 N12)의 동작 에 의해 제12 노드(Node12)를 통해 비동기식 저전압 풀업신호(PU_ASync_L)가 출력된다. The low voltage pull-up
상술한 구성을 참조하여 풀업 출력 프리 드라이버(210)의 동작을 설명하면 다음과 같다. Referring to the configuration described above with reference to the operation of the pull-up
반도체 장치의 외부전원(VCCQ)은 두 가지 레벨의 전원을 주로 사용하는데, 저전압으로는 1.8V를 사용하고, 고전압으로는 3.3V를 사용한다. 이때 외부전원(VCCQ)의 레벨은 반도체 장치에 따라 다양하게 바꿀 수 있다. 외부전원(VCCQ)은 반도체 장치의 제조시 결정되는데, 예를 들면, 반도체 장치에 외부전원(VCCQ)을 저전압 또는 고전압을 사용할 것인지를 선택하는 패드를 각각 형성하고, 패키징시 이들 중 사용하지 않을 패드를 커팅(cutting)할 수 있다. 이에 따라, 연결된 패드를 통해 제어부(미도시)에서는 저전압 또는 고전압 신호를 발생시킨다. 또한, 동기식(synchronous) 또는 비동기식(asynchronous) 모드 또한 제어부에서 선택적으로 식별 신호를 출력한다. The external power supply (VCCQ) of the semiconductor device mainly uses two levels of power. The low voltage is 1.8V and the high voltage is 3.3V. In this case, the level of the external power supply VCCQ may be variously changed according to the semiconductor device. The external power supply VCCQ is determined at the time of manufacture of the semiconductor device. For example, pads for selecting whether to use the low voltage or high voltage for the external power supply VCCQ are formed in the semiconductor device, and pads which are not to be used during packaging are respectively used. Can be cut. Accordingly, the controller (not shown) generates a low voltage or high voltage signal through the connected pad. In addition, the synchronous or asynchronous mode also selectively outputs an identification signal from the control unit.
반도체 장치가 비동기식(asynchronous)으로 동작하고 외부전원(VCCQ)이 고전압인 경우, 외부전원 선택신호(SUP)는 로우가 되고, 인버터(INV1)를 통해 반전된 신호가 제4 NMOS 소자(N4)에 인가되어 제4 NMOS 소자(N4)가 턴 온 된다. 이때, 고전압 풀업신호(PU_H)가 하이이면, 반전된 풀업신호(PU_Hb)는 로우가 되므로 제1 노드(Node1)의 전위는 로우가 된다. 제1 노드(Node1)의 전위가 로우이면, 동기식 풀 업신호 발생회로(U1) 및 비동기식 풀업신호 발생회로(U2)에 의해 하이의 동기식 고전압 풀업신호(PU_Sync_H) 및 비동기식 고전압 풀업신호(PU_ASync_H)가 출력된다. 즉, 반도체 장치가 비동기식(asynchronous)이고 외부전원(VCCQ)이 고전압이며, 고전압 풀업신호(PU_H)가 인에이블 되면, 비동기식 풀업신호 출력회로(213) 및 동기식 풀업신호 출력회로(214)의 영향을 받지않고 동기식 고전압 풀업신호(PU_Sync_H) 및 비동기식 고전압 풀업신호(PU_ASync_H)는 하이로 출력된다. 고전압 풀업신호(PU_H)가 로우이면, 반전된 풀업신호(PU_Hb)는 하이가 되므로 제1 노드(Node1)의 전위는 하이가 된다. 제1 노드(Node1)의 전위가 하이이면, 동기식 풀업신호 발생회로(U1) 및 비동기식 풀업신호 발생회로(U2)에 의해 로우의 동기식 고전압 풀업신호(PU_Sync_H) 및 비동기식 고전압 풀업신호(PU_ASync_H)가 출력된다. 또한, 외부전원 선택신호(SUP)가 로우이므로, 제8 NMOS 소자(N8) 및 제5 PMOS 소자(P5)는 모두 턴 오프 되어 있다. 따라서, 저전압 풀업신호(PU_L)는 비동기식 고전압 풀업신호(PU_ASync_H)에 영향을 주지 않는다. When the semiconductor device operates asynchronously and the external power supply VCCQ is a high voltage, the external power supply selection signal SUP goes low, and the signal inverted through the inverter INV1 is applied to the fourth NMOS device N4. The fourth NMOS device N4 is turned on by being applied. At this time, when the high voltage pull-up signal PU_H is high, the inverted pull-up signal PU_Hb is low, so the potential of the first node Node1 is low. When the potential of the first node Node1 is low, the synchronous high voltage pull-up signal PU_Sync_H and the asynchronous high voltage pull-up signal PU_ASync_H of the high are generated by the synchronous pull-up signal generating circuit U1 and the asynchronous pull-up signal generating circuit U2. Is output. That is, when the semiconductor device is asynchronous, the external power supply VCCQ is high voltage, and the high voltage pull-up signal PU_H is enabled, the influence of the asynchronous pull-up
반도체 장치가 비동기식(asynchronous)으로 동작하고 외부전원(VCCQ)이 저전압인 경우, 외부전원 선택신호(SUP)는 하이가 되므로, 제8 NMOS 소자(N8) 및 제5 PMOS 소자(P5)가 턴 온 된다. 이때, 저전압 풀업신호(PU_L)에 응답하여 비동기식 고전압 풀업신호(PU_ASync_H)가 출력될 수 있다. 특히, 외부전원 선택신호(SUP)가 하이이므로, 제4 NMOS 소자(N4)는 턴 오프 되어 있다. 따라서, 제2 PMOS 소자(P2)가 턴 온 될 때에만 비동기식 고전압 풀업신호(PU_ASync_H)에 영향을 주고, 제3 NMOS 소자(N3)는 제1 노드(Node1)의 전위에 관계없이 비동기식 고전압 풀업신호(PU_ASync_H)에 영향을 주지 못한다. When the semiconductor device operates asynchronously and the external power supply VCCQ is low, the external power supply selection signal SUP becomes high, so that the eighth NMOS device N8 and the fifth PMOS device P5 are turned on. do. In this case, the asynchronous high voltage pull-up signal PU_ASync_H may be output in response to the low voltage pull-up signal PU_L. In particular, since the external power source selection signal SUP is high, the fourth NMOS element N4 is turned off. Therefore, the asynchronous high voltage pull-up signal PU_ASync_H is affected only when the second PMOS device P2 is turned on, and the third NMOS device N3 is an asynchronous high voltage pull-up signal regardless of the potential of the first node Node1. It does not affect (PU_ASync_H).
고전압 풀업신호(PU_ASync_H)가 하이 일 때에는, 출력 드라이버(도 8의 300)의 풀업신호 출력회로(310)에서 출력되는 신호가 없기 때문에 출력단자(DQ)로 출력되는 출력신호에 영향을 주지 않는다. 이에 따라, 제2 PMOS 소자(P2)의 소스(source)단에는 콘트롤(control)을 위한 PMOS 소자를 연결하지 않는다. 또한, 외부전원 선택신호(SUP)가 하이이므로, 저전압 풀업신호(PU_L)가 로우일 때, 제8 NMOS 소자(N8) 및 제7 NMOS 소자(N7)가 턴 온 되므로 로우의 비동기식 고전압 풀업신호(PU_ASync_H)가 출력된다. When the high voltage pull-up signal PU_ASync_H is high, since there is no signal output from the pull-up
즉, 비동기식(asynchronous)이고 외부전원(VCCQ)이 저전압(예컨대, 1.8V)일 때, 비동기식 풀업신호 출력회로(213)에 의해 비동기식 고전압 풀업신호(PU_ASync_H)는 로우로 출력된다. That is, when the asynchronous and the external power supply VCCQ is a low voltage (eg, 1.8 V), the asynchronous high voltage pull-up signal PU_ASync_H is output low by the asynchronous pull-up
반도체 장치가 동기식(synchronous)으로 동작하고 외부전원(VCCQ)이 고전압인 경우, 고전압 동기신호(Sync_H)는 하이가 되고, 저전압 동기신호(Sync_L)는 로우가 되므로, 동기식 리셋신호(Sync_rst)는 하이가 된다. 이에 따라, 제9 스위칭 소자(S9)는 턴 오프되어 동기식 고전압 풀업신호(PU_Sync_H)에 영향을 주지 않는다. 고전압 풀업신호(PU_Sync_H)는 고전압 풀업신호(PU_H) 및 반전된 풀업신호(PU_Hb)에 응답하여 출력된다. 고전압 풀업신호(PU_H)가 로우일 때, 고전압 동기신호(Sync_H)가 하이이므로, 제4 스위칭 소자(S4), 제1 NMOS 소자(N1) 및 제2 NMOS 소자(N2)가 턴 온 되므로 고전압 풀업신호(PU_Sync_H)는 로우로 출력된다. 이때, 비동기식 고전압 풀업신호(PU_ASync_H)도 동시에 영향을 받게 된다. 즉, 동기식(synchronous) 동작에서는 비동기식(asynchronous) 동작보다 출력 드라이버(도 8의 300)의 많은 출력회로들(도 8의 311 및 312)을 활성화시키게 되므로, 동기식 하이 스피드(synchronous high speed)에서 요구되는 슬루 레이트(slew rate)보다 더 높은 구동 능력으로 동작될 수 있다. When the semiconductor device operates synchronously and the external power supply VCCQ is high voltage, the high voltage sync signal Sync_H becomes high and the low voltage sync signal Sync_L goes low, so the synchronous reset signal Sync_rst becomes high. Becomes Accordingly, the ninth switching element S9 is turned off and does not affect the synchronous high voltage pull-up signal PU_Sync_H. The high voltage pull-up signal PU_Sync_H is output in response to the high voltage pull-up signal PU_H and the inverted pull-up signal PU_Hb. When the high voltage pull-up signal PU_H is low, since the high voltage synchronization signal Sync_H is high, the fourth switching device S4, the first NMOS device N1, and the second NMOS device N2 are turned on, so the high voltage pull-up is performed. The signal PU_Sync_H is output low. At this time, the asynchronous high voltage pull-up signal PU_ASync_H is also affected. That is, in synchronous operation, many output circuits (311 and 312 in FIG. 8) of the output driver (300 in FIG. 8) are activated rather than asynchronous operation, and therefore, a demand for synchronous high speed is required. It can be operated with higher driving capability than the slew rate being.
반도체 장치가 동기식(synchronous)으로 동작하고 외부전원(VCCQ)이 저전압인 경우, 저전압 동기신호(Sync_L) 및 외부전원 선택신호(SUP)는 하이가 된다. 이에 따라, P3 PMOS 소자(P3), 제6 NMOS 소자(N6), 제10 NMOS 소자(N10), 제8 NMOS 소자(N8) 및 제5 PMOS 소자(P5)가 턴 온 된다. 이때, 저전압 풀업신호(PU_L)에 따라 비동기식 고전압 풀업신호(PU_ASync_H) 및 비동기식 저전압 풀업신호(PU_ASync_L)로도 신호가 출력된다. When the semiconductor device operates synchronously and the external power supply VCCQ is low voltage, the low voltage synchronization signal Sync_L and the external power supply selection signal SUP become high. As a result, the P3 PMOS device P3, the sixth NMOS device N6, the tenth NMOS device N10, the eighth NMOS device N8, and the fifth PMOS device P5 are turned on. At this time, the signal is also output as the asynchronous high voltage pull-up signal PU_ASync_H and the asynchronous low voltage pull-up signal PU_ASync_L according to the low voltage pull-up signal PU_L.
도 7은 본 발명에 따른 풀다운 출력 프리 드라이버를 설명하기 위한 회로도이다. 7 is a circuit diagram illustrating a pull-down output pre-driver according to the present invention.
풀다운 출력 프리 드라이버(220)는 고전압 풀다운신호 제어회로(221), 고전압 풀다운신호 출력회로(222), 비동기식 풀다운신호 출력회로(223), 동기식 풀다운신호 출력회로(224), 저전압 풀다운신호 전달회로(225) 및 저전압 풀다운신호 출력회로(226)를 포함한다. The pull-down
각각의 회로를 구체적으로 설명하면 다음과 같다.The detailed description of each circuit is as follows.
고전압 풀다운신호 제어회로(221)는 반전된 풀다운 신호(PD_Hb) 및 고전압 풀다운신호(PD_H)에 따라 제13 노드(Node13)로 출력신호를 출력한다. 고전압 풀다운신호 제어회로(221)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제7 스위칭 소자(S7) 및 제5 스위칭 소자(S5)를 포함하며, 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제8 스위칭 소자(S8) 및 제6 스위칭 소자(S6)를 포함한다. 제7 스위칭 소자(S7)와 제8 스위칭 소자(S8)는 PMOS 트랜지스터로 구현되며, 드레인(drain)이 전원전압단자(Vcc)인 제16 노드(Node16)에 공통으로 연결된다. 제5 스위칭 소자(S5)와 제6 스위칭 소자(S6)는 소스(source)가 접지단자(Vss)인 제15 노드(Node15)에 공통으로 연결된다.ㄷ 제6 스위칭 소자(S6)는 고전압 풀다운신호(PD_H)에 따라 제13 노드(Node13)와 접지단자(Vss)를 연결하며, 제5 스위칭 소자(S5)는 반전된 풀다운신호(PD_Hb)에 따라 제14 노드(Node14)와 접지단자(Vss)를 연결한다. 제7 스위칭 소자(S7)는 제13 노드(Node13)의 전위에 따라 전원전잡단자(Vcc)와 제14 노드(Node14)를 연결하고, 제8 스위칭 소자(S8)는 제14 노드(Node14)의 전위에 따라 전원전압단자(Vcc)와 제13 노드(Node13)를 연결한다. The high voltage pulldown
고전압 풀다운신호 출력회로(222)는 고전압 풀다운신호 제어회로(221)의 출력신호에 따라 동기식 고전압 풀다운신호(PD_Sync_H)를 출력하는 동기식 풀다운신호 발생회로(D1)와, 비동기식 고전압 풀다운신호(PU_ASync_H)를 출력하는 비동기식 풀다운신호 발생회로(D2)를 포함한다. The high voltage pulldown
동기식 풀다운신호 발생회로(D1)는 전원전압단자(Vcc)와 접지단자(Vss) 사이 에 직렬로 연결된 제11 PMOS 소자(P11), 제12 PMOS 소자(P12) 및 제13 NMOS 소자(N13)를 포함한다. 제11 PMOS 소자(P11)는 고전압 동기신호(Sync_H)가 반전된 신호에 따라 동작하며, 제12 PMOS 소자(P12) 및 제13 NMOS 소자(N13)는 고전압 풀다운신호 제어회로(221)의 출력신호에 따라 동작한다. 고전압 동기신호(Sync_H)가 하이이고, 고전압 풀다운신호 제어회로(221)의 출력신호가 로우이면 하이의 동기식 고전압 풀다운신호(PD_Sync_H)를 출력하고, 고전압 풀다운신호 제어회로(221)의 출력신호가 하이이면 동기식 고전압 풀다운신호(PD_Sync_H)가 로우로 출력된다. The synchronous pull-down signal generation circuit D1 may include the eleventh PMOS device P11, the twelfth PMOS device P12, and the thirteenth NMOS device N13 connected in series between the power supply voltage terminal Vcc and the ground terminal Vss. Include. The eleventh PMOS device P11 operates according to a signal in which the high voltage synchronization signal Sync_H is inverted, and the twelfth PMOS device P12 and the thirteenth NMOS device N13 are output signals of the high voltage pull-down
비동기식 풀다운신호 발생회로(D2)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제13 및 제14 PMOS 소자들(P13 및 P14)과 제14 NMOS 소자(N14)를 포함한다. 제14 PMOS 소자(P14) 및 제14 NMOS 소자(N14)는 고전압 풀다운신호 제어회로(221)의 출력신호에 따라 동작하며, 제13 PMOS 소자(P13)는 제19 노드(Node19)의 전위에 따라 동작한다. 제19 노드(Node19)의 전위는 비동기식 풀다운신호 출력회로(223)에 의해 결정된다. 만약, 제19 노드(Node19)의 전위와 고전압 풀다운신호 제어회로(221)의 출력신호가 모두 로우이면 제18 노드(Node18)를 통해 하이의 비동기식 고전압 풀다운신호(PD_ASync_H)가 출력되며, 고전압 풀다운신호 제어회로(221)의 출력신호가 하이이면 제18 노드(Node18)를 통해 로우의 비동기식 고전압 풀다운신호(PD_ASync_H)가 출력된다. The asynchronous pull-down signal generation circuit D2 includes thirteenth and fourteenth PMOS devices P13 and P14 and a fourteenth NMOS device N14 connected in series between a power supply voltage terminal Vcc and a ground terminal Vss. . The fourteenth PMOS device P14 and the fourteenth NMOS device N14 operate according to the output signal of the high voltage pull-down
특히, 고전압 풀다운신호 출력회로(222)를 구성하는 제11 및 제12 PMOS 소자들(P11 및 P12), 제13 NMOS 소자(N13), 제13 및 제14 PMOS 소자들(P13 및 P14) 및 제14 NMOS 소자(N14)는 저전압 풀업신호와 관련된 출력신호를 출력하는 다른 회로 들을 구성하는 소자들보다 긴 채널(channel)을 갖도록 형성한다. 이는, 저전압보다 상대적으로 높은 고전압을 사용하는 경우, 저전압을 사용할 때보다 핫캐리어(hot-carrier)가 발생할 확률이 높기 때문에 이를 방지하기 위함이다. In particular, the eleventh and twelfth PMOS devices P11 and P12, the thirteenth NMOS device N13, the thirteenth and fourteenth PMOS devices P13 and P14 and the twelfth constituting high voltage pull-down
비동기식 풀다운신호 출력회로(223)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제17 PMOS 소자(P17), 제18 PMOS 소자(P18), 제17 NMOS 소자(N17) 및 제18 NMOS 소자(N18)를 포함한다. 제17 PMOS 소자(P17) 및 제18 NMOS 소자(N18)는 외부전원 선택신호(SUP)에 따라 동작하며, 제18 PMOS 소자(P18) 및 제17 NMOS 소자(N17)는 저전압 풀다운신호(PD_L)에 따라 동작한다. The asynchronous pull-down
동기식 풀다운신호 출력회로(224)는 고전압 동기신호(Sync_H) 및 저전압 동기신호(Sync_L)에 따라 동기식 제2 리셋신호(Sync_rstpd)를 출력하는 노아 게이트(NOR)와, 동기식 제2 리셋신호(Sync_rstpd)에 따라 동작하며 제7 노드(Node17)와 접지단자(Vss) 사이에 연결된 제10 스위칭 소자(N10)를 포함한다. 또한, 동기식 풀다운신호 출력회로(224)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결된 제15 PMOS 소자(P15), 제16 PMOS 소자(P16), 제15 NMOS 소자(N15) 및 제16 NMOS 소자(N16)를 포함한다. 제15 PMOS 소자(P15) 및 제16 NMOS 소자(N16)는 저전압 동기신호(Sync_L)에 따라 동작하며, 제16 PMOS 소자(P16) 및 제15 NMOS 소자(N15)는 반전된 저전압 풀다운신호(PD_L)에 따라 동작한다. The synchronous pull-down
저전압 풀다운신호 전달회로(225)는 인버터를 통해 반전된 저전압 풀다운신호(PD_L)를 발생한다. The low voltage pulldown
저전압 풀다운신호 출력회로(226)는 전원전압단자(Vcc)와 접지단자(Vss) 사 이에 직렬로 연결되며, 저전압 동기신호(Sync_L)에 따라 동작하는 제19 PMOS 소자(P19), 저전압 풀다운신호(PD_L)의 반전 신호에 따라 동작하는 제20 PMOS 소자(P20) 및 저전압 동기신호(Sync_L)에 따라 동작하는 제19 NMOS 소자(N19)를 포함한다. 제20 PMOS 소자(P20)와 제19 NMOS 소자(N19) 사이에는 제24 노드(Node24)가 연결되고, 제24 노드(Node24)를 통하여 동기식 저전압 풀다운 신호(PD_Sync_L)가 출력된다. 또한, 저전압 풀다운신호 출력회로(226)는 전원전압단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결되며, 외부전원 선택신호(SUP)에 따라 동작하는 제21 PMOS 소자(P21), 저전압 풀다운신호(PD_L)의 반전 신호에 따라 동작하는 제22 PMOS 소자(P22) 및 외부전원 선택신호(SUP)에 따라 동작하는 제21 NMOS 소자(N21)와, 제24 노드(Node24)와 접지단자(Vss) 사이에 연결되고 저전압 풀다운신호(PD_L)의 반전 신호에 따라 동작하는 제20 NMOS 소자(N20)와, 제25 노드(Node25)와 접지단자(Vss) 사이에 연결되고 저전압 풀다운신호(PD_L)의 반전 신호에 따라 동작하는 제22 NMOS 소자(N22)를 포함한다. 이때, 제25 노드(Node25)를 통하여 비동기식 저전압 풀다운신호(PD_ASync_L)가 출력된다. The low voltage pulldown
상술한 구성에 따른 풀다운 출력 프리 드라이버(220)의 동작은 상술한 풀업 출력 프리 드라이버(210)의 동작과 유사하게 동작하므로, 구체적인 동작 설명은 생략하도록 한다. Since the operation of the pull-down
도 8은 본 발명에 따른 출력 드라이버를 설명하기 위한 회로도이다. 8 is a circuit diagram illustrating an output driver according to the present invention.
출력 드라이버(300)는 풀업 출력 프리 드라이버(210)에서 출력되는 동기식 저전압 풀업신호(PU_Sync_L), 비동기식 저전압 풀업신호(PU_ASync_L), 동기식 고전압 풀업신호(PU_Sync_H) 및 비동기식 고전압 풀업신호(PU_ASync_H)와, 풀다운 출력 프리 드라이버(220)에서 출력되는 동기식 저전압 풀다운신호(PD_Sync_L), 비동기식 저전압 풀다운신호(PD_ASync_L), 동기식 고전압 풀다운신호(PD_Sync_H) 및 비동기식 고전압 풀다운신호(PD_ASync_H)에 응답하여 출력단자(DQ)로 출력신호를 출력한다. The
구체적으로 설명하면, 출력 드라이버(300)는 풀업신호 출력회로(310) 및 풀다운신호 출력회로(320)를 포함한다. 풀업신호 출력회로(310)는 PMOS 소자들로 이루어진 비동기식 고전압 풀업신호 출력회로(311), 동기식 고전압 풀업신호 출력회로(312), 비동기식 저전압 풀업신호 출력회로(313) 및 동기식 저전압 풀업신호 출력회로(314)를 포함한다. 풀다운신호 출력회로(320)는 NMOS 소자들로 이루어진 비동기식 고전압 풀다운신호 출력회로(321), 동기식 고전압 풀다운신호 출력회로(322), 비동기식 저전압 풀다운신호 출력회로(323) 및 동기식 저전압 풀다운신호 출력회로(324)를 포함한다. Specifically, the
비동기식 고전압 풀업신호 출력회로(311)는 외부전원(VCCQ)과 출력단자(DQ) 사이에 연결되고 비동기식 고전압 풀업신호(PU_ASync_H)에 따라 동작하는 제23, 제24 및 제25 PMOS 소자들(P23, P24 및 P25)로 이루어진다. The asynchronous high voltage pull-up
동기식 고전압 풀업신호 출력회로(312)는 외부전원(VCCQ)과 출력단자(DQ) 사이에 연결되고 동기식 고전압 풀업신호(PU_Sync_H)에 따라 동작하는 제26, 제27 및 제28 PMOS 소자들(P26, P27 및 P28)로 이루어진다. The synchronous high voltage pull-up
특히, 비동기식 고전압 풀업신호 출력회로(311) 및 동기식 고전압 풀업신호 출력회로(312)를 구성하는 소자들(P23~P28)은 저전압 풀업신호와 관련된 출력신호를 출력하는 다른 회로들을 구성하는 소자들보다 긴 채널(channel)을 갖도록 형성한다. 이는, 저전압보다 상대적으로 높은 고전압을 사용하는 경우, 저전압을 사용할 때보다 핫캐리어(hot-carrier)가 발생할 확률이 높기 때문에 이를 방지하기 위함이다. In particular, the elements P23 to P28 constituting the asynchronous high voltage pull-up
비동기식 저전압 풀업신호 출력회로(313)는 외부전원(VCCQ)과 출력단자(DQ) 사이에 연결되고 비동기식 저전압 풀업신호(PU_ASync_L)에 따라 동작하는 제29, 제30 및 제31 PMOS 소자들(P29, P30 및 P31)로 이루어진다. The asynchronous low voltage pull-up
동기식 저전압 풀업신호 출력회로(314)는 외부전원(VCCQ)과 출력단자(DQ) 사이에 연결되고 동기식 저전압 풀업신호(PU_Sync_L)에 따라 동작하는 제32, 제33 및 제34 PMOS 소자들(P32, P33 및 P34)로 이루어진다. The synchronous low voltage pull-up
비동기식 고전압 풀다운신호 출력회로(321)는 출력단자(DQ)와 접지단자(Vss) 사이에 연결되고 비동기식 고전압 풀다운신호(PD_ASync_H)에 따라 동작하는 제23, 제24 및 제25 NMOS 소자들(N23, N24 및 N25)로 이루어진다. The asynchronous high voltage pull-down
동기식 고전압 풀다운신호 출력회로(322)는 출력단자(DQ)와 접지단자(Vss) 사이에 연결되고 동기식 고전압 풀다운신호(PD_Sync_H)에 따라 동작하는 제26, 제27 및 제28 NMOS 소자들(N26, N27 및 N28)로 이루어진다. The synchronous high voltage pull-down
특히, 비동기식 고전압 풀다운신호 출력회로(321) 및 동기식 고전압 풀다운신호 출력회로(322)를 구성하는 소자들(N23~N28)은 저전압 풀업신호와 관련된 출력 신호를 출력하는 다른 회로들을 구성하는 소자들보다 긴 채널(channel)을 갖도록 형성한다. 이는, 저전압보다 상대적으로 높은 고전압을 사용하는 경우, 저전압을 사용할 때보다 핫캐리어(hot-carrier)가 발생할 확률이 높기 때문에 이를 방지하기 위함이다. In particular, the elements N23 to N28 constituting the asynchronous high voltage pulldown
비동기식 저전압 풀다운신호 출력회로(323)는 출력단자(DQ)와 접지단자(Vss) 사이에 연결되고 비동기식 저전압 풀다운신호(PD_ASync_L)에 따라 동작하는 제29, 제30 및 제31 NMOS 소자들(N29, N30 및 N31)로 이루어진다. The asynchronous low voltage pulldown
동기식 저전압 풀다운신호 출력회로(324)는 출력단자(DQ)와 접지단자(Vss) 사이에 연결되고 동기식 저전압 풀다운신호(PD_Sync_L)에 따라 동작하는 제32, 제33 및 제34 NMOS 소자들(N32, N33 및 N34)로 이루어진다. The synchronous low voltage pull-down
외부전원(VCCQ)의 레벨이 높을 때에는 긴 채널이 형성되는 소자(트랜지스터)들을 사용하여 출력신호를 발생하고, 외부전원(VCCQ)이 낮을 때에는 긴 채널 및 짧은 채널을 갖는 트랜지스터를 모두 사용하여 출력신호를 출력할 수도 있다. When the level of the external power supply VCCQ is high, an output signal is generated using elements (transistors) in which a long channel is formed. When the external power supply VCCQ is low, an output signal is used by using both transistors having a long channel and a short channel. You can also output
도 9는 본 발명에 따른 출력회로의 출력신호를 설명하기 위한 파형도이다. 9 is a waveform diagram illustrating an output signal of an output circuit according to the present invention.
상술한 바와 같이, 동기식, 비동기식, 저전압 또는 고전압의 외부전원을 사용할 때, 각각의 모드에 따라 각기 다른 신호들을 출력할 수 있다. 예를 들어, 비동기식이고 외부전원(VCCQ)으로 고전압(예컨대, 3.3V)을 사용할 때, 출력파형은 제1 진폭(W1) 및 제1 주기(T1)를 갖는다고 가정한다. 이때, 비동기식이고 외부전원(VCCQ)으로 저전압(예컨대, 1.8V)을 사용할 때의 출력파형은 제1 진폭(W1)보다 낮은 제2 진폭(W2)을 갖고 제1 주기(T1)를 가질 수 있다. 또한, 비동기식보다 동작 속도가 빠른 동기식의 경우, 외부전원(VCCQ)으로 고전압(예컨대, 3.3V)을 사용할 때, 출력파형은 제1 진폭(W1)을 갖고, 제1 주기(T1) 보다 짧은 제2 주기(T2)를 가질 수 있다. 또한, 동기식이면서 외부전원(VCCQ)이 저전압(예컨대, 1.8V)인 경우에는 제2 진폭(W2) 및 제2 주기(T2)를 갖는 출력파형이 출력될 수 있다.As described above, when using an external power source of synchronous, asynchronous, low voltage or high voltage, it is possible to output different signals according to each mode. For example, it is assumed that the output waveform has a first amplitude W1 and a first period T1 when it is asynchronous and uses a high voltage (eg, 3.3V) as the external power supply VCCQ. In this case, when the output voltage is asynchronous and uses a low voltage (for example, 1.8 V) as the external power supply VCCQ, the output waveform may have a second period W1 lower than the first amplitude W1 and have a first period T1. . In addition, in the case of the synchronous type which has a higher operating speed than the asynchronous type, when the high voltage (for example, 3.3 V) is used as the external power supply VCCQ, the output waveform has the first amplitude W1 and is shorter than the first period T1. It may have two periods (T2). In addition, when the external power supply VCCQ is synchronous and has a low voltage (eg, 1.8 V), an output waveform having a second amplitude W2 and a second period T2 may be output.
이처럼, 각 모드에 따라 진폭 및 주기가 보정된 출력신호를 출력함으로써, 출력단자(DQ)로 출력되는 데이터의 신뢰도를 향상시킬 수 있다. As such, by outputting an output signal whose amplitude and period are corrected according to each mode, the reliability of data output to the output terminal DQ can be improved.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.
도 1은 종래기술에 따른 출력회로를 설명하기 위한 도면이다.1 is a view for explaining the output circuit according to the prior art.
도 2는 종래기술에 따른 출력회로의 출력신호를 설명하기 위한 파형도이다.2 is a waveform diagram illustrating an output signal of an output circuit according to the prior art.
도 3은 서로 다른 모드에 따른 임피던스 변화를 설명하기 위한 그래프이다. 3 is a graph for explaining impedance change according to different modes.
도 4는 본 발명에 따른 출력회로를 설명하기 위한 도면이다. 4 is a view for explaining an output circuit according to the present invention.
도 5는 본 발명에 따른 출력 프리 드라이버를 설명하기 위한 회로도이다.5 is a circuit diagram illustrating an output predriver according to the present invention.
도 6은 본 발명에 따른 풀업 출력 프리 드라이버를 설명하기 위한 회로도이다. 6 is a circuit diagram illustrating a pull-up output pre-driver according to the present invention.
도 7은 본 발명에 따른 풀다운 출력 프리 드라이버를 설명하기 위한 회로도이다. 7 is a circuit diagram illustrating a pull-down output pre-driver according to the present invention.
도 8은 본 발명에 따른 출력 드라이버를 설명하기 위한 회로도이다. 8 is a circuit diagram illustrating an output driver according to the present invention.
도 9는 본 발명에 따른 출력회로의 출력신호를 설명하기 위한 파형도이다. 9 is a waveform diagram illustrating an output signal of an output circuit according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 출력 프리 드라이버 20: 출력 드라이버10: output pre-driver 20: output driver
100: 출력 프리 드라이버 210: 풀업 출력 프리 드라이버100: output pre-driver 210: pull-up output pre-driver
220: 풀다운 출력 프리 드라이버 300: 출력 드라이버220: pull-down output pre-driver 300: output driver
211: 고전압 풀업신호 제어회로 212: 고전압 풀업신호 출력회로211: high voltage pull-up signal control circuit 212: high voltage pull-up signal output circuit
213: 비동기식 풀업신호 출력회로 214: 동기식 풀업신호 출력회로213: asynchronous pull-up signal output circuit 214: synchronous pull-up signal output circuit
215: 저전압 풀업신호 전달회로 216: 저전압 풀업신호 출력회로215: low voltage pull-up signal transmission circuit 216: low voltage pull-up signal output circuit
221: 고전압 풀다운신호 제어회로 222: 고전압 풀다운신호 출력회로221: high voltage pull down signal control circuit 222: high voltage pull down signal output circuit
223: 비동기식 풀다운신호 출력회로 224: 동기식 풀다운신호 출력회로223: asynchronous pull down signal output circuit 224: synchronous pull down signal output circuit
225: 저전압 풀다운신호 전달회로 226: 저전압 풀다운신호 출력회로225: low voltage pull down signal transmission circuit 226: low voltage pull down signal output circuit
310: 풀업신호 출력회로 320: 풀다운신호 출력회로310: pull-up signal output circuit 320: pull-down signal output circuit
311: 비동기식 고전압 풀업신호 출력회로311: Asynchronous High Voltage Pullup Signal Output Circuit
312: 동기식 고전압 풀업신호 출력회로312: Synchronous High Voltage Pullup Signal Output Circuit
313: 비동기식 저전압 풀업신호 출력회로313: Asynchronous low voltage pull up signal output circuit
314: 동기식 저전압 풀업신호 출력회로314: synchronous low voltage pull-up signal output circuit
321: 비동기식 고전압 풀다운신호 출력회로321: Asynchronous high voltage pull down signal output circuit
322: 동기식 고전압 풀다운신호 출력회로322: synchronous high voltage pull-down signal output circuit
323: 비동기식 저전압 풀다운신호 출력회로323: Asynchronous low voltage pull down signal output circuit
324: 동기식 저전압 풀다운신호 출력회로324: synchronous low voltage pulldown signal output circuit
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