KR101052931B1 - Sense amplifier circuit using the same - Google Patents

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Abstract

센스앰프회로는 센스앰프인에이블신호를 입력받아 액티브동작에서 구동되는 제1 센스앰프부; 및 리프레쉬신호 및 상기 센스앰프인에이블신호를 입력받아 액티브동작에서 구동되고, 리프레쉬동작에서 구동이 중단되는 제2 센스앰프부를 포함한다.The sense amplifier circuit may include: a first sense amplifier unit configured to receive a sense amplifier enable signal and be driven in an active operation; And a second sense amplifier unit which receives a refresh signal and the sense amplifier enable signal and is driven in an active operation, and stops driving in a refresh operation.

Figure R1020100066269
Figure R1020100066269

Description

센스앰프회로{SENSE AMPLIFIER CIRCUIT USING THE SAME}Sense amplifier circuit {SENSE AMPLIFIER CIRCUIT USING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 전류 소모를 감소시킬 수 있는 제어신호생성회로 및 이를 이용한 센스앰프회로에 관한 것이다.
The present invention relates to a semiconductor memory device, and more particularly, to a control signal generation circuit capable of reducing current consumption of a semiconductor memory device and a sense amplifier circuit using the same.

최근 이동전화 단말기, PDA(personal digital assistant) 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM(Dynamic Random Access Memory)의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 리프레쉬(refresh) 전류를 줄이는 것이 큰 이슈가 되고 있다.Recently, as demand for mobile products such as mobile phones and PDAs (personal digital assistants) increases rapidly, efforts are being made to reduce current consumption of DRAMs (Dynamic Random Access Memory) mounted on such mobile products. In particular, reducing the refresh current of DRAM for mobile products has become a big issue.

리프레쉬란 메모리 셀에 저장된 데이터가 사라지기 전에 일정 주기마다 메모리 셀에 저장된 데이터를 다시 기입해주는 동작을 말한다. 이와 같은, 리프레쉬는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 이때, 리프레쉬동작 중 소모되는 전류는 대부분 센스앰프 구동회로를 구동시키는데서 발생한다.Refreshing refers to an operation of rewriting data stored in a memory cell at regular intervals before data stored in the memory cell disappears. The refresh is performed by activating a word line at least once within the retention time of each cell in the bank to sense and amplify the data. At this time, most of the current consumed during the refresh operation is generated by driving the sense amplifier driving circuit.

그런데, 종래의 센스앰프회로의 경우 센스앰프 구동회로가 리프레쉬동작 여부와 관계없이 구동되므로, tRCD 및 tRAS 스펙에서 여유가 있는 리프레쉬동작에서도 리드 또는 라이트 동작에서와 동일한 전류가 소모되었다.
However, in the conventional sense amplifier circuit, since the sense amplifier driving circuit is driven regardless of whether the refresh operation is performed, the same current is consumed even in the refresh operation with a margin in the tRCD and tRAS specifications.

본 발명은 리프레쉬동작에서 센스앰프구동부를 부분적으로 구동시켜 소모 전류를 절감할 수 있도록 한 제어신호생성회로 및 이를 이용한 센스앰프회로를 개시한다.The present invention discloses a control signal generation circuit and a sense amplifier circuit using the same to partially drive the sense amplifier driver in a refresh operation to reduce current consumption.

이를 위해 본 발명은 센스앰프인에이블신호를 입력받아 액티브동작에서 구동되는 제1 센스앰프부; 및 리프레쉬신호 및 상기 센스앰프인에이블신호를 입력받아 액티브동작에서 구동되고, 리프레쉬동작에서 구동이 중단되는 제2 센스앰프부를 포함하는 센스앰프회로를 제공한다.
To this end, the present invention includes a first sense amplifier unit for receiving the sense amplifier enable signal is driven in an active operation; And a second sense amplifier unit configured to receive a refresh signal and the sense amplifier enable signal and be driven in an active operation, and to stop driving in the refresh operation.

도 1은 본 발명의 제1 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 센스앰프회로에 포함된 제1 인에이블신호생성부의 회로도이다.
도 3은 도 1에 도시된 센스앰프회로에 포함된 센스앰프구동부의 회로도이다.
도 4는 도 1에 도시된 센스앰프회로에 포함된 센스앰프래치의 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 센스앰프회로에 포함된 제2 인에이블신호생성부의 회로도이다.
도 7은 본 발명에 따른 센스앰프회로에 의한 소모 전류의 절감 효과를 보여주기 위한 도면이다.1 is a block diagram showing a configuration of a sense amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a first enable signal generation unit included in the sense amplifier circuit shown in FIG. 1.
3 is a circuit diagram of a sense amplifier driver included in the sense amplifier circuit of FIG. 1.
4 is a circuit diagram of a sense amplifier included in the sense amplifier circuit shown in FIG.
5 is a block diagram showing the configuration of a sense amplifier circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram of a second enable signal generation unit included in the sense amplifier circuit shown in FIG. 5.
7 is a view for showing the effect of reducing the current consumption by the sense amplifier circuit according to the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 제1 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.1 is a block diagram showing a configuration of a sense amplifier circuit according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 제1 실시예에 따른 센스앰프회로는 제어신호생성회로(2), 센스앰프구동부(3) 및 센스앰프래치(4)로 구성된다. 제어신호생성회로(2)는 제1 인에이블신호생성부(20) 및 제어신호생성부(22)로 구성된다.As shown in FIG. 1, the sense amplifier circuit according to the first embodiment includes a control signal generation circuit 2, a sense amplifier driver 3, and a sense amplifier latch 4. The control signal generation circuit 2 includes a first enable signal generation unit 20 and a control signal generation unit 22.

도 2를 참고하면, 제1 인에이블신호생성부(20)는 논리부(200) 및 제1 버퍼부(202)로 구성된다. 논리부(200)는 센스앰프인에이블신호(SAEN) 및 리프레쉬신호(REFB)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND20)와 인버터(IV20)로 구성된다. 여기서, 센스앰프인에이블신호(SAEN)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되는 신호이고, 리프레쉬신호(REFB)는 리프레쉬동작시 로우레벨로 인에이블되는 신호이다.Referring to FIG. 2, the first enable signal generation unit 20 includes a logic unit 200 and a first buffer unit 202. The logic unit 200 includes a NAND gate ND20 and an inverter IV20 that receive a sense amplifier enable signal SAEN and a refresh signal REREF to perform an AND operation. Here, the sense amplifier enable signal SAEN is a signal that is enabled at a high level during the operation period of the sense amplifier circuit, and the refresh signal REFB is a signal that is enabled at a low level during the refresh operation.

제1 버퍼부(202)는 논리부(200)의 출력신호를 반전 버퍼링하는 제1 버퍼(204)와 제1 버퍼(204)의 출력신호를 반전 버퍼링하는 제2 버퍼(206)로 구성된다.The first buffer unit 202 includes a first buffer 204 for inverting and buffering the output signal of the logic unit 200 and a second buffer 206 for inverting and buffering the output signal of the first buffer 204.

이와 같이 구성된 제1 인에이블신호생성부(20)는 액티브동작 중 리드 또는 라이트 동작에서 하이레벨로 디스에이블되는 리프레쉬신호(REFB)에 의해 센스앰프인에이블신호(SAEN)를 버퍼링하여 제1 인에이블신호(EN_R)로 출력하고, 리프레쉬동작시에는 로우레벨로 인에이블되는 리프레쉬신호(REFB)에 의해 로우레벨로 디스에이블되는 제1 인에이블신호(EN_R)를 생성한다.The first enable signal generation unit 20 configured as described above buffers the sense amplifier enable signal SAEN by the refresh signal REFF disabled at the high level in the read or write operation during the active operation. The signal is output as the signal EN_R, and during the refresh operation, the first enable signal EN_R disabled at the low level is generated by the refresh signal REFB enabled at the low level.

제1 제어신호생성부(22)는 제2 버퍼부(220), 지연부(222) 및 낸드게이트들(ND21, ND22)로 구성된다. 제2 버퍼부(220)는 제1 인에이블신호(EN_R)를 입력받아 버퍼링하는 인버터들(IV21, IV22)로 구성되어, 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하기 위한 제3 제어신호(SAN_R)를 생성한다. 낸드게이트(ND21)는 제2 버퍼부(220)의 출력신호와 지연부(222)의 출력신호를 입력받아 논리곱 연산을 수행하여 제1 센스앰프바이어스전압(RTO)을 코어전압(VCORE)으로 구동하기 위한 제2 제어신호(SAP2_R)를 생성한다. 낸드게이트(ND22)는 제1 인에이블신호(EN_R) 및 지연부(222)의 출력신호를 반전한 신호를 입력받아 논리곱 연산을 수행하여 제1 센스앰프바이어스전압(RTO)을 외부전압(VDD)으로 구동하기 위한 제1 제어신호(SAP1_R)를 생성한다.The first control signal generator 22 includes a second buffer unit 220, a delay unit 222, and NAND gates ND21 and ND22. The second buffer unit 220 includes inverters IV21 and IV22 that receive and buffer the first enable signal EN_R to drive the second sense amplifier bias voltage SB to the ground voltage VSS. The third control signal SAN_R is generated. The NAND gate ND21 receives the output signal of the second buffer unit 220 and the output signal of the delay unit 222 and performs an AND operation to convert the first sense amplifier bias voltage RTO into the core voltage VCORE. A second control signal SAP2_R for driving is generated. The NAND gate ND22 receives the inverted signal of the first enable signal EN_R and the output signal of the delay unit 222 and performs an AND operation to convert the first sense amplifier bias voltage RTO into an external voltage VDD. Generates a first control signal SAP1_R for driving.

이와 같이 구성된 제1 제어신호생성부(22)는 제1 인에이블신호(EN_R)가 하이레벨일 때 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 여기서, 제1 제어신호(SAP1_R)는 센스앰프의 오버드라이빙 구간동안 하이레벨로 인에이블되어 제1 센스앰프바이어스전압(RTO)을 외부전압(VDD)으로 구동하기 위한 신호이다. 또한, 제2 제어신호(SAP2_R)는 오버드라이빙 구간이 종료된 후 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되어 제1 센스앰프바이어스전압(RTO)을 코어전압(VCORE)으로 구동하기 위한 신호이다. 그리고, 제3 제어신호(SAN_R)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되어 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하기 위한 신호이다.The first control signal generator 22 configured as described above generates the first to third control signals SAP1_R, SAP2_R, and SAN_R when the first enable signal EN_R is at a high level. Here, the first control signal SAP1_R is a signal for enabling the first sense amplifier bias voltage RTO to the external voltage VDD by being enabled at a high level during the overdriving period of the sense amplifier. In addition, the second control signal SAP2_R is enabled at a high level during the operation period of the sense amplifier circuit after the overdriving period ends, thereby driving the first sense amplifier bias voltage RTO to the core voltage VCORE. to be. The third control signal SAN_R is a high level signal enabled for driving the second sense amplifier bias voltage SB to the ground voltage VSS during the operation period of the sense amplifier circuit.

도 3을 참고하면, 센스앰프구동부(3)는 제1 제어신호(SAP1_R)에 응답하여 제1 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N30)와, 제2 제어신호(SAP2_R)에 응답하여 제1 센스앰프바이어스전압(RTO)에 코어전압(VCORE)을 공급하는 NMOS 트랜지스터(N31)와, 제3 제어신호(SAN_R)에 응답하여 제2 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N35)와, 비트라인균등화신호(BLEQ)에 응답하여 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 비트라인 프리차지전압(VBLP)으로 프리차지하는 NMOS 트랜지스터들(N32-N34)로 구성된다.Referring to FIG. 3, the sense amplifier driver 3 may include an NMOS transistor N30 for supplying an external voltage VDD to the first sense amplifier bias voltage RTO in response to the first control signal SAP1_R, and the second amplifier driver N30. The NMOS transistor N31 supplies the core voltage VCORE to the first sense amplifier bias voltage RTO in response to the control signal SAP2_R, and the second sense amplifier bias voltage in response to the third control signal SAN_R. The first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB are connected to the NMOS transistor N35 for supplying the ground voltage VSS to the SB and the bit sense signal bias signal BLEQ. NMOS transistors N32-N34 precharged with a precharge voltage VBLP.

도 4를 참고하면 센스앰프래치(4)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치하는 PMOS 트랜지스터들(P40, P41) 및 NMOS 트랜지스터들(N40, N41)로 구성된다. 센스앰프래치(4)는 일반적인 크로스 커플드 래치(cross coupled latch)회로로 구현된다.
Referring to FIG. 4, the sense amplifier latch 4 receives a first sense amplifier bias voltage RTO and a second sense amplifier bias voltage SB to latch a potential of a pair of bit lines BL and / BL. And the NMOS transistors N40 and N41. The sense amplifier 4 is implemented with a general cross coupled latch circuit.

이와 같이 구성된 센스앰프회로의 동작을 도 1 내지 도 4를 참고하여 구체적으로 설명하되, 액티브동작이 리프레쉬동작인지 여부로 나누어 설명한다.The operation of the sense amplifier circuit configured as described above will be described in detail with reference to FIGS. 1 to 4, but the description will be made by dividing whether the active operation is a refresh operation.

우선, 리프레쉬동작이 아닌 액티브동작, 예를 들어 리드 또는 라이트 동작을 수행하는 경우 센스앰프인에이블신호(SAEN) 및 리프레쉬신호(REFB)는 하이레벨이다. 하이레벨의 리프레쉬신호(REFB)가 입력되는 경우 제1 인에이블신호생성부(20)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제1 인에이블신호(EN_R)로 출력하므로, 제1 인에이블신호(EN_R)는 하이레벨이 된다. 하이레벨의 제1 인에이블신호(EN_R)를 입력받은 제어신호생성부(22)는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 따라서, 센스앰프구동부(3)는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 센스앰프래치부(4)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.First, when performing an active operation other than a refresh operation, for example, a read or write operation, the sense amplifier enable signal SAEN and the refresh signal REREF are at a high level. When the high level refresh signal REREF is input, the first enable signal generation unit 20 buffers the sense amplifier enable signal SAEN and outputs the first enable signal EN_R, thereby enabling the first enable signal. The signal EN_R goes high. The control signal generator 22 receiving the high level first enable signal EN_R generates the first to third control signals SAP1_R, SAP2_R, and SAN_R. Accordingly, the sense amplifier driver 3 drives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB by the first to third control signals SAP1_R, SAP2_R, and SAN_R, and sense amplifiers. The latch unit 4 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch the potentials of the bit line pairs BL and / BL.

한편, 리프레쉬동작인 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 로우레벨이다. 로우레벨의 리프레쉬신호(REFB)가 입력되는 경우 제1 인에이블신호생성부(20)는 로우레벨의 리프레쉬신호(REFB)에 의해 제1 인에이블신호(EN_R)를 생성하므로, 제1 인에이블신호(EN_R)는 로우레벨이 된다. 로우레벨의 제1 인에이블신호(EN_R)를 입력받은 제어신호생성부(22)는 구동되지 않아 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하지 않으므로, 센스앰프구동부(3)는 구동되지 않는다.On the other hand, in the case of the refresh operation, the sense amplifier enable signal SAEN is at a high level, and the refresh signal REFB is at a low level. When the low level refresh signal REFB is input, the first enable signal generation unit 20 generates the first enable signal EN_R by the low level refresh signal REFB, and thus, the first enable signal. EN_R goes low. Since the control signal generator 22 receiving the low level first enable signal EN_R is not driven to generate the first to third control signals SAP1_R, SAP2_R, and SAN_R, the sense amplifier driver 3 Is not driven.

이상을 정리하면, 제1 실시예의 센스앰프회로는 리드 또는 라이트 동작에서 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하여 센스앰프구동부(3)를 구동시키는 한편, 리프레쉬동작에서는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)가 생성되지 않도록 하여 센스앰프구동부(3)의 구동을 중단한다.In summary, the sense amplifier circuit of the first embodiment generates the first to third control signals SAP1_R, SAP2_R, and SAN_R in the read or write operation to drive the sense amplifier driver 3, while in the refresh operation, The driving of the sense amplifier driver 3 is stopped by preventing the generation of the first to third control signals SAP1_R, SAP2_R, and SAN_R.

이와 같은 구성의 센스앰프회로를 반도체 메모리 장치에 포함된 다수의 센스앰프회로 중 일부에 적용하여 리프레쉬동작에서 소모되는 전류를 절감시킬 수 있다.
The sense amplifier circuit having such a configuration may be applied to some of the plurality of sense amplifier circuits included in the semiconductor memory device to reduce the current consumed in the refresh operation.

도 5는 본 발명의 제2 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.5 is a block diagram showing the configuration of a sense amplifier circuit according to a second embodiment of the present invention.

도 5에 도시된 바와 같이, 제2 실시예에 따른 센스앰프회로는 제1 센스앰프부(5) 및 제2 센스앰프부(6)로 구성된다. 제1 센스앰프부(5)는 제어신호생성회로(50), 제1 센스앰프구동부(52) 및 제1 센스앰프래치(54)로 구성된다. 여기서, 제어신호생성회로(50)는 제2 인에이블신호생성부(500), 제어신호생성부(520)로 구성된다.As shown in FIG. 5, the sense amplifier circuit according to the second embodiment includes a first sense amplifier unit 5 and a second sense amplifier unit 6. The first sense amplifier unit 5 includes a control signal generation circuit 50, a first sense amplifier driver 52, and a first sense amplifier 54. In this case, the control signal generation circuit 50 includes a second enable signal generation unit 500 and a control signal generation unit 520.

도 6을 참고하면, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 반전 버퍼링하는 제1 버퍼(502)와 제1 버퍼(502)의 출력신호를 반전 버퍼링하는 제2 버퍼(504)로 구성된다. 여기서, 센스앰프인에이블신호(SAEN)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되는 신호이다.Referring to FIG. 6, the second enable signal generator 500 inverts and buffers an output signal of the first buffer 502 and the first buffer 502 that inverts and buffers the sense amplifier enable signal SAEN. It consists of two buffers 504. Here, the sense amplifier enable signal SAEN is a signal that is enabled at a high level during the operation period of the sense amplifier circuit.

이와 같이 구성된 제2 인에이블신호생성부(500)는 제1 센스앰프래치(54)가 구동을 중단할 때까지 하이레벨의 센스앰프인에이블신호(SAEN)를 입력받아 하이레벨의 제2 인에이블신호(EN)를 생성한다.The second enable signal generation unit 500 configured as described above receives the high level sense amplifier enable signal SAEN until the first sense amplifier 54 stops driving, thereby enabling the high level second enable signal 500. Generate the signal EN.

제어신호생성부(520)는 버퍼부(522), 지연부(524) 및 낸드게이트들(ND30, ND31)로 구성되어, 제2 인에이블신호(EN)를 입력받아 제1 센스앰프래치(54)에 공급되는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)의 구동을 제어하는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 제어신호생성부(520)는 도 2에 도시된 제1 실시예의 제어신호생성부(22)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The control signal generator 520 includes a buffer unit 522, a delay unit 524, and NAND gates ND30 and ND31, and receives a second enable signal EN to receive a first sense amplifier 54. The first to third control signals SAP1, SAP2, and SAN are controlled to control the driving of the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB. Since the control signal generator 520 has the same circuit implementation as the control signal generator 22 of the first embodiment shown in FIG. 2, detailed description thereof will be omitted.

제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 입력받아 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동한다. 제1 센스앰프구동부(52)는 도 3에 도시된 제1 실시예의 센스앰프구동부(3)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The first sense amplifier driver 52 receives the first to third control signals SAP1, SAP2, and SAN to drive the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB. Since the first sense amplifier driver 52 has the same circuit implementation as the sense amplifier driver 3 of the first embodiment shown in FIG. 3, a detailed description thereof will be omitted.

제1 센스앰프래치(54)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍의 전압을 래치한다. 제1 센스앰프래치(54)는 도 4에 도시된 제1 실시예의 센스앰프래치(4)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The first sense amplifier latch 54 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch the voltage of the bit line pair. Since the first sense amplifier 54 has the same circuit implementation as the sense amplifier 4 of the first embodiment shown in FIG. 4, detailed description thereof will be omitted.

제2 센스앰프부(6)는 리프레쉬제어신호생성회로(60), 제2 센스앰프구동부(62) 및 제2 센스앰프래치(64)로 구성된다. 리프레쉬제어신호생성회로(60)는 제3 인에이블신호생성부(600), 리프레쉬제어신호생성부(620)로 구성된다. 이때, 제3 인에이블신호생성부(600)는 도 2에 도시된 제1 실시예의 제1 인에이블신호생성부(20)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The second sense amplifier unit 6 includes a refresh control signal generation circuit 60, a second sense amplifier driver 62, and a second sense amplifier latch 64. The refresh control signal generation circuit 60 includes a third enable signal generation unit 600 and a refresh control signal generation unit 620. In this case, since the third enable signal generator 600 has the same circuit implementation as the first enable signal generator 20 of the first embodiment shown in FIG. 2, detailed description thereof will be omitted.

리프레쉬제어신호생성부(620)는 제3 인에이블신호(EN_R)를 입력받아 제2 센스앰프래치(64)에 공급되는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)의 구동을 제어하는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 리프레쉬제어신호생성부(620)는 도 2에 도시된 제1 실시예의 제어신호생성부(22)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The refresh control signal generator 620 receives the third enable signal EN_R and receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB supplied to the second sense amplifier latch 64. The first to third refresh control signals SAP1_R, SAP2_R, and SAN_R which control the driving of the signal are generated. Since the refresh control signal generation unit 620 has the same circuit implementation as the control signal generation unit 22 of the first embodiment shown in FIG. 2, detailed description thereof will be omitted.

제2 센스앰프구동부(62)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 입력받아 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동한다. 제2 센스앰프구동부(62)는 도 3에 도시된 제1 실시예의 센스앰프구동부(3)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.The second sense amplifier driver 62 receives the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R to drive the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB. Since the second sense amplifier driver 62 has the same circuit implementation as the sense amplifier driver 3 of the first embodiment shown in FIG. 3, detailed description thereof will be omitted.

제2 센스앰프래치(64)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍의 전압을 래치한다. 제2 센스앰프래치(64)는 도 4에 도시된 제1 실시예의 센스앰프래치(4)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
The second sense amplifier latch 64 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch the voltage of the bit line pair. Since the second sense amplifier 64 has the same circuit implementation as the sense amplifier 4 of the first embodiment shown in FIG. 4, detailed description thereof will be omitted.

이와 같이 구성된 센스앰프회로의 동작을 7을 참고하여 구체적으로 설명하되, 액티브동작이 리프레쉬동작인지 여부로 나누어 설명한다.The operation of the sense amplifier circuit configured as described above will be described in detail with reference to 7, but it is explained by dividing whether the active operation is a refresh operation.

우선, 도 7을 참고하면 리프레쉬동작이 아닌 액티브동작, 예를 들어 리드 또는 라이트 동작을 수행하는 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 하이레벨이다. 하이레벨의 리프레쉬신호(REFB)가 입력되는 경우 제2 인에이블신호생성부(500)는 제2 인에이블신호(EN)를 생성하고, 제3 인에이블신호생성부(600)는 제3 인에이블신호(EN_R)를 생성한다. 좀 더 구체적으로, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제2 인에이블신호(EN)로 출력하므로, 제2 인에이블신호(EN)는 하이레벨이 된다. 제3 인에이블신호생성부(600)는 리프레쉬신호(REFB)가 하이레벨로 입력되면 센스앰프인에이블신호(SAEN)를 버퍼링하여 제3 인에이블신호(EN_R)로 출력하므로, 제3 인에이블신호(EN_R)는 하이레벨이 된다.First, referring to FIG. 7, when performing an active operation other than a refresh operation, for example, a read or write operation, the sense amplifier enable signal SAEN is at a high level and the refresh signal REBB is at a high level. When the high level refresh signal REFF is input, the second enable signal generator 500 generates a second enable signal EN, and the third enable signal generator 600 generates a third enable signal. Generate the signal EN_R. More specifically, since the second enable signal generator 500 buffers the sense amplifier enable signal SAEN and outputs the second enable signal EN, the second enable signal EN is at a high level. Becomes The third enable signal generator 600 buffers the sense amplifier enable signal SAEN and outputs it as the third enable signal EN_R when the refresh signal REREF is input at a high level, and thus the third enable signal. EN_R becomes a high level.

하이레벨의 제2 인에이블신호(EN)를 입력받은 제어신호생성부(520)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 따라서, 제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제1 센스앰프래치부(56)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.The control signal generation unit 520 receiving the high level second enable signal EN generates the first to third control signals SAP1, SAP2, and SAN. Accordingly, the first sense amplifier driver 52 drives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB by the first to third control signals SAP1, SAP2, and SAN. The first sense amplifier latch unit 56 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch potentials of the bit line pairs BL and / BL.

또한, 하이레벨의 제3 인에이블신호(EN_R)를 입력받은 리프레쉬제어신호생성부(620)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 따라서, 제2 센스앰프구동부(62)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제2 센스앰프래치부(66)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.In addition, the refresh control signal generator 620 receiving the high level third enable signal EN_R generates the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R. Accordingly, the second sense amplifier driver 62 drives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB by the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R. The second sense amplifier latch unit 66 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch potentials of the bit line pairs BL and / BL.

한편, 리프레쉬동작인 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 로우레벨이다. 로우레벨의 리프레쉬신호(REFB)가 입력되는 경우 제3 인에이블신호생성부(600)는 로우레벨의 리프레쉬신호(REFB)에 의해 제3 인에이블신호(EN_R)를 생성하므로, 제3 인에이블신호(EN_R)는 로우레벨이 된다. 또한, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제2 인에이블신호(EN)로 출력하므로, 제2 인에이블신호(EN)는 하이레벨 상태를 유지한다.On the other hand, in the case of the refresh operation, the sense amplifier enable signal SAEN is at a high level, and the refresh signal REFB is at a low level. When the low level refresh signal REFB is input, the third enable signal generator 600 generates the third enable signal EN_R according to the low level refresh signal REFB, and thus the third enable signal. EN_R goes low. In addition, since the second enable signal generator 500 buffers the sense amplifier enable signal SAEN and outputs the second enable signal EN, the second enable signal EN maintains a high level. do.

로우레벨의 제3 인에이블신호(EN_R)를 입력받은 리프레쉬제어신호생성부(620)는 구동되지 않아 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하지 않으므로, 제2 센스앰프구동부(62)는 구동되지 않는다. 반면, 하이레벨의 제2 인에이블신호(EN)를 입력받은 제어신호생성부(520)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 따라서, 제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제1 센스앰프래치부(56)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.The second sense amplifier does not generate the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R because the refresh control signal generator 620 that receives the low level third enable signal EN_R is not driven. The driver 62 is not driven. On the other hand, the control signal generation unit 520 receiving the high level second enable signal EN generates the first to third control signals SAP1, SAP2, and SAN. Accordingly, the first sense amplifier driver 52 drives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB by the first to third control signals SAP1, SAP2, and SAN. The first sense amplifier latch unit 56 receives the first sense amplifier bias voltage RTO and the second sense amplifier bias voltage SB to latch potentials of the bit line pairs BL and / BL.

이상을 정리하면, 제2 실시예의 센스앰프회로는 리드 또는 라이트 동작에서 제1 내지 제3 제어신호(SAP1, SAP2, SAN) 및 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하여 제1 센스앰프구동부(52) 및 제2 센스앰프구동부(62)를 구동시키는 한편, 리프레쉬동작에서는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)가 생성되지 않도록 하여 제2 센스앰프구동부(62)의 구동을 중단한다. 즉, 리프레쉬동작에서는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프구동부(52)만 구동한다.In summary, the sense amplifier circuit of the second embodiment generates the first to third control signals SAP1, SAP2, and SAN and the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R in a read or write operation. To drive the first sense amplifier driver 52 and the second sense amplifier driver 62, while in the refresh operation, the first to third refresh control signals SAP1_R, SAP2_R, and SAN_R are not generated. The driving of the driving unit 62 is stopped. That is, in the refresh operation, only the first sense amplifier driver 52 is driven by the first to third control signals SAP1, SAP2, and SAN.

이와 같은 구성의 센스앰프회로는 리프레쉬동작에서 제2 센스앰프구동부(62)의 구동을 중단함으로써, 센스앰프 구동시 IDD5(auto refresh current) 또는 IDD6(self refresh current)을 감소시켜 소모되는 전류를 절감시킬 수 있도록 하고 있다. 도 7을 참고하면, 종래와 같이 리프레쉬동작 여부와 관계없이 센스앰프구동부를 동작시키는 경우(센스앰프회로(종래))에 비해 본 발명의 센스앰프회로를 이용하여 리프레쉬동작시 부분적으로 센스앰프구동부를 구동시키는 경우(센스앰프회로(제2 실시예))에 더 전류소모가 감소되는 것을 확인 할 수 있다. 따라서, 본 발명의 센스앰프회로를 적용하는 경우 리프레쉬동작시 센스앰프구동부를 부분적으로 구동시킴으로써, 소모 전류를 절감시킬 수 있다.
The sense amplifier circuit configured as described above stops driving of the second sense amplifier driver 62 in the refresh operation, thereby reducing the current consumed by reducing the IDD5 (auto refresh current) or the IDD6 (self refresh current) during the driving of the sense amplifier. To make it possible. Referring to FIG. 7, the sense amplifier driver may be partially operated during the refresh operation using the sense amplifier circuit of the present invention as compared to the case of operating the sense amplifier driver regardless of whether the refresh operation is conventionally performed (sense amplifier circuit (conventional)). It can be seen that the current consumption is further reduced in the case of driving (sense amplifier circuit (second embodiment)). Therefore, when the sense amplifier circuit of the present invention is applied, the current consumption can be reduced by partially driving the sense amplifier driver during the refresh operation.

2: 제어신호생성회로 20: 제1 인에이블신호생성부
200: 논리부 202: 제1 버퍼부
204: 제1 버퍼 206: 제2 버퍼
22: 제어신호생성부 220: 제2 버퍼부
222: 지연부 3: 센스앰프구동부
4: 센스앰프래치 5: 제1 센스앰프부
50: 제어신호생성회로 500: 제2 인에이블신호생성부
520: 제어신호생성부 52: 제1 센스앰프구동부
54: 제1 센스앰프래치 6: 제2 센스앰프부
60: 리프레쉬제어신호생성회로 600: 제3 인에이블신호생성부
620: 리프레쉬제어신호생성부 62: 제2 센스앰프구동부
64: 제2 센스앰프래치2: control signal generation circuit 20: first enable signal generation unit
200: logic unit 202: first buffer unit
204: First buffer 206: Second buffer
22: control signal generation unit 220: second buffer unit
222: delay unit 3: sense amplifier driving unit
4: sense amplifier 5: first sense amplifier
50: control signal generation circuit 500: second enable signal generation unit
520: control signal generation unit 52: first sense amplifier driver
54: first sense amplifier latch 6: second sense amplifier unit
60: refresh control signal generation circuit 600: third enable signal generation section
620: refresh control signal generator 62: second sense amplifier driver
64: second sense amplifier

Claims (11)

센스앰프인에이블신호를 입력받아 액티브동작에서 구동되는 제1 센스앰프부; 및
리프레쉬신호 및 상기 센스앰프인에이블신호를 입력받아 액티브동작에서 구동되고, 리프레쉬동작에서 구동이 중단되는 제2 센스앰프부를 포함하되,
상기 제1 센스앰프부는 상기 센스앰프인에이블신호를 버퍼링하여 제1 인에이블신호를 생성하는 제1 인에이블신호생성부와, 상기 제1 인에이블신호를 입력받아 구동되어 제1 센스앰프래치에 공급되는 제1 및 제2 센스앰프바이어스전압의 구동을 제어하는 제1 내지 제3 제어신호를 생성하는 제1 제어신호생성부와, 상기 제1 내지 제3 제어신호를 입력받아 상기 제1 및 제2 센스앰프바이어스전압을 구동하는 제1 센스앰프구동부와, 상기 제1 및 제2 센스앰프바이어스전압을 입력받아 제1 비트라인쌍을 래치하는 제1 센스앰프래치를 포함하는 센스앰프회로.
A first sense amplifier unit which receives a sense amplifier enable signal and is driven in an active operation; And
A second sense amplifier unit configured to receive a refresh signal and the sense amplifier enable signal and to be driven in an active operation, and to stop driving in a refresh operation;
The first sense amplifier unit is driven by receiving a first enable signal generation unit for buffering the sense amplifier enable signal to generate a first enable signal, and receiving the first enable signal and supplying the first enable signal to the first sense amplifier latch. A first control signal generator configured to generate first to third control signals for controlling driving of the first and second sense amplifier bias voltages; and the first and second control signals received from the first and third control signals. A sense amplifier circuit comprising a first sense amplifier driver for driving a sense amplifier bias voltage, and a first sense amplifier latch configured to receive the first and second sense amplifier bias voltages and latch a first pair of bit lines.
삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서, 상기 제1 인에이블신호생성부는
상기 센스앰프인에이블신호를 버퍼링하는 버퍼부를 포함하는 센스앰프회로.
The method of claim 1, wherein the first enable signal generation unit
And a buffer unit configured to buffer the sense amplifier enable signal.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서, 상기 버퍼부는
상기 센스앰프인에이블신호를 입력받아 반전 버퍼링하는 제1 버퍼; 및
상기 제1 버퍼의 출력신호를 입력받아 반전 버퍼링하는 제2 버퍼를 포함하는 센스앰프회로.
The method of claim 3, wherein the buffer unit
A first buffer receiving the sense amplifier enable signal and inverting and buffering the input signal; And
And a second buffer configured to receive the output signal of the first buffer and invert buffer the output signal.
삭제delete 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 제2 센스앰프부는
상기 리프레쉬신호에 응답하여 상기 센스앰프인에이블신호를 버퍼링하여 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
상기 제2 인에이블신호를 입력받아 구동되어, 제2 센스앰프래치에 공급되는 제3 및 제4 센스앰프바이어스전압의 구동을 제어하는 제4 내지 제6 제어신호를 생성하는 제2 제어신호생성부를 포함하는 센스앰프회로.
The method of claim 1, wherein the second sense amplifier unit
A second enable signal generator configured to generate a second enable signal by buffering the sense amplifier enable signal in response to the refresh signal; And
A second control signal generation unit driven by receiving the second enable signal and generating fourth to sixth control signals for controlling driving of the third and fourth sense amplifier bias voltages supplied to the second sense amplifier latches; A sense amplifier circuit comprising.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서, 상기 제2 제어신호생성부는
상기 제2 인에이블신호가 인에이블되는 경우 오버드라이빙 구간동안 인에이블되는 상기 제4 제어신호와, 상기 오버드라이빙 구간이 종료되고 센스앰프의 동작 구간동안 인에이블되는 상기 제5 제어신호와, 상기 센스앰프의 동작 구간동안 인에이블되는 상기 제6 제어신호를 생성하는 센스앰프회로.
The method of claim 6, wherein the second control signal generation unit
The fourth control signal enabled during the overdriving period when the second enable signal is enabled, the fifth control signal terminated after the overdriving period is enabled and enabled during the operation period of the sense amplifier, and the sense And a sense amplifier circuit for generating the sixth control signal enabled during an operation period of an amplifier.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 6 항에 있어서, 상기 제2 인에이블신호 생성부는 리프레쉬동작모드에서 디스에이블되는 상기 제2 인에이블신호를 생성하는 센스앰프회로.
7. The sense amplifier circuit of claim 6, wherein the second enable signal generator generates the second enable signal disabled in a refresh operation mode.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서, 상기 제2 인에이블신호 생성부는
상기 제2 인에이블신호 및 상기 리프레쉬신호를 입력받아 논리연산을 수행하는 논리부; 및
상기 논리부의 출력신호를 버퍼링하는 버퍼부를 포함하는 센스앰프회로.
The method of claim 8, wherein the second enable signal generation unit
A logic unit configured to receive the second enable signal and the refresh signal and perform a logical operation; And
And a buffer unit for buffering an output signal of the logic unit.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서, 상기 버퍼부는
상기 논리부의 출력신호를 입력받아 반전 버퍼링하는 제1 버퍼; 및
상기 제1 버퍼의 출력신호를 입력받아 반전 버퍼링하는 제2 버퍼를 포함하는 센스앰프회로.
The method of claim 9, wherein the buffer unit
A first buffer which receives the output signal of the logic unit and inverts and buffers the output signal; And
And a second buffer configured to receive the output signal of the first buffer and invert buffer the output signal.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 6 항에 있어서, 상기 제2 센스앰프부는
상기 제4 내지 제6 제어신호를 입력받아 상기 제3 및 제4 센스앰프바이어스전압을 구동하는 제2 센스앰프구동부; 및
상기 제3 및 제4 센스앰프바이어스전압을 입력받아 제2 비트라인쌍을 래치하는 제2 센스앰프래치를 더 포함하는 센스앰프회로.The method of claim 6, wherein the second sense amplifier unit
A second sense amplifier driver receiving the fourth to sixth control signals to drive the third and fourth sense amplifier bias voltages; And
And a second sense amplifier latch configured to receive the third and fourth sense amplifier bias voltages to latch a second bit line pair.
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* Cited by examiner, † Cited by third party
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KR19990053732A (en) * 1997-12-24 1999-07-15 김영환 Semiconductor memory device for access time improvement
KR20030001868A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Sense amplifier power control circuit

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