KR101052282B1 - The apparatus for synchronizing clock signal in digital radio frequency memory - Google Patents

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곽창민
이왕용
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Abstract

PURPOSE: An apparatus for synchronizing a clock signal in a digital radio frequency memory is provided to prevent malfunction in a digital radio frequency memory by synchronizing a clock signal which a plurality of DACs uses. CONSTITUTION: A pulse detector(150) outputs the phase difference of the clock signals outputted from a first DAC and a second DAC into a pulse signal. A property detector(160) detects the number or the width of pulse signals. A comparator(170) compares a predetermined standard value with the number or the pulse width of the pulse signals. A controller(190) applies a reset control signal to the first and the second DAC so that the first and the second DAC are reset. Both a first and a second frequency divider divide the frequencies of the clock signals outputted from the first DAC and the second DAC into a specific division ratio.

Description

디지털 고주파 기억장치의 클럭 동기화 장치{THE APPARATUS FOR SYNCHRONIZING CLOCK SIGNAL IN DIGITAL RADIO FREQUENCY MEMORY}Clock synchronization device of digital high frequency memory device {THE APPARATUS FOR SYNCHRONIZING CLOCK SIGNAL IN DIGITAL RADIO FREQUENCY MEMORY}

본 발명은 클럭 동기화 장치에 관한 것으로, 보다 구체적으로는 디지털 고주파 기억장치의 클럭 동기화 장치에 관한 것이다. The present invention relates to a clock synchronization device, and more particularly to a clock synchronization device of a digital high frequency memory device.

디지털 신호 기억회로는 반도체 기술의 발달과 더불어 매우 빠른 속도로 용량이 커짐에 따라 각종 영상 등을 저장하는데 이용되고 있다. 그리고, 수 백 MHz 또는 수 GHz 대역의 높은 고주파 신호를 저장하였다가 복재하는 기술도 개발 중에 있다. Digital signal memory circuits are being used to store various images as the capacity increases at a very high speed with the development of semiconductor technology. In addition, a technology for storing and reproducing high frequency signals of several hundred MHz or several GHz bands is also under development.

한편, 고주파 신호의 기억 장치를 구현하기 하기 위해 과거에는 아날로그 주파수 기억기가 주로 사용되었으나, 고주파 신호 변환기와 광대역 주파수 증폭기 등이 개발되면서 디지털 고주파 기억 장치에 대한 설계가 가능해졌다. In the past, analog frequency memory devices were mainly used to implement high frequency signal memory devices. However, as high frequency signal converters and broadband frequency amplifiers have been developed, digital high frequency memory devices can be designed.

디지털 고주파 기억장치의 기능은 고주파 신호를 디지털 메모리에 저장하는 것이다. 디지털 고주파 기억 장치는 수 MHz 또는 수 GHz 대역의 높은 고주파 신호를 디지털 신호로 변환하여 디지털 메모리에 저장하는 기능과 저장된 데이터를 이용하여 지연 또는 바이패스와 같은 조작을 거쳐 고주파 신호로 재생하는 기능을 기본으로 한다. The function of a digital high frequency memory device is to store a high frequency signal in a digital memory. Digital high frequency memory device converts high frequency signals of several MHz or several GHz band into digital signals and stores them in digital memory and reproduces them as high frequency signals through operations such as delay or bypass by using stored data. It is done.

이러한 디지털 고주파 기억 장치에는 디지털 메모리에 저장되어 있는 고주파 신호를 재생하기 위한 복수 개의 DAC(Digital Analog Converter)가 포함되어 있다. 복수 개의 DAC 각각은 고속의 주파수를 갖는 디지털 신호를 아날로그 신호로 변환하기 위해 고속의 주파수를 갖는 클럭 신호를 이용한다. The digital high frequency memory device includes a plurality of digital analog converters (DACs) for reproducing high frequency signals stored in a digital memory. Each of the plurality of DACs uses a clock signal having a high frequency to convert a digital signal having a high frequency into an analog signal.

한편, 복수 개의 DAC에서 사용되는 클럭 신호가 동기화되지 않으면 신호 재생시 신호가 정상적으로 재생되지 않는 문제가 있다. On the other hand, if the clock signals used in the plurality of DACs are not synchronized, there is a problem in that the signals are not reproduced normally.

본 발명은 상기한 문제점을 해결하기 위해, 디지털 고주파 기억 장치내에 있는 DAC의 클럭 신호를 동기화하는 클럭 동기화 장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a clock synchronizing device for synchronizing the clock signal of a DAC in a digital high frequency memory device to solve the above problem.

상기 목적을 달성하기 위한 본 발명에 따른, 제1 DAC 및 제2 DAC를 포함하는 디지털 고주파 기억장치의 클럭 동기화 장치는, 상기 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호의 위상차를 펄스 신호로 출력하는 펄스 검출기; 일정 시간내에 상기 펄스 검출기에서 출력되는 펄스 신호의 특성을 검출하는 특성 검출기; 상기 특성 검출기에서 펄스 신호의 특성과 기준값을 비교하는 비교기; 및 상기 펄스 신호의 특성이 상기 기준값을 초과하는 경우, 상기 제1 DAC 및 제2 DAC가 리셋되도록 리셋 제어 신호를 상기 제1 DAC 및 제2 DAC에 인가하는 제어기;를 포함한다.In accordance with another aspect of the present invention, there is provided a clock synchronization device of a digital high frequency memory device including a first DAC and a second DAC, wherein a phase difference between clock signals output from the first and second DACs is converted into a pulse signal. A pulse detector for outputting; A characteristic detector for detecting a characteristic of a pulse signal output from the pulse detector within a predetermined time; A comparator for comparing a characteristic of a pulse signal with a reference value in the characteristic detector; And a controller configured to apply a reset control signal to the first and second DACs so that the first and second DACs are reset when the characteristic of the pulse signal exceeds the reference value.

그리고, 상기 제1 DAC 및 제2 DAC 각각에서 출력되는 클럭 신호의 주파수를 특정 분주율로 분주하는 제1 분주기 및 제2 분주기; 및 상기 제1 분주기 및 제2 분주기에서 출력되는 분주된 클럭 신호로 배타적 논리합 연산을 수행하여 펄스 신호로 출력하는 XOR 게이트;를 포함하는 것이 바람직하다.A first divider and a second divider for dividing a frequency of a clock signal output from each of the first and second DACs by a specific division ratio; And an XOR gate configured to perform an exclusive OR operation on the divided clock signals output from the first and second dividers to output a pulse signal.

또한, 상기 XOR 게이트에서 출력된 신호와 상기 비교기에서 출력된 신호로 논리합 연산을 수행하는 OR 게이트;를 더 포함하는 것이 바람직하다. In addition, the OR gate for performing an OR operation on the signal output from the XOR gate and the signal output from the comparator; preferably further comprises a.

그리고, 상기 제2 분주기에서 출력되는 분주된 클럭 신호를 기초하여 상기 XOR 게이트로부터 제공되는 신호를 지연시켜 출력하는 플립플롭; 및 상기 XOR 게이트에서 출력되는 신호 및 상기 플립플롭에서 출력되는 신호로 논리곱 연산을 수행하는 AND 게이트;를 더 포함하는 것이 바람직하다.And a flip-flop for delaying and outputting a signal provided from the XOR gate based on the divided clock signal output from the second divider. And an AND gate performing an AND operation on the signal output from the XOR gate and the signal output from the flip-flop.

또한, 상기 펄스 신호의 특성은 일정 시간내의 펄스 신호의 개수이거나 펄스 폭인 것이 바람직하다.In addition, the characteristic of the pulse signal is preferably the number of pulse signals within a predetermined time or the pulse width.

그리고, 클럭 신호를 생성하는 클럭 발생기; 및 상기 클럭 발생기에서 출력되는 하나의 클럭 신호가 두 개의 클럭 신호로 분배시켜 상기 제1 DAC 및 상기 제2 DAC 각각에 인가하는 분배기;를 더 포함하는 것이 바람직하다.And a clock generator for generating a clock signal; And a divider for distributing one clock signal output from the clock generator into two clock signals and applying the same to each of the first DAC and the second DAC.

또한, 상기 제1 DAC 및 제2 DAC 각각은 상기 분배된 클럭 신호가 입력되고 전원이 인가되면 자체 캘리브레이션을 수행하는 것이 바람직하다. In addition, each of the first DAC and the second DAC preferably performs its own calibration when the divided clock signal is input and power is applied.

본 발명에 의하면, 복수 개의 DAC가 이용하는 클럭 신호를 동기화함으로써 디지털 고주파 기억장치의 오동작을 방지할 수 있다. According to the present invention, malfunction of the digital high frequency memory device can be prevented by synchronizing clock signals used by a plurality of DACs.

도 1은 본 발명의 일 실시예에 따른 디지털 고주파 기억장치의 클럭 동기화 장치에 대한 블록도,
도 2는 본 발명의 일 실시예에 따른 클럭 신호의 위상차를 검출하는 펄스 검출기의 세부 블록도,
도 3은 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호의 위상차가 발생하지 않은 경우의 펄스 검출기에서 출력되는 신호를 도시한 도면,
도 4는 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호가 90 도의 위상차가 발생한 경우, 펄스 검출기에서 출력되는 신호를 도시한 도면, 그리고,
도 5는 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호가 180 도의 위상차가 발생한 경우, 펄스 검출기에서 출력되는 신호를 도시한 도면이다.1 is a block diagram of a clock synchronization device of a digital high frequency memory device according to an embodiment of the present invention;
2 is a detailed block diagram of a pulse detector for detecting a phase difference of a clock signal according to an embodiment of the present invention;
3 is a diagram illustrating a signal output from a pulse detector when a phase difference between clock signals output from a first DAC and a second DAC does not occur according to an embodiment of the present invention;
4 is a diagram illustrating a signal output from a pulse detector when a phase difference of 90 degrees occurs between a clock signal output from a first DAC and a second DAC according to an embodiment of the present invention;
5 is a diagram illustrating a signal output from a pulse detector when a phase difference of 180 degrees occurs between a clock signal output from a first DAC and a second DAC according to an embodiment of the present invention.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, with reference to the drawings will be described the present invention in more detail.

도 1은 본 발명의 일 실시예에 따른 디지털 고주파 기억장치의 클럭 동기화 장치에 대한 블록도이다. 1 is a block diagram of a clock synchronization device of a digital high frequency memory device according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 디지털 고파수 기억장치의 클럭 동기화 장치는 디지털 고주파 기억 장치의 제1 DAC(130) 및 제2 DAC(140)에서 이용되는 클럭 신호를 동기화하는 것으로, 클럭 발생기(110), 분배기(120), 펄스 검출기(150), 특성 검출기(160), 비교기(170), OR게이트(180) 및 제어기(190)를 포함한다. As shown in FIG. 1, the clock synchronizing device of the digital high frequency memory device synchronizes the clock signals used by the first DAC 130 and the second DAC 140 of the digital high frequency memory device. ), A divider 120, a pulse detector 150, a characteristic detector 160, a comparator 170, an OR gate 180, and a controller 190.

디지털 고주파 기억 장치는 디지털 메모리에 저장되어 있는 신호를 재생하기 위해 두 개의 DAC가 필요하다. 예를 들어, 제1 DAC(130)는 I채널의 디지털 신호를 아날로그 신호로 변환하고, 제2 DAC(140)는 Q 채널의 디지털 신호를 아날로그 신호로 변환한다. Digital high frequency memories require two DACs to reproduce signals stored in digital memory. For example, the first DAC 130 converts the digital signal of the I channel into an analog signal, and the second DAC 140 converts the digital signal of the Q channel into an analog signal.

클럭 동기화 장치에 대해 구체적으로 살펴보면, 클럭 발생기(110)는 클럭 신호를 생성한다. 클럭 신호가 디지털 고주파 기억 장치에 적용되는 만큼, 클럭 발생기(110)는 고주파를 갖는 클럭 신호를 생성하는 것이 바람직하며, 클럭 신호의 주파수는 2.24GMHz일 수 있다. Specifically, the clock generator 110 generates a clock signal. As the clock signal is applied to the digital high frequency memory device, the clock generator 110 preferably generates a clock signal having a high frequency, and the frequency of the clock signal may be 2.24GMHz.

분배기(120)는 클럭 발생기(110)에서 출력된 하나의 클럭 신호를 두 개의 클럭 신호로 분배하여 각각의 클럭 신호를 제1 DAC(130) 및 제2 DAC(140) 각각에 인가한다. The divider 120 divides one clock signal output from the clock generator 110 into two clock signals and applies each clock signal to each of the first DAC 130 and the second DAC 140.

제1 DAC(130) 및 제2 DAC(140) 각각은 클럭 신호가 입력되고 전원이 입력되면 자체 캘리브레이션(Calibration)을 수행한다. 그리고, 자체 캘리브레이션이 완료된 후 클럭 신호를 이용하여 입력된 디지털 신호를 아날로그 신호로 변환한다. Each of the first DAC 130 and the second DAC 140 performs its own calibration when a clock signal is input and power is input. After the self calibration is completed, the input digital signal is converted into an analog signal using a clock signal.

한편, 제1 DAC(130) 및 제2 DAC(140)가 고속의 클럭 신호를 이용하여 자체 캘리브레이션을 한 후 클럭 신호의 동작 시점이 달라질 수 있다. 이는 제1 DAC(130) 및 제2 DAC(140)가 동일한 구성요소로 구성되어 있다 하더라도 물리적인 특성상 다소 차이가 발생할 수 있기 때문이다. Meanwhile, after the first DAC 130 and the second DAC 140 self-calibrate using a high speed clock signal, an operation timing of the clock signal may vary. This is because even though the first DAC 130 and the second DAC 140 are configured with the same components, some differences may occur in physical characteristics.

이와 같이 동작 시점이 다른 클럭 신호를 이용하여 제1 DAC(130) 및 제2 DAC(140)가 디지털 신호를 아날로그 신호로 변환하게 되면, 고주파 기억 장치 전체에 에러가 발생할 수 있기 때문에 제1 DAC(130) 및 제2 DAC(140)에서 동작하는 클럭 신호의 동기를 맞출 필요가 있다. As described above, when the first DAC 130 and the second DAC 140 convert the digital signal into an analog signal using a clock signal having a different operation time point, an error may occur in the entire high frequency memory device. 130 and the clock signal operating in the second DAC 140 need to be synchronized.

펄스 검출기(150)는 제1 DAC(130)로부터 출력되는 클럭 신호 및 제2 DAC(140)로부터 출력되는 클럭 신호를 입력받아, 제1 DAC(130)에서 출력되는 클럭 신호와 제2 DAC(140)에서 출력되는 클럭 신호의 위상차를 검출하고, 검출된 위상차를 펄스 신호로 출력한다. 여기서, 제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호는 제1 DAC(130) 및 제2 DAC(140)가 입력받아 이용하는 클럭신호이다. 펄스 검출기(150)의 구체적인 기능은 후술하기로 한다.The pulse detector 150 receives the clock signal output from the first DAC 130 and the clock signal output from the second DAC 140, and the clock signal output from the first DAC 130 and the second DAC 140. ) Detects the phase difference of the clock signal outputted from the pulse signal, and outputs the detected phase difference as a pulse signal. Here, the clock signal output from the first DAC 130 and the second DAC 140 is a clock signal received and used by the first DAC 130 and the second DAC 140. Specific functions of the pulse detector 150 will be described later.

특성 검출기(160)는 일정 시간내에 펄스 검출기(150)에서 출력되는 펄스 신호의 특성을 검출하고 그 결과를 비교기(170)로 인가한다. 특성 검출기(160)가 펄스 신호의 특성을 검출함에 있어서, 펄스 신호의 개수를 검출할 수 있다. 펄스 신호의 개수 검출시, 펄스 신호의 상승 에지의 개수를 카운트할 수 있다. 그러나, 이에 한정되지 않고 하강 에지의 개수를 카운트할 수 있음도 물론이다. The characteristic detector 160 detects a characteristic of a pulse signal output from the pulse detector 150 within a predetermined time and applies the result to the comparator 170. When the characteristic detector 160 detects a characteristic of a pulse signal, the characteristic detector 160 may detect the number of pulse signals. When detecting the number of pulse signals, the number of rising edges of the pulse signal can be counted. However, the present invention is not limited thereto, and the number of falling edges can also be counted.

비교기(170)는 펄스 신호의 특성과 기준값을 비교하여 그 결과를 제어기(190)로 인가한다. 기준값은 비교기(170)에 기저장되어 있으며 변경될 수 있음도 물론이다. 구체적으로 비교기(170)은 펄스 신호의 특성이 기준값이하인 경우에는 ‘0’신호를 출력하고 펄스 신호의 특성이 기준값을 초과하는 경우에는 ‘1’신호를 출력하는 것이 바람직하다.The comparator 170 compares the characteristics of the pulse signal with a reference value and applies the result to the controller 190. The reference value is pre-stored in the comparator 170 and may be changed. Specifically, the comparator 170 outputs a '0' signal when the characteristic of the pulse signal is less than the reference value, and outputs a '1' signal when the characteristic of the pulse signal exceeds the reference value.

OR 게이트(180)은 비교기(170)에서 출력되는 신호와 특성 검출기(160)에서 출력되는 신호로 논리합 연산을 수행한다. 상기한 OR 게이트(180)는 특성 검출기(160)가 180도의 위상차를 갖는 클럭 신호를 검출하지 못하는 경우, 클럭 신호의 위상차를 검출하기 위함이다. The OR gate 180 performs an OR operation on the signal output from the comparator 170 and the signal output from the characteristic detector 160. The OR gate 180 is for detecting the phase difference of the clock signal when the characteristic detector 160 does not detect a clock signal having a phase difference of 180 degrees.

제어기(190)는 OR 게이트(180)로부터 ‘1’신호가 입력되면 리셋 제어 신호를 생성하여 제1 DAC(130) 및 제2 DAC(140)에 인가한다. 그러나, ‘0’신호가 입력되면 종료 신호를 생성하여 고주파 기억장치의 처리부(미도시)로 인가한다. When the '1' signal is input from the OR gate 180, the controller 190 generates a reset control signal and applies it to the first DAC 130 and the second DAC 140. However, when the signal "0" is input, it generates a termination signal and applies it to the processing unit (not shown) of the high frequency memory device.

구체적으로, 제어기(190)가 리셋 제어 신호를 생성하여 제1 DAC(130) 및 제2 DAC(140)에 인가하면, 제1 DAC(130) 및 제2 DAC(140)는 입력된 클럭 신호를 이용하여 자체 캘리브레이션을 다시 수행하고, 펄스 검출기(150), 특성 검출기(160) 및 비교기(170)는 앞서 설명한 기능을 반복적으로 수행한다. Specifically, when the controller 190 generates a reset control signal and applies it to the first DAC 130 and the second DAC 140, the first DAC 130 and the second DAC 140 receive the input clock signal. Self-calibration is performed again, and the pulse detector 150, the characteristic detector 160, and the comparator 170 repeatedly perform the above-described function.

그러나, 제어기(190)가 종료 신호를 생성하여 출력한다 함은 제1 DAC(130) 및 제2 DAC(140)에 입력되는 클럭 신호들이 동기화되었다는 의미이므로, 이후 제1 DAC(130) 및 제2 DAC(140)는 상기한 클럭 신호를 이용하여 입력되는 디지털 신호를 아날로그 신호로 변환시키는 기능을 수행한다.However, since the controller 190 generates and outputs the termination signal, it means that the clock signals inputted to the first DAC 130 and the second DAC 140 are synchronized, and thus, the first DAC 130 and the second DAC 130 are then synchronized. The DAC 140 converts an input digital signal into an analog signal using the clock signal.

특성 검출기(160)는 펄스 신호의 개수를 검출하지 않고, 펄스 폭을 검출할 수 있다. 즉, 특성 검출기(160)는 펄스 신호의 상승 에지일 때의 시간과 펄스 신호의 하강 에지일 때의 시간을 측정하여 상기한 시간 차인 펄스 폭을 검출할 수도 있다. 특성 검출기(160)가 펄스 폭을 검출한 경우, 비교기(170)는 상기한 펄스 폭을 기준값과 비교하여 그 결과를 제어기(190)로 인가하는 방법으로 구현될 수 있음도 물론이다. The characteristic detector 160 may detect the pulse width without detecting the number of pulse signals. That is, the characteristic detector 160 may detect the pulse width which is the time difference by measuring the time when the rising edge of the pulse signal and the falling edge of the pulse signal. When the characteristic detector 160 detects the pulse width, the comparator 170 may be implemented by comparing the pulse width with a reference value and applying the result to the controller 190.

도 2는 본 발명의 일 실시예에 따른 클럭 신호의 위상차를 검출하는 펄스 검출기의 세부 블록도이다.2 is a detailed block diagram of a pulse detector for detecting a phase difference of a clock signal according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 펄스 검출기(150)는 제1 DAC(130) 및 제2 DAC(140) 각각에서 출력되는 클럭 신호의 주파수를 특정 분주율로 분주하는 제1 분주기(210) 및 제2 분주기(220), 제1 분주기(210) 및 제2 분주기(220)에서 출력되는 분주된 클럭 신호로 배타적 논리합 연산을 수행하여 클럭 신호의 위상차가 펄스 폭이 되는 펄스 신호를 출력하는 XOR 게이트(230), 제2 분주기(220)에서 출력되는 분주된 클럭 신호에 기초하여 XOR 게이트(230)로부터 제공된 신호를 지연시켜 출력하는 플립플롭(240) 및 XOR 게이트(230)에서 출력되는 신호와 플립플롭(240)에서 출력되는 신호로 논리곱 연산을 수행하는 AND 게이트(250)를 포함한다. As shown in FIG. 2, the pulse detector 150 may include a first divider 210 for dividing a frequency of a clock signal output from each of the first DAC 130 and the second DAC 140 at a specific division rate; An exclusive OR operation is performed on the divided clock signals output from the second divider 220, the first divider 210, and the second divider 220 to output a pulse signal whose phase difference of the clock signal becomes a pulse width. An output from the flip-flop 240 and the XOR gate 230 that delays and outputs the signal provided from the XOR gate 230 based on the divided clock signal output from the XOR gate 230 and the second divider 220. The AND gate 250 performs an AND operation on the signal and the signal output from the flip-flop 240.

제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호에 위상차가 발생할 수 있다. 상기한 클럭 신호는 고주파 신호이기 때문에 상기한 제1 분주기(210) 및 제2 분주기(220)는 제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호를 분주함으로써 펄스 신호의 검출을 용이하게 한다. A phase difference may occur in clock signals output from the first DAC 130 and the second DAC 140. Since the clock signal is a high frequency signal, the first divider 210 and the second divider 220 divide a clock signal output from the first DAC 130 and the second DAC 140 to generate a pulse signal. To facilitate the detection of.

XOR 게이트(230)는 위상차가 있는 분주된 클럭 신호들을 배타적 논리합 연산을 수행함으로써 클럭 신호의 위상차 만큼의 펄스 폭을 갖는 펄스 신호를 출력한다. 그러나, 위상차가 180도인 클럭 신호는 XOR 게이트(230)에 의해 펄스 신호가 출력되지 않는다. The XOR gate 230 outputs a pulse signal having a pulse width equal to the phase difference of the clock signal by performing an exclusive OR operation on the divided clock signals having the phase difference. However, a pulse signal is not outputted by the XOR gate 230 for a clock signal having a phase difference of 180 degrees.

플립플롭(240) 및 AND 게이트(250)는 XOR 게이트(230)에서 출력되는 신호에서 그리치(glitch)를 제거하는 기능을 수행한다. 그리하여 AND 게이트(250)에서 출력되는 신호는 그리치가 제거된 펄스 신호가 된다. The flip-flop 240 and the AND gate 250 perform a function of removing glitches from a signal output from the XOR gate 230. Thus, the signal output from the AND gate 250 becomes a pulse signal from which the griches are removed.

한편, XOR 게이트(230)는 위상차가 180도인 클럭 신호를 이용하여 펄스 신호로 검출하지 못하기 때문에, 앞서 설명한 OR 게이트(180)를 마련함으로써 위상차가 180도인 클럭 신호를 검출할 수 있다.On the other hand, since the XOR gate 230 does not detect the pulse signal using the clock signal having the phase difference of 180 degrees, the XOR gate 230 may detect the clock signal having the phase difference of 180 degrees by providing the OR gate 180 described above.

상기한 OR 게이트(180)는 비교기(170)에서 출력된 신호와 특성 검출기(160) 중 XOR 게이트(230)에서 출력된 신호로 논리합 연산을 수행하는 것이 바람직하다. The OR gate 180 may perform an OR operation on the signal output from the comparator 170 and the signal output from the XOR gate 230 among the characteristic detectors 160.

상기한 플립플롭(240) 및 AND 게이트(250)는 펄스 신호의 그리치를 제거하는 기능을 수행하기 때문에 필수적인 구성요소는 아니며, 위상차가 180도가 되는 경우 또한 특별한 경우이므로 OR 게이트(260)도 펄스 검출기에 선택적으로 추가될 수 있는 구성요소이다. The flip-flop 240 and the AND gate 250 are not essential components because they perform the function of removing the grit of the pulse signal, and the OR gate 260 is also a pulse detector because the phase difference is 180 degrees and is a special case. A component that can optionally be added to.

도 3은 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호의 위상차가 발생하지 않은 경우의 펄스 검출기에서 출력되는 신호를 도시한 도면이다.3 is a diagram illustrating a signal output from a pulse detector when a phase difference between clock signals output from the first DAC and the second DAC does not occur according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호에 위상차가 발생하지 않는 경우, 분주된 클럭 신호도 위상차가 발생하지 않는다. 그리하여 XOR 게이트(230) 및 AND 게이트(250)에서 출력되는 신호는 펄스 신호가 아니다. As shown in FIG. 3, when a phase difference does not occur in clock signals output from the first DAC 130 and the second DAC 140, the divided clock signal does not generate a phase difference. Thus, the signals output from the XOR gate 230 and the AND gate 250 are not pulse signals.

도 4는 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호가 90 도의 위상차가 발생한 경우, 펄스 검출기에서 출력되는 신호를 도시한 도면이다. 4 is a diagram illustrating a signal output from a pulse detector when a phase difference of 90 degrees occurs between a clock signal output from a first DAC and a second DAC according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호에 90 도의 위상차가 발생한 경우, 분주된 클럭 신호도 90 도 위상차가 발생하게 된다. 그리하여 XOR 게이트(230) 및 AND 게이트(250)\에서 출력되는 신호는 위상차 만큼의 펄스 폭을 갖는 펄스 신호가 된다. 결국 펄스 검출기(150)에서 출력되는 신호는 위상차 만큼의 펄스 폭을 갖는 펄스 신호가 출력됨으로써 특성 검출기(170)는 펄스 신호의 특성을 검출할 수 있다. As shown in FIG. 4, when a 90 degree phase difference occurs in the clock signals output from the first DAC 130 and the second DAC 140, the divided clock signal also has a 90 degree phase difference. Thus, the signals output from the XOR gate 230 and the AND gate 250 \ become pulse signals having a pulse width equal to the phase difference. As a result, the signal output from the pulse detector 150 outputs a pulse signal having a pulse width corresponding to the phase difference, so that the characteristic detector 170 may detect the characteristic of the pulse signal.

도 5는 본 발명의 일 실시예에 따른 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호가 180 도의 위상차가 발생한 경우, 펄스 검출기에서 출력되는 신호를 도시한 도면이다. 5 is a diagram illustrating a signal output from a pulse detector when a phase difference of 180 degrees occurs between a clock signal output from a first DAC and a second DAC according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 제1 DAC(130) 및 제2 DAC(140)에서 출력되는 클럭 신호에 180 도의 위상차가 발생한 경우, 분주된 클럭 신호도 180 도 위상차가 발생하게 된다. 그러나, XOR 게이트(230) 및 AND 게이트(250)에서 출력되는 신호는 펄스 신호가 아니다. 그럼에도 불구하고, OR 게이트(260)에서 출력된 신호가 ‘1’이기 때문에 제어기는 제1 DAC(130) 및 제2 DAC(140)를 리셋시킨다. As shown in FIG. 5, when a 180 degree phase difference occurs in the clock signals output from the first DAC 130 and the second DAC 140, the divided clock signal may also generate a 180 degree phase difference. However, the signals output from the XOR gate 230 and the AND gate 250 are not pulse signals. Nevertheless, since the signal output from the OR gate 260 is '1', the controller resets the first DAC 130 and the second DAC 140.

이와 같은 방식으로 제1 DAC 및 제2 DAC에서 사용되는 클럭 신호를 동기화함으로써 디지털 고주파 기억 장치가 오동작하는 것을 방지할 수 있다. By synchronizing the clock signals used in the first and second DACs in this manner, it is possible to prevent the digital high frequency memory device from malfunctioning.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the specific embodiments described above, but the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

110 : 클럭 발생기 120 : 분배기
130 : 제1 DAC 140 : 제2 DAC
150 : 펄스 검출기 160 : 특성 검출기
170 : 비교기 180 : OR 게이트
190 : 제어기 210 : 제1 분주기
220 : 제2 분주기 230 : XOR 게이트
240 : 플립플롭 250 :AND 게이트 110: clock generator 120: divider
130: first DAC 140: second DAC
150: pulse detector 160: characteristic detector
170: comparator 180: OR gate
190 controller 210 first divider
220: second divider 230: XOR gate
240: flip-flop 250: AND gate

Claims (7)

제1 DAC 및 제2 DAC를 포함하는 디지털 고주파 기억장치의 클럭 동기화 장치에 있어서,
상기 제1 DAC 및 제2 DAC에서 출력되는 클럭 신호의 위상차를 펄스 신호로 출력하는 펄스 검출기;
일정 시간내에 상기 펄스 검출기에서 출력되는 펄스 신호의 개수를 검출하거나 상기 펄스 검출기에서 출력되는 펄스 신호의 펄스 폭을 검출하는 특성 검출기;
상기 특성 검출기에서 검출한 펄스 신호의 개수 또는 펄스 폭과 미리 정해진 기준값을 비교하는 비교기; 및
상기 펄스 신호의 개수 또는 펄스 폭이 상기 미리 정해진 기준값을 초과하는 경우, 상기 제1 DAC 및 제2 DAC가 리셋되도록 리셋 제어 신호를 상기 제1 DAC 및 제2 DAC에 인가하는 제어기;를 포함하는 것을 특징으로 하는 클럭 동기화 장치. A clock synchronization apparatus of a digital high frequency memory device including a first DAC and a second DAC,
A pulse detector outputting a phase difference between the clock signal output from the first and second DACs as a pulse signal;
A characteristic detector which detects the number of pulse signals output from the pulse detector within a predetermined time or detects the pulse width of the pulse signal output from the pulse detector;
A comparator for comparing the number or pulse widths of the pulse signals detected by the characteristic detector with a predetermined reference value; And
And a controller for applying a reset control signal to the first DAC and the second DAC such that the first DAC and the second DAC are reset when the number or pulse width of the pulse signals exceeds the predetermined reference value. Clock synchronization device characterized in that. 제 1항에 있어서,
상기 제1 DAC 및 제2 DAC 각각에서 출력되는 클럭 신호의 주파수를 특정 분주율로 분주하는 제1 분주기 및 제2 분주기; 및
상기 제1 분주기 및 제2 분주기에서 출력되는 분주된 클럭 신호로 배타적 논리합 연산을 수행하여 펄스 신호로 출력하는 XOR 게이트;를 포함하는 것을 특징으로 하는 클럭 동기화 장치. The method of claim 1,
A first divider and a second divider for dividing a frequency of a clock signal output from each of the first and second DACs by a specific division ratio; And
And an XOR gate configured to perform an exclusive OR operation on the divided clock signals output from the first and second dividers to output a pulse signal. 제 2항에 있어서,
상기 XOR 게이트에서 출력된 신호와 상기 비교기에서 출력된 신호로 논리합 연산을 수행하는 OR 게이트;를 더 포함하는 것을 특징으로 하는 클럭 동기화 장치. The method of claim 2,
And an OR gate configured to perform an OR operation on a signal output from the XOR gate and a signal output from the comparator. 제 2항에 있어서,
상기 제2 분주기에서 출력되는 분주된 클럭 신호를 기초하여 상기 XOR 게이트로부터 제공되는 신호를 지연시켜 출력하는 플립플롭; 및
상기 XOR 게이트에서 출력되는 신호 및 상기 플립플롭에서 출력되는 신호로 논리곱 연산을 수행하는 AND 게이트;를 더 포함하는 것을 특징으로 하는 클럭 동기화 장치. The method of claim 2,
A flip-flop for delaying and outputting a signal provided from the XOR gate based on the divided clock signal output from the second divider; And
And an AND gate performing an AND operation on the signal output from the XOR gate and the signal output from the flip-flop. 삭제delete 제 1항에 있어서,
클럭 신호를 생성하는 클럭 발생기; 및
상기 클럭 발생기에서 출력되는 하나의 클럭 신호가 두 개의 클럭 신호로 분배시켜 상기 제1 DAC 및 상기 제2 DAC 각각에 인가하는 분배기;를 더 포함하는 것을 특징으로 하는 클럭 동기화 장치. The method of claim 1,
A clock generator for generating a clock signal; And
And a divider configured to divide one clock signal output from the clock generator into two clock signals and apply the divided clock signals to the first DAC and the second DAC, respectively. 제 6항에 있어서,
상기 제1 DAC 및 제2 DAC 각각은 분배된 클럭 신호가 입력되고 전원이 인가되면 자체 캘리브레이션을 수행하는 것을 특징으로 하는 클럭 동기화 장치. The method of claim 6,
Each of the first and second DACs performs a self calibration when a divided clock signal is input and power is applied.
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